CN104204992B - 具有内置电平移位器及可编程上升边缘和脉冲宽度的脉冲时钟产生逻辑 - Google Patents

Abstract

本发明提供用于产生具有经配置以用于不同的存储器存取操作的变化的要求的可编程边缘和脉冲宽度的脉冲时钟的系统和方法。一种脉冲时钟产生电路(100)包含：选择性延迟逻辑(102)，其提供所述脉冲时钟(114)的可编程上升边缘延迟；选择性脉冲宽度加宽逻辑(110)，其提供所述脉冲时钟的可编程脉冲宽度；以及内置电平移位器，其用于将所述脉冲时钟的电压电平移位。用于读取操作的上升边缘延迟经编程以对应于预期的读取阵列存取延迟，且用于写入操作的所述脉冲宽度经编程以比用于读取操作的所述脉冲宽度宽。

Description

具有内置电平移位器及可编程上升边缘和脉冲宽度的脉冲时 钟产生逻辑

技术领域

所揭示的实施例一般来说涉及脉冲时钟产生。更确切地说，示范性实施例涉及产生具有经配置以用于不同存储器存取操作的变化的要求的可编程边缘和脉冲宽度的脉冲时钟。

背景技术

手持式装置和移动电话行业中对延长的电池寿命和高处理速度的增长的需求产生了对低功率和高效存储器系统的对应需求。为了省电，将芯片上存储器限于低供应电压电平。

然而，例如6晶体管静态随机存取存储器(6T-SRAM)等常规存储器单元不能够在极低电压下操作。常见的解决方案涉及使用多个电压域，使得存储器单元可在相对较高电压电平下操作，而其它芯片上逻辑可在较低电压下操作。为了实现多个电压域，通常使用电平移位器来按需要将低电压转换成高电压及将高电压转换成低电压。然而，电平移位器引入时延，所述时延可为计时至关重要路径中不合需要的。

在包括大存储器单元阵列的存储器系统的情况下，常常利用在本地产生的自计时脉冲时钟来克服装置变化(例如，归因于过程变化产生)的效果。这些脉冲时钟可能经历对不同存储器存取操作的冲突需求。举例来说，在存储器读取操作期间，可能需要脉冲时钟的上升边缘尽可能快地到达被存取的存储器阵列的存储器单元，以便实现迅速读取存取。此外，在存储器读取操作期间，可能需要脉冲时钟的脉冲宽度较窄，以便通过不允许位线上的全电压摆动来减少功率消耗。

另一方面，存储器写入操作通常计时并非至关重要的，且因此可忍受脉冲时钟的上升边缘的较高到达延迟。实际上，存储器写入操作可受益于脉冲时钟的延迟以便允许用于经写入的数据的足够设置时间。进一步与读取操作形成对比，在写入操作期间，可能需要脉冲时钟的脉冲宽度较宽，以允许足够的写入时间，以便保证写入操作的成功完成，尤其是在较低供应电压电平下。常规脉冲时钟实施方案并非极适于满足对存储器单元上的读取及写入操作的这些冲突需求。

因此，所属领域中需要避免与电平移位器和脉冲时钟相关联的前述问题的解决方案。

发明内容

本发明的示范性实施例涉及用于产生具有经配置以用于不同存储器存取操作的变化的要求的可编程边缘和脉冲宽度的脉冲时钟的系统和方法。

举例来说，一示范性实施例涉及一种用于产生脉冲时钟的方法，其包括：配置所述脉冲时钟的可编程上升边缘延迟；配置所述脉冲时钟的可编程脉冲宽度；配置用于将所述脉冲时钟的电压电平移位的电平移位器；以及根据所述经编程上升边缘延迟、经编程脉冲宽度和经移位电压电平产生所述脉冲时钟。

另一示范性实施例涉及一种脉冲时钟产生电路，其包括：选择性延迟逻辑，其提供所述脉冲时钟的可编程上升边缘延迟；选择性脉冲宽度加宽逻辑，其提供所述脉冲时钟的可编程脉冲宽度；内置电平移位器，其经配置以将所述脉冲时钟的电压电平移位；以及经配置以根据所述经编程上升边缘延迟、经编程脉冲宽度和经移位电压电平产生所述脉冲时钟的逻辑。

又一示范性实施例涉及一种用于产生脉冲时钟的脉冲时钟产生系统，所述脉冲时钟产生系统包括：选择性延迟装置，其用于提供所述脉冲时钟的可编程上升边缘延迟；选择性脉冲宽度加宽装置，其用于提供所述脉冲时钟的可编程脉冲宽度；内置电平移位装置，其用于将所述脉冲时钟的电压电平移位；以及用于根据所述经编程上升边缘延迟、经编程脉冲宽度和经移位电压电平产生所述脉冲时钟的装置。

又一示范性实施例涉及非暂时性计算机可读存储媒体，其包括在由处理器执行时致使所述处理器执行用于对脉冲时钟产生器进行编程的操作的代码，所述非暂时性计算机可读存储媒体包括：用于配置所述脉冲时钟的可编程上升边缘延迟的代码；用于配置所述脉冲时钟的可编程脉冲宽度的代码；用于配置用于将所述脉冲时钟的电压电平移位的电平移位器的代码；以及用于根据所述经编程上升边缘延迟、经编程脉冲宽度和经移位电压电平产生所述脉冲时钟的代码。

附图说明

呈现附图以辅助描述本发明的实施例，且仅出于说明而非限制所述实施例的目的来提供附图。

图1说明根据示范性实施例配置的自计时脉冲时钟产生电路100的示意性表示。

图2说明图1的自计时脉冲时钟产生电路100的脉冲时钟产生逻辑112的晶体管级示意图。

图3说明包括关于自计时脉冲时钟产生电路100的脉冲时钟的表示的时序图。

图4说明可对其应用根据示范性实施例产生的脉冲时钟的常规6T SRAM单元400。

图5为表示根据示范性实施例的产生脉冲时钟的示范性方法的流程图。

图6说明可有利地在其中使用本发明的实施例的示范性无线通信系统600。

具体实施方式

在以下针对本发明的特定实施例的描述和有关图式中揭示本发明的若干方面。可在不脱离本发明的范围的情况下设计替代实施例。另外，将不会详细描述本发明的众所熟知的元件，或将省略所述元件，以免混淆本发明的相关细节。

词语“示范性”在本文中用于意指“充当实例、例子或说明”。本文中描述为“示范性的”任何实施例不必被理解为比其它实施例优选或有利。同样，术语“本发明的实施例”并非要求本发明的所有实施例包含所论述的特征、优点或操作模式。

本文中所使用的术语仅出于描述特定实施例的目的且并不希望限制本发明的实施例。如本文中所使用，除非上下文另外清楚地指示，否则希望单数形式“一”和“所述”也包含复数形式。应进一步理解，术语“包括”和/或“包含”在用于本文中时指定所陈述的特征、整数、步骤、操作、元件和/或组件的存在，但不排除一或多个其它特征、整数、步骤、操作、元件、组件和/或其群组的存在或添加。

另外，依据将由(例如)计算装置的元件执行的动作序列来描述许多实施例。将认识到，可由特定电路(例如，专用集成电路(ASIC))、由正由一或多个处理器执行的程序指令或由两者的组合来执行本文中所描述的各种动作。另外，可将本文中所描述的这些动作序列视为完全体现于任何形式的计算机可读存储媒体内，所述计算机可读存储媒体中已存储一组对应计算机指令，所述指令在被执行时将致使相关联的处理器执行本文中所描述的功能性。因此，本发明的各种方面可以许多不同形式来体现，所有所述形式均涵盖在所主张的标的物的范围内。另外，对于本文中所描述的实施例中的每一者来说，任何此类实施例的对应形式可在本文中被描述为(例如)“经配置以(执行所描述的动作)的逻辑”。

示范性实施例涉及经配置以用于可编程脉冲宽度和上升边缘延迟以便满足对读取及写入操作的冲突要求的自计时脉冲时钟产生电路。另外，示范性实施例可包含内置电平移位器，其经配置以将低电压域中的原始时钟转换成脉冲时钟以用于进行高电压域中的读取及写入操作，而不会从单独电压电平移位器引入额外延迟，同时还防止在常规实施方案中可能出现的突波和电荷共享问题。

现在参看图1，说明根据示范性实施例配置的自计时脉冲时钟产生电路100。原始时钟122可为到自计时脉冲时钟产生电路100的输入，且可充当用于产生用于读取及写入操作的定制时钟脉冲的基础时钟。可通过已知技术来产生原始时钟122，例如，通过使用压电晶体等。可使得原始时钟122在较低电压电平下可用或可根据低电压域导出原始时钟122。

原始时钟122可首先进入选择性延迟逻辑102，在所述选择性延迟逻辑中，可针对写入操作选择性地将原始时钟122延迟。可编程延迟逻辑104、读取/写入控制126及选择器106可(如所展示)经配置以用于选择性地将原始时钟122延迟。在一个实例中，如果通过读取/写入控制126指示读取操作，那么可通过选择器106选择原始时钟122以形成经选择性延迟的输出时钟clk_d1116。另一方面，如果读取/写入控制126指示写入操作，那么可编程延迟逻辑104可将原始时钟122延迟所要量且产生经延迟时钟124，可接着通过选择器106选择所述经延迟时钟以形成经选择性延迟的输出时钟clk_d1116。可通过已知技术来实施可编程延迟逻辑104，例如，通过控制待串联耦合的数个反相器或缓冲器元件。还可控制这些反相器或缓冲器元件的有效大小以调整延迟量。所属领域的技术人员将认识到用于可编程延迟逻辑104的合适的实施方案。

因此产生的经选择性延迟的输出时钟clk_d1116可接着进入脉冲时钟产生逻辑112。在示范性实施例中，脉冲时钟产生逻辑112最终可输出满足上文所提及的对读取及写入操作的要求的脉冲时钟114。脉冲时钟产生逻辑112可包含用于电压电平移位的逻辑，以使得输出脉冲时钟114在高电压电平下可用，而不会从单独电压电平移位器引入不想要的时延。另外，脉冲时钟产生逻辑112可经配置以消除输出脉冲时钟114中的突波。从输出脉冲时钟114通过重置121返回到脉冲时钟产生逻辑112的反馈路径118可包含读取延迟模拟逻辑108和选择性脉冲宽度加宽逻辑110，如所展示。反馈路径118可为脉冲时钟产生逻辑112提供自重置且因此提供自计时功能性。现在将进一步详细描述脉冲时钟产生逻辑112、读取延迟模拟逻辑108和选择性脉冲宽度加宽逻辑110。

现在参看图2，提供脉冲时钟产生逻辑112的展开图，其包含晶体管级示意图。启用130和电力开启重置128为从外部源(未图示)到时钟产生逻辑112的输入，其启用或重置输出脉冲时钟114。现在将描述脉冲时钟产生逻辑112的示范性操作。最初，将电力开启重置128驱动为高，从而致使将反相器i6的输出驱动为低且触发上拉晶体管p3以将lat_node142上拉且借此经由反相器i5将输出脉冲时钟114驱动为低。将观测到，上拉晶体管p3处于高电压域，如图2中所指示。因此，在高电压域中导出输出脉冲时钟114。

此后，将电力开启重置128驱动为低且将启用130驱动为高。经选择性延迟的输出时钟clk_d1116穿过反相器i1、i2和i3，且因此i3的输出呈现遵循clk_d1的经反相且及经延迟的脉冲。在i3的输出也上升时的点，到nand1的输入(即，i3的输出)与启用130两者为高，从而致使nand1的输出为低。此情形又意指nor1的输入(即，nand1的输出)与电力开启重置128两者为低，且因此，将节点clk_d2140驱动为高，借此接通下拉晶体管n2。另外，现在将接通下拉晶体管n4，这是因为反相器i6的输出将被驱动为高。

现在将考虑原始时钟122的上升边缘的第一实例。将回想起，经选择性延迟的输出时钟clk_d1116为原始时钟122的经选择性延迟的版本。原始时钟122与经选择性延迟的输出时钟clk_d1116两者可处于低电压域中。因此，原始时钟122的上升边缘可致使经选择性延迟的输出时钟clk_d1116的上升边缘延迟一延迟量，且接着接通下拉晶体管n1。在此时间实例处，下拉晶体管n3将保持断开。从图2将注意到，经选择性延迟的输出时钟clk_d1116耦合到上拉晶体管p5的栅极且节点clk_d2140耦合到晶体管p6的栅极。因此，上拉晶体管p5和p6将部分地断开，这是因为上拉晶体管p5和p6的源极电压处于高电压域且其栅极电压处于低电压域；且在此实例处，所有四个下拉晶体管n0、n1、n2和n4将接通。因此，节点int_node144和lat_node142两者将被下拉且反相器i5将输出脉冲时钟114驱动为高。在lat_node142经下拉的时间期间，下拉晶体管n3将接通，此情形将提供额外电流源从而加速lat_node142和int_node144的下拉过程。将回想起，输出脉冲时钟114已经处于高电压域中。因此，低电压域中的原始时钟122的上升边缘产生高电压域中的输出脉冲时钟114的上升边缘，而不需要额外电压电平移位逻辑。虽然上拉晶体管p5和p6中途断开可招致较小延迟和功率消耗成本，但可通过由下拉晶体管n3和n4提供的额外下拉路径来补偿这些成本。

现在，lat_node142将保持处于低状态且脉冲时钟114将保持处于高状态(归因于由反相器i4及上拉晶体管p4、p6与下拉晶体管n3、n4的组合产生的锁存器)，直到重置机构将lat_node142返回到高状态，从而将输出脉冲时钟114驱动为低为止。下文将进一步详细描述的重置121可控制输出脉冲时钟114的下降边缘。将认识到，控制输出脉冲时钟114的上升边缘与输出脉冲时钟114的下降边缘之间的时间段将确定在输出脉冲时钟114处导出的时钟脉冲的宽度。

现在返回到图1，可使用选择性脉冲宽度加宽逻辑110来选择性地扩展输出脉冲时钟114的上升边缘与下降边缘之间的脉冲宽度。类似于选择性延迟逻辑102，选择性脉冲宽度加宽逻辑110可使用多路复用器107来基于读取/写入控制126在具有附加延迟的输入信号与输入信号的经延迟版本之间作出选择。可通过缓冲器127来适当地调整读取/写入控制器126的时序以考虑在穿过先前论述的选择性延迟块102之后到达选择性脉冲宽度加宽块110的延迟。因此，取决于操作为读取还是写入，可控制穿过选择性脉冲宽度加宽逻辑的延迟路径，以使得用于写入操作的脉冲宽度较宽。换句话说，可选择性地将读取延迟模拟逻辑108(下文将进一步详细加以论述)的输出120延迟以致使选择性脉冲宽度加宽逻辑110的输出的宽度、重置121改变。此情形将控制重置121从低电平上升到高电平且接着下降回到低电平所花费的时间。

一旦重置121下降，便可通过重复上述过程产生输出脉冲时钟114的下一个上升边缘。可针对读取操作由读取延迟模拟逻辑108适当地将下一个下降边缘延迟。换句话说，读取延迟模拟逻辑108经配置以最终将输出脉冲时钟114的下降边缘延迟，从而控制脉冲宽度。如将回想起，输出脉冲时钟114的上升边缘是通过选择性延迟逻辑102来控制。

现在组合参看图1和2，现在将描述从输出脉冲时钟114到重置121的反馈路径118。如图1中所展示，此路径包括读取延迟模拟逻辑108和选择性脉冲宽度加宽逻辑110。

可包含读取延迟模拟逻辑108以控制从输出脉冲时钟114的上升边缘到输出脉冲时钟114的下降边缘的延迟，以便考虑在读取操作期间遇到的存储器阵列存取延迟。举例来说，读取延迟模拟逻辑108可经配置以提供对应于在存取存储器阵列中的存储器单元中可能招致的延迟的延迟。读取延迟模拟逻辑可包括可编程延迟元件以匹配预期的读取存取延迟。因此，将通过读取延迟模拟逻辑108将输出脉冲时钟114的上升边缘延迟以形成输出120的上升边缘。在读取操作的情况下，选择性脉冲宽度加宽逻辑110将选择不具有任何附加延迟的输入且输出120的上升边缘基本上将显现为重置121的上升边缘，所述重置是通过脉冲时钟产生逻辑112中的反相器i7反相。现在特别参看图2，由上拉晶体管p0和下拉晶体管n0形成的反相器将lat_node142重置为高状态。换句话说，包含图1的读取模拟延迟逻辑108的反馈回路基本上将确保在读取操作的情况下，输出脉冲时钟114的下降边缘在高电压域中的延迟时间可用。

再次转向在重置之后出现的原始时钟122的上升边缘的第一实例，节点clk_d2140将在经选择性延迟的输出时钟clk_d1116的上升边缘贯穿反相器i1、i2、i3及nand1和nor1之后下降。此情形将致使下拉晶体管n2断开，且还致使上拉晶体管p6接通。此情形将致使lat_node142上升，从而产生输出脉冲时钟114的下降边缘。在此时间点，下拉晶体管n1可能接通或断开，而不影响lat_node142的锁存功能。当经选择性延迟的输出时钟clk_d1116的下降边缘(在从原始时钟122的下降边缘经选择性延迟之后)穿过时，下拉晶体管n1也将断开，且上拉晶体管p5将接通。将下拉晶体管n1和n2两者断开将提供穿过包括下拉晶体管n1和n2的路径的额外泄漏功率节省。在写入操作的情况下，选择性脉冲宽度加宽逻辑110将在可断言重置121之前在反馈路径中选择性地引入额外延迟，且从而允许lat_node142上升且产生输出脉冲时钟114的下降边缘。以此方式，写入操作将具有较宽脉冲宽度。如先前所描述，较宽脉冲宽度可通过提供额外时间以用于完成写入操作(如将回想起，此操作通常时序并非至关重要的)来促进写入操作。

将认识到，接通下拉晶体管n1和n2两者为自计时过程。接通下拉晶体管n1和n2的时间段可通过穿过反相器i1、i2、i3及门nand1和nor1的延迟来确定。一般来说，在撤销断言重置121之前，将断开下拉晶体管n1和n2。因此，在读取/写入操作需要多个循环以供其完成操作的情况下，可在整个操作期间提供启用130的单个脉冲，从而确保在整个操作的持续时间内仅产生输出脉冲时钟114的单个脉冲。

因此，可见，可将输出脉冲时钟114的上升边缘从原始时钟122延迟达用于读取操作及写入操作的可控制的量。包含反相器i4及上拉晶体管p4、p6和下拉晶体管n3、n4的组合的锁存机构将保持输出脉冲时钟114处于高状态，直到在用于读取操作及写入操作的可控制的时间段之后强加下降边缘为止(通过断言信号重置121)。

现在应注意，脉冲时钟产生逻辑112还经配置以避免可能(例如)在lat_node142与int_node144之间出现的突波及不合需要的电荷共享。当重置121在高状态与低状态之间改变时，将认识到，lat_node142可保持处于高状态(归因于锁存机构)，但int_node144可下降到低状态，从而致使在下拉晶体管n0的漏极与源极之间出现大电压差。此情形可导致不希望的电荷共享问题。为了防止出现此类问题，可使用上拉晶体管p5、p6、p1和p2将int_node144上拉到高状态。因此，lat_node142和int_node144两者将处于高状态，且大的差分电压将不再影响下拉晶体管n0。

现在参看图3，说明包括如上文所描述的用于读取操作及写入操作的原始时钟122和输出脉冲时钟114的示范性示意性表示的时序图。水平轴包括时间且垂直轴包括电压电平，如所展示。时序图302说明处于低电压电平的原始时钟122。如时序图304中所展示，针对读取操作产生的输出脉冲时钟114处于高电压电平且包括上升边缘延迟304d；且如时序图306中所展示，针对写入操作产生的输出脉冲时钟114处于高电压电平且包括上升边缘延迟306d。在考虑预期的读取阵列延迟(例如，通过图1的读取延迟模拟逻辑108)之后，可使得上升边缘延迟304d与所需的情形般快以满足对快速读取操作的需求。相比之下，可能不需要上升边缘延迟306d快且因此在需要时可将其减慢。另外，与时序图304相比较，时序图306说明用于写入操作的脉冲宽度306w比用于读取操作的脉冲宽度304w宽，以便满足写入操作的较宽脉冲宽度要求(如上文所描述)。

现在参看图4，说明可对其应用根据示范性实施例产生的输出脉冲时钟114的常规6T SRAM单元400。如所展示，输出脉冲时钟114供所属领域中众所熟知的逻辑组件使用，例如字线解码器，其一般通过图4中的逻辑402来指明。6T SRAM单元400的操作为众所熟知的。晶体管M1、M2、M3和M4形成交叉耦合的反相器存储元件，而存取晶体管M5和M6控制关于存储元件的读取/写入操作。字线WL控制存取晶体管M5和M6的栅极，而互补位线BL和BLB用以选择用于写入操作的特定6T SRAM单元400及读出用于读取操作的所存储的值。如所展示的，可将输出脉冲时钟114施加到字线WL以便满足用于读取操作及写入操作的特定脉冲时钟要求，如(例如)图3中所展示。

将可见，关于示范性实施例中的写入操作，由选择性延迟逻辑102引入的延迟可在写入操作期间将输出脉冲时钟114的上升边缘延迟，此情形再次允许用于位线BL和BLB的额外设置时间，且此外，可减少功率，这是因为可缩小伴随的缓冲器和驱动器的大小。另外，由选择性脉冲宽度加宽逻辑110产生的较宽脉冲宽度可促进写入操作，甚至在较低电压电平下也如此，所述情形可导致改善的产量。

另外，与具有与脉冲时钟产生逻辑分离的电平移位器的常规实施方案相比较，将电压电平移位机构集成到脉冲时钟产生逻辑112中可导致功能块的较低时延和改善的再使用。经由下拉晶体管n3和n4到内置电平移位器的反馈路径可加速输出脉冲时钟114的上升边缘，尤其是在原始时钟122的低电压电平与输出脉冲时钟114的高电压电平之间的电压差较大时。脉冲时钟产生逻辑112中的锁存机构可另外促进保持输出脉冲时钟114的逻辑状态稳定。

应了解，实施例包含用于执行本文揭示的过程、功能及/或算法的各种方法。举例来说，如图5中所说明，实施例可包含一种用于产生脉冲时钟(例如，图1的输出脉冲时钟114)的方法，所述方法包括：配置脉冲时钟的可编程上升边缘延迟(例如，如图3的时序图304和306中所说明的上升边缘延迟304d和306d)-框502；配置脉冲时钟的可编程脉冲宽度(例如，如图3的时序图304和306中所说明的宽度304w和306w)-框504；配置电平移位器(例如，图1到2的脉冲时钟产生逻辑112中的内置电平移位器)以用于将脉冲时钟的电压电平移位-框506；以及根据经编程上升边缘延迟、脉冲宽度和经移位电压电平产生脉冲时钟-框508。

所属领域的技术人员将了解，可使用多种不同技术和技法中的任一者来表示信息和信号。举例来说，可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在以上描述中始终参考的数据、指令、命令、信息、信号、位、符号及码片。

另外，所属领域的技术人员将了解，结合本文所揭示的实施例而描述的各种说明性逻辑块、模块、电路和算法步骤可实施为电子硬件、计算机软件或两者的组合。为清楚说明硬件与软件的此互换性，上文已大致关于其功能性而描述了各种说明性组件、块、模块、电路及步骤。所述功能性是实施为硬件还是软件取决于特定应用及施加于整个系统的设计约束。所属领域的技术人员可针对每一特定应用以变化的方式来实施所描述的功能性，但此类实施方案决策不应被解释为会导致脱离本发明的范围。

结合本文所揭示的实施例而描述的方法、序列和/或算法可直接以硬件、以由处理器执行的软件模块或以两者的组合来体现。软件模块可驻留于RAM存储器、快闪存储器、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可卸除式磁盘、CD-ROM，或所属领域中已知的任何其它形式的存储媒体中。示范性存储媒体耦合到处理器，使得处理器可从存储媒体读取信息及将信息写入到存储媒体。在替代方案中，存储媒体可与处理器成一体式。

参看图6，描绘包含根据示范性实施例配置的多核心处理器的无线装置的特定说明性实施例的框图且一般将其指明为600。装置600包含数字信号处理器(DSP)664，其可包含图1的自计时脉冲时钟产生电路100。DSP664可耦合到存储器632，如所展示，其中来自自计时脉冲时钟产生电路100的所产生的脉冲时钟可用于存储器632上的存储器存取。举例来说，图6还展示外部装置，例如，耦合到DSP664和显示器628的显示器控制器626。例如译码器/解码器(编码解码器)634(例如，音频和/或语音CODEC)等外部装置还可耦合到DSP664。还说明例如无线控制器640(其可包含调制解调器)等其它组件/外部装置。扬声器636和麦克风638可耦合到CODEC634。图6还指示无线控制器640可耦合到无线天线642。在特定实施例中，DSP664、显示器控制器626、存储器632、CODEC634和无线控制器640包含于系统级封装或系统单芯片装置622中。

在特定实施例中，输入装置630和电源供应器644耦合到系统单芯片装置622。此外，在特定实施例中，如图6中所说明，显示器628、输入装置630、扬声器636、麦克风638、无线天线642和电源供应器644在系统单芯片装置622外部。然而，显示器628、输入装置630、扬声器636、麦克风638、无线天线642和电力供应器644中的每一者可耦合到系统单芯片装置622的组件，例如接口或控制器。

应注意，尽管图6描绘了无线通信装置，但DSP664和存储器632也可以集成到机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、个人数字助理(PDA)、固定位置数据单元或者计算机中。处理器(例如，DSP664)还可集成到此类装置中。

因此，本发明的一实施例可包含一种计算机可读媒体，其体现一种用于产生具有内置电平移位器及可编程上升边缘和可编程脉冲宽度的脉冲时钟的方法。因此，本发明并不限于所说明的实例且用于执行本文中所描述的功能性的任何装置均包含在本发明的实施例中。

虽然前述揭示内容展示本发明的说明性实施例，但应注意，可在不脱离如所附权利要求书界定的本发明的范围的情况下，在其中做出各种改变和修改。无需以任何特定次序来执行根据本文中所描述的本发明的实施例的方法权利要求项的功能、步骤及/或动作。此外，尽管可能以单数形式描述或主张本发明的元件，但除非明确陈述对于单数的限制，否则也涵盖复数形式。

Claims (19)

1.一种用于产生脉冲时钟的方法，其包括：

配置脉冲时钟产生电路以基于处于低电压域的原始时钟输入来输出处于高电压域的所述脉冲时钟，所述脉冲时钟产生电路包括内置电平移位器，所述内置电平移位器经配置以提供从所述低电压域到所述高电压域的电压电平移位，

其中所述脉冲时钟的上升边缘是从所述原始时钟的上升边缘延迟达可编程上升边缘延迟，且

其中所述脉冲时钟的可编程脉冲宽度是基于从处于所述高电压域的所述脉冲时钟产生电路的所述输出到处于所述低电压域的所述脉冲时钟产生电路的所述输入的反馈路径，

所述反馈路径包括用以提供所述可编程脉冲宽度的选择性脉冲宽度加宽逻辑和用以提供读取延迟以匹配预期的存储器阵列读取存取延迟的读取延迟模拟逻辑。

2.根据权利要求1所述的方法，其包括配置所述脉冲时钟的单个脉冲以横跨多循环存储器读取或写入操作的整个持续时间。

3.根据权利要求1所述的方法，其进一步包括通过所述反馈路径重置所述脉冲时钟产生器。

4.根据权利要求1所述的方法，其中用于存储器写入操作的所述可编程上升边缘延迟大于所述读取延迟。

5.根据权利要求1所述的方法，其进一步包括通过所述反馈路径对脉冲时钟产生逻辑提供自重置及自计时功能。

6.根据权利要求1所述的方法，其中用于存储器写入操作的所述可编程脉冲宽度经编程以大于用于存储器读取操作的所述可编程脉冲宽度。

7.一种脉冲时钟产生电路，其包括：

耦合到原始时钟的处于低电压域的输入；

连接到脉冲时钟的处于高电压域的输出；

内置电平移位器，其经配置以提供从所述低电压域到所述高电压域的电压电平移位；

选择性延迟逻辑，其将所述脉冲时钟的上升边缘从所述原始时钟的上升边缘延迟达可编程上升边缘延迟；以及

反馈路径，其从处于所述高电压域的所述脉冲时钟产生电路的所述输出到处于所述低电压域的所述脉冲时钟产生电路的所述输入，所述反馈路径包括用以提供所述脉冲时钟的可编程脉冲宽度的选择性脉冲宽度加宽逻辑和用以提供读取延迟以匹配存储器阵列读取存取延迟的读取延迟模拟逻辑。

8.根据权利要求7所述的脉冲时钟产生电路，其中所述脉冲时钟的单个脉冲经配置以横跨多循环读取或写入操作的整个持续时间。

9.根据权利要求8所述的脉冲时钟产生电路，其中用于存储器写入操作的所述可编程上升边缘延迟大于所述读取延迟。

10.根据权利要求7所述的脉冲时钟产生电路，其中所述反馈路径经进一步配置以对所述脉冲时钟产生电路提供自重置及自计时功能。

11.根据权利要求7所述的脉冲时钟产生电路，其中用于存储器写入操作的所述可编程脉冲宽度经编程以大于用于存储器读取操作的所述可编程脉冲宽度。

12.根据权利要求7所述的脉冲时钟产生电路，其进一步包括连接到所述反馈路径的输入重置信号，所述输入重置信号经配置以将所述脉冲时钟驱动到低逻辑电平。

13.根据权利要求7所述的脉冲时钟产生电路，其进一步包括用以使所述脉冲时钟稳定的锁存器。

14.根据权利要求13所述的脉冲时钟产生电路，其进一步包括用以减少由所述锁存器产生的电荷共享的上拉晶体管。

15.根据权利要求7所述的脉冲时钟产生电路，其进一步包括用以启用所述脉冲时钟的脉冲输送行为的输入启用信号。

16.根据权利要求15所述的脉冲时钟产生电路，其中所述输入启用信号经配置以针对对应于用于完成存储器存取操作的时间段的多个时钟循环启用所述脉冲时钟的脉冲输送行为。

17.根据权利要求7所述的脉冲时钟产生电路，其集成于半导体裸片中。

18.根据权利要求7所述的脉冲时钟产生电路，其集成到选自由以下各者组成的群组的装置中：机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元和计算机。

19.一种包括用于执行根据权利要求1到6中任一者所述的方法的装置的设备。