CN109643566A - 用于调整命令信号路径的延迟的设备及方法 - Google Patents

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Abstract

本发明揭示涉及调整命令信号路径的延迟的设备及方法。实例设备包含：时序电路，其包含分频电路，所述分频电路接收具有第一频率的第一时钟信号及提供具有第二频率的一对互补的第二及第三时钟信号，所述第二频率是所述第一频率的一半；第一延迟电路，其接收所述第二时钟信号及响应于所述第二时钟信号提供经延迟第二时钟信号；及第二延迟电路，其接收所述第三时钟信号及响应于所述第三时钟信号提供经延迟第三时钟信号。所述时序电路接收第一信号、响应于所述经延迟第二时钟信号锁存所述第一信号以提供第二信号、响应于所述经延迟第三时钟信号锁存所述第一信号以提供第二信号及响应于所述第二时钟信号锁存所述第二信号或响应于延时信息锁存所述第三时钟信号。

Description

用于调整命令信号路径的延迟的设备及方法
技术领域
本发明的实施例大体上涉及半导体存储器，且更明确来说，在描述的一或多个实施例中，本发明涉及信号路径及调整通过所述信号路径的命令信号的时序。
背景技术
在半导体存储器中，存储器的正确操作是基于各种内部命令及时钟信号的正确时序。举例来说，在从存储器读取数据时，内部时钟信号(对数据路径电路计时以提供(例如，输出)读取数据)可能需要与内部读取命令信号基本上同时地提供，以适当地启用数据路径电路来输出读取数据。如果内部读取命令信号的时序并非如此使得数据路径电路在内部时钟信号对数据路径电路计时以在期望时间输出读取数据时启用，那么读取命令就可被不经意地忽略或由存储器提供的读取数据可能是不正确的(例如，与另一读取命令相关联的数据)。同样地，在将数据写入到存储器时，内部时钟信号(其对数据路径电路计时以锁存写入数据)可能需要与内部写入命令信号具备特定时序关系，以适当地启用数据路径电路以提供经锁存写入数据用于写入到存储器。内部命令及时钟信号的不准确时序可导致写入命令被不经意地忽略或不正确的写入数据被提供到存储器可(例如，写入数据与另一写入命令相关联)。可能需要内部时钟信号的准确时序的命令的另一实例及用于正确操作的命令包含例如裸片上终止启用命令。
此外，如已知，“延时”可经选择(例如，编程、期望、使用、给定等)以设置由存储器接收读取命令与由存储器输出数据的时间之间的时间，通常以时钟周期T的数目计量。还可选择“写入延时”以设置由存储器接收写入命令与将写入数据被提供到存储器的时间之间的时间，通常也以T的数目计量。延时可经选择例如以适应不同频率(即，不同时钟周期)的时钟信号。
使生成准确地计时的内部时钟及命令信号复杂化的是存储器时钟信号的相对较高频率，例如1GHz或更高。举例来说，存储器时钟信号可超过1GHz。此外，使问题复杂化的是，多数据速率存储器可以高于存储器时钟信号的速率提供及接收数据，所述速率可表示可以其执行命令的速率。因此，命令信号及内部时钟信号可能必须同步以便维持正确的时序。多数据速率存储器的实例是以时钟频率的两倍速率输出读取数据的多数据速率存储器，例如输出与存储器时钟信号的时钟边缘同步的数据。
发明内容
本文揭示实例设备。实例设备可包含第一延迟电路，其经配置以接收第一时钟信号及至少部分响应于所述第一时钟信号提供第一经延迟时钟信号。所述实例设备还可包含第二延迟电路，其经配置以接收第二时钟信号及至少部分响应于所述第二时钟信号提供第二经延迟时钟信号。所述第二时钟信号可与所述第一时钟信号互补。所述实例设备可进一步包含：第一及第二电路节点；及第一时序电路，其耦合于所述第一电路节点与第二电路节点之间，其中所述第一时序电路可经配置以至少部分响应于所述第一经延迟时钟信号锁存所述第一电路节点上的第一信号以提供第一经锁存信号。所述第一时序电路还可经配置以至少部分响应于所述第一及第二时钟信号中的一者在所述第二电路节点上提供所述第一经锁存信号。所述实例设备可进一步包含：第二时序电路，其与所述第一时序电路并联耦合于所述第一电路节点与第二电路节点之间，其中所述第二时序电路可经配置以至少部分响应于所述第二经延迟时钟信号锁存所述第一电路节点上的所述第一信号以提供第二经锁存信号。所述第二时序电路还可经配置以至少部分响应于所述第一及第二时钟信号中的另一者在所述第二电路节点上提供所述第二经锁存信号。
另一实例设备可包含包括分频电路的时序电路，所述分频电路经配置以接收具有第一频率的第一时钟信号且进一步经配置以提供第二时钟信号及第三时钟信号，所述第三时钟信号是所述第二时钟信号的互补信号。所述第二时钟信号及所述第三时钟信号可具有第二频率，所述第二频率是所述第一频率的一半。所述时序电路可进一步包括第一延迟电路，其经配置以接收所述第二时钟信号及响应于所述第二时钟信号提供经延迟第二时钟信号。所述时序电路还可进一步包括第二延迟电路，其经配置以接收所述第三时钟信号及响应于所述第三时钟信号提供经延迟第三时钟信号。所述时序电路可经配置以接收第一信号、响应于所述经延迟第二时钟信号锁存所述第一信号以提供第二信号。所述时序电路还可经配置以响应于所述经延迟第三时钟信号锁存所述第一信号以提供第三信号。所述时序电路可进一步经配置以响应于所述第二时钟信号锁存所述第二时钟信号或响应于延时信息锁存所述第三时钟信号。
本文揭示实例方法。实例方法可包含接收具有第一频率的第一时钟信号及提供第二时钟信号及第三时钟信号，所述第三时钟信号是所述第二时钟信号的互补信号。所述第二时钟信号及所述第三时钟信号可具有第二频率，所述第二频率是所述第一频率的一半。所述实例方法可进一步包含响应于所述第二时钟信号提供经延迟第二时钟信号及响应于所述经延迟第二时钟信号锁存第一信号以提供第二信号；及响应于所述第二时钟信号锁存所述第二信号或响应于延时信息锁存所述第三时钟信号。
附图说明
图1是根据本发明的实施例的包含控制电路的设备的框图。
图2是根据本发明的实施例的控制电路的框图。
图3是根据本发明的实施例的图2的时序电路的框图。
图4是根据本发明的实施例的图3的时序电路的操作期间各种信号的时序图。
图5是根据本发明的实施例的图3的时序电路的操作期间各种信号的时序图。
图6是根据本发明的实施例的图2的时序电路的框图。
图7是根据本发明的实施例的控制电路的框图。
具体实施方式
下文陈述某些细节以提供本发明的实施例的充分理解。然而，将对所属领域的技术人员明显的是可无需这些特定细节来实践本发明的实施例。此外，通过实例提供本文描述的本发明的特定实施例，且所述特定实施例不应用于将本发明的范围限于这些特定实施例。在其它例子中，未详细展示众所周知的电路、控制信号、时序协议及软件操作以便避免不必要地使本发明模糊不清。
图1是根据本发明的实施例的包含控制电路的设备100的一部分的框图。如本文使用，“设备”可指代例如电路、半导体裸片、装置或系统。设备100包含存储器单元的存储器阵列101，所述存储器单元可为例如动态随机存取存储器(DRAM)存储器单元、静态随机存取存储器(SRAM)存储器单元、快闪存储器单元或一些其它类型的存储器单元。设备100包含控制电路102，其接收存储器命令及在设备100内提供(例如，生成)对应控制信号以执行各种存储器操作。
行及列地址信号经由地址锁存器110被提供(例如，施加)到设备100。所述地址锁存器捕获接收到的地址信号，且接着将列地址及行地址分别提供到列地址解码器121及行地址解码器122。列地址解码器121选择延伸穿过存储器阵列101的对应于列地址的位线。行地址解码器122耦合到字线驱动器124，其激活存储器阵列101中的对应于接收到的行地址的存储器单元的相应行。对应于接收到的列地址的经选择数据线(例如，一或多个位线)耦合到读取/写入电路130以将读取数据提供到输入/输出(I/O)数据块134。写入数据通过I/O数据块134及读取/写入电路130被提供到存储器阵列101。I/O数据块134可包含输出数据块135及输入数据块136，举例来说，输出数据块135及输入数据块136响应于内部时钟信号CLKOUT及内部命令信号CMDOUT操作。输出数据块135可响应于用于读取操作的命令从存储器阵列101提供读取数据。在一些实施例中，输出数据块135可响应于内部命令信号CMDOUT提供读取数据。输入数据块136可响应于用于写入操作的命令接收写入数据。
控制电路102包含时钟路径103。时钟路径103接收外部时钟信号CLKIN及将内部时钟信号CLKOUT传播到I/O数据块134，内部时钟信号CLKOUT是至少部分基于外部时钟信号CLKIN。
控制电路102还包含命令路径104。命令路径104(其在图1中展示为包含于控制电路102中，但不限于此配置)将内部命令信号CMDOUT提供到I/O数据块134。控制电路102响应于存储器命令CMDIN以对存储器阵列101执行各种操作。特定来说，控制电路102用于提供内部控制信号以从存储器阵列101读取数据及将数据写入到存储器阵列101。命令路径104接收延时信号，例如CAS延时信号CL及CAS写入延时信号CWL。命令路径104还从时钟路径103接收内部时钟信号。
图2是根据本发明的实施例的控制电路200的框图。举例来说，控制电路200可用作图1中的可包含时钟路径103及命令路径104的控制电路102。控制电路200可包含命令路径中的时序电路204及时钟路径103及命令路径104之中的延迟(DLL)电路207。时钟路径103包含时钟输入缓冲器201。时钟输入缓冲器201可基于(例如)时钟信号CLKIN接收一对互补时钟信号CK及CKB及提供系统时钟信号SCLK。SCLK信号可被提供到命令路径104上的命令输入缓冲器/解码器电路202、时序电路204及ODT dQ-启用-延迟(QED)电路206及时钟路径103上的AND电路205。
DLL电路207可包含时钟路径103上的延迟线(DLINE CLK)209及延迟控制(DLCTL)电路208。SCLK信号可经由AND电路205被提供到时钟路径103上的延迟线(DLINE CLK)209，AND电路205可响应于系统时钟启用信号SCLKEN提供SCLK信号，系统时钟启用信号SCLKEN是响应于指示读取命令或写入命令的CMDIN信号。因此，DLL电路207在读取及写入操作期间可为作用的。在一些实施例中，DLL电路207在ODT操作期间可为非作用的。DLL电路207可在其被激活时通过响应于SCLK信号及DLL时钟信号改变延迟控制信号DCTL调整延迟线209、210及211的延迟。另一方面，DLL电路207可在其被取消激活时在无需调整延迟的情况下保持延迟线209、210及211的延迟。举例来说，延迟线209可为可调整延迟线，其包含工作循环控制器(DCC)、粗延迟线及细延迟线。延迟线209的可调整延迟可基于由DLCTL电路208提供的延迟控制信号DCTL调整。延迟线209可提供相对于时钟路径103上的SCLK信号具有可调整延迟的DLL时钟信号DLLCLK。DLCTL电路208可响应于来自AND电路205的SCLK信号及DLLCLK信号将DCTL信号提供到延迟线209。延迟线209可将DLLCLK信号进一步提供到命令路径104上的读取/写入(R/W)dQ-启用-延迟(QED)电路213。
控制电路200中的命令路径104包含命令输入缓冲器/解码器电路202。命令输入缓冲器/解码器电路202可接收命令信号CMDIN及SCLK信号。CMDIN信号可传达存储器存取命令，例如分别指示指导读取操作、写入操作或裸片上终止(ODT)的读取命令、写入命令或裸片上终止命令。命令输入缓冲器/解码器电路202可响应于SCLK信号解码CMDIN信号。命令输入缓冲器/解码器电路202可将内部命令信号ICMD提供到时序电路204且可响应于指示读取命令或写入命令的CMDIN信号进一步提供指示读取操作或写入操作的读取/写入选择信号RWSEL及SCLKEN信号。ICMD信号可为读取信号或写入信号。时序电路204可响应于ICMD信号及稍后可详细描述的L3CYCEN提供经锁存命令信号LCMD，其中时序电路204可控制LCMD信号相对于ICMD信号的时序使得LCMD信号与SCLK信号同步。命令输入缓冲器/解码器电路202可响应于指示ODT命令的CMDIN信号将内部ODT命令信号IODT提供到时序电路204。IODT信号可为裸片上终止信号。时序电路204可响应于IODT信号及稍后可详细描述的L3CYCEN信号提供经锁存ODT命令信号LODT。时序电路204可控制LODT信号相对于IODT信号的时序。
ODT QED电路206可接收SCLK信号。ODT QED电路206可进一步接收NT值，所述NT值可指示等于DLLCLK信号相对于SCLK信号及CAS写入延时信号CWL的延迟的时钟循环的数目。CWL值是CAS写入延时，其可考虑到设备接收到写入命令与图1中的输入数据块136基于DQS信号(未展示)响应于写入命令接收到写入数据之间的延迟时间，其包含用于存取数据及将数据提供到输入总线(例如，经由在输入数据块136之前的DQ垫)的时间。CWL值可为频率相依值且被表示为SCLK信号的时钟循环的数目。举例来说，ODT QED电路206可为延迟电路，其可使用来自时钟输入缓冲器201的SCLK信号调整来自时序电路204的LODT信号，例如通过使用NT值及CWL值调整LODT信号的延时(例如，移位、延迟)。举例来说，在一些实施例中，ODTQED电路206可响应于CWL针对ODT命令移位LODT信号。还可考虑调整系数。举例来说，在一些实施例中，NT值可大于或等于九。举例来说，在一些实施例中，CWL值及NT值可能必须满足以下条件：CWL值与NT值之间的差(例如，CWL-NT)大于或等于二。ODT QED电路206可提供经移位ODT信号SODT，经移位ODT信号SODT是经移位LODT信号。
DLL电路207可进一步包含耦合到命令路径104上的ODT QED电路206的延迟线(DLINE ODT)211。举例来说，延迟线211可为可调整延迟线，其包含DCC、粗延迟线及细延迟线。在一些实施例中，延迟线211可具有与延迟线209基本上相同的电路结构且可提供与延迟线209基本上相同的延迟。延迟线211的可调整延迟可基于由DLCTL电路208提供的延迟控制信号DCTL进行调整。来自ODT QED电路206的SODT信号被传输到延迟线211。延迟线211可响应于SODT信号且进一步响应于DCTL信号提供经延迟ODT信号DODT，DCTL信号是基于SCLK信号及DLLCLK信号。
DLL电路207可进一步包含耦合到命令路径104上的时序电路204的延迟线(DLINER/W)210。举例来说，延迟线210可为可调整延迟线，其包含DCC、粗延迟线及细延迟线。在一些实施例中，延迟线210可具有与延迟线209基本上相同的电路结构且可提供与延迟线209基本上相同的延迟。延迟线210的可调整延迟可基于由DLCTL电路208提供的延迟控制信号DCTL进行调整。来自时序电路204的LCMD信号被传输到延迟线210。延迟线210可响应于LCMD信号且进一步响应于DCTL信号提供经延迟命令信号DCMD，DCTL信号是基于SCLK信号及DLLCLK信号。DCMD信号可被传输到多路分用器212。多路分用器212可响应于读取命令或写入命令提供经延迟命令读取信号DCMDR或经延迟命令写入信号DCMDW。
命令路径104进一步包含R/W QED电路213。R/W QED电路213可接收经选择延时(例如，CL值及/或CWL值)及NT值。R/W QED电路213可从延迟线209进一步接收DLLCLK信号。延时可由例如CLK信号的时钟循环的数目定义。NT值可为等于SCLK信号的接收与DLLCLK信号的接收之间的延迟的时钟循环的数目。CL值是列地址选通(CAS)延时，其可考虑设备接收到读取命令与数据队列系统(DQ系统)电路214中的输出缓冲器基于时钟信号(例如，DLLCLK信号)响应于读取命令接收到读取数据之间的延迟时间，其包含用于存取数据及将数据提供到输出总线(例如，经由DQ系统电路214中的DQ垫)的时间。CWL值是CAS写入延时，其可考虑设备接收到写入命令与图1中的输入数据块136基于DQS信号(未展示)响应于写入命令接收到写入数据之间的延迟时间，其包含用于存取数据及将数据提供到输入总线(例如，经由在输入数据块136之前的DQ垫)的时间。CL值及CWL值可被表示为CLK信号的时钟循环的数目。举例来说，CL值及CWL值可为频率相依值。
R/W QED电路213可例如通过使用NT值及CL值或CWL值调整DCMDR信号或DCMDW信号的延时(例如，移位)使来自多路分用器212的DCMDR信号或DCMDW信号与来自延迟线209的DLLCLK信号同步。举例来说，在一些实施例中，R/W QED电路213可响应于CL针对读取命令移位DCMDR信号。在一些实施例中，R/W QED电路213可响应于CWL针对写入命令移位DCMDW信号。还可考虑调整系数。举例来说，在一些实施例中，NT值可大于或等于九。举例来说，在一些实施例中，CL值及NT值可能必须满足以下条件：CL值与NT值之间的差(例如，CL-NT)大于或等于二。在一些实施例中，R/W QED电路213针对读取命令将DCMDR信号移位DLLCLK信号的(CL-(N+2))个时钟循环，其中2是调整系数。R/W QED电路213可响应于延时信息(例如，基于CL值或CWL值及NT值的计算)将延时三循环操作启用信号L3CYCEN提供到时序电路204。举例来说，可计算(CL-NT)，且确定(CT-NT)是否大于被定义为时钟循环的数目的经预先确定值。如果(CL-NT)大于经预先确定值，就可激活L3CYCEN信号，且时序电路204可执行稍后将详细描述的三循环操作。如果(CL-NT)小于或等于经预先确定值，时序电路204就可执行稍后将详细描述的两循环操作。在操作中，将由CMDIN信号表示的读取命令或写入提供到命令路径104且使其传播通过命令输入缓冲器/解码器电路202作为ICMD信号，通过时序电路204作为LCMD信号，通过延迟线210作为DCMD信号，通过多路分用器212作为DCMDR信号或DCMDW信号，且使其传播通过R/W QED电路213。R/W QED电路213将DLLCLK信号的时钟循环添加到传播命令信号(DCMDR信号或DCMDW信号)以提供经移位命令读取信号SCMDR或经移位命令写入信号SCMDW，从而响应于经选择延时导致命令路径104的传播延迟。
图1中的I/O数据块134可包含图2中的DQ系统电路214。DQ系统电路214可接收DLLCLK信号、SCMDR信号及SCMDW信号、DODT信号。举例来说，DQ系统电路214可包含并串转换器，其按适当顺序基于时序将经由R/W电路130从图1中的存储器阵列101并行读取的多个位的数据转换成一组串行数据。DQ系统电路214可将所述数据提供到数据路径上的数据队列(例如，DQx)。
图3是根据本发明的实施例的时序电路300的框图。图4及5是根据本发明的实施例的图3的时序电路的操作期间各种信号的时序图。举例来说，时序电路300可用作图2中的时序电路204。时序电路300可接收具有时钟循环tCK的系统时钟信号SCLK。系统时钟信号SCLK可包含偶数个循环(例如，图4中的循环0、循环2及循环4)及奇数个循环(例如，图4中的循环1、循环3及循环5)。时序电路300可包含分频电路301。分频电路301可为分频器，其可响应于SCLK信号提供偶数个系统时钟信号SCLK_E及奇数个系统时钟信号SCLK_O。举例来说，分频电路301可划分SCLK信号的频率，因此SCLK_E及SCLK_O信号的频率基本上是SCLK信号的频率的一半。SCLK_E信号可具有SCLK信号的偶为数个循环作正半循环且可具有SCLK信号的奇数个循环作为负半循环。SCLK_O信号是SCLK_E信号的互补信号，且SCLK_O信号可具有SCLK信号的奇数个循环作为正半循环且可具有SCLK信号的偶数个循环作为负半循环。换句话来说，SCLK_E信号与SCLK_O信号之间的相差是约180度。SCLK_E信号及SCLK_O信号可具有等于SCLK的两个时钟循环(＝2tCK)的时钟循环。
时序电路300可包含延迟电路304及305、选择器电路306、命令时序电路302及ODT时序电路303。命令时序电路302可包含电路节点320及329。命令时序电路302可进一步包含耦合于电路节点320与329之间的偶数命令时序电路CTC_E 321及奇数命令时序电路CTC_O325。ODT时序电路303可包含电路节点330及339。ODT时序电路303可进一步包含耦合于电路节点330与339之间的偶数ODT时序电路OTC_E 331及奇数ODT时序电路OTC_O 335。延迟电路304可接收SCLK_E信号且可进一步提供相对于SCLK_E信号具有延迟D1的经延迟偶数系统时钟信号DSCLK_E。延迟电路305可接收SCLK_O信号且可进一步提供相对于SCLK_O信号具有延迟D1的经延迟奇数系统时钟信号DSCLK_O。CTC_E 321可包含触发器电路(FF)322，其可响应于DSCLK_E信号锁存电路节点320上的ICMD信号且可进一步提供偶数内部命令信号ICMD_E。CTC_O 325可包含触发器电路(FF)326，其可响应于DSCLK_O信号锁存电路节点320上的ICMD信号且可进一步提供奇数内部命令信号ICMD_O。OTC_E 331可包含触发器电路(FF)332，其可响应于DSCLK_E信号锁存电路节点330上的IODT信号且可进一步提供偶数ODT信号IODT_E。OTC_O 335可包含触发器电路(FF)336，其可响应于DSCLK_O信号锁存电路节点330上的IODT信号且可进一步提供奇数ODT信号IODT_O。
时序电路300可在选择器电路306处从图2中的R/W QED电路213接收L3CYCEN信号。时序电路300可响应于作用L3CYCEN信号(例如，逻辑高电平)执行三循环操作，且可响应于非作用L3CYCEN信号(例如，逻辑低电平)进一步执行两循环操作。在三循环操作中，CMD信号及ODT信号的时间调整可在时序电路300中使用SCLK信号的三个时钟循环。在三循环操作中，选择器电路306可响应于作用L3CYCEN信号将SCLK_E信号提供到CTC_E 321及OTC_E331。CTC_E 321可包含锁存器电路323及开关324。锁存器电路323可接收ICMD_E信号及SCLK_E信号且可响应于来自选择器电路306的SCLK_E信号进一步锁存ICMD_E信号。开关324可响应于来自选择器电路306的SCLK_E信号在电路节点329上从锁存器电路323提供偶数经锁存命令信号LCMD_E。OTC_E 331可包含锁存器电路333及开关334。锁存器电路333可接收IODT_E信号及SCLK_E信号且可响应于来自选择器电路306的SCLK_E信号进一步锁存IODT_E信号。开关334可响应于来自选择器电路306的SCLK_E信号在电路节点339上从锁存器电路333提供偶数经锁存命令信号LODT_E。在三循环操作中，选择器电路306可响应于作用L3CYCEN信号将SCLK_O信号进一步提供到CTC_O 325及OTC_O 335。CTC_O 325可包含锁存器电路327及开关328。锁存器电路327可接收ICMD_O信号及SCLK_O信号且可响应于来自选择器电路306的ICMD_O信号进一步锁存ICMD_O信号。开关328可响应于来自选择器电路306的SCLK_O信号在电路节点329上从锁存器电路327提供奇数经锁存命令信号LCMD_O。OTC_O335可包含锁存器电路337及开关338。锁存器电路337可接收IODT_O信号及SCLK_O信号且可响应于来自选择器电路306的SCLK_O信号进一步锁存IODT_O信号。开关338可响应于来自选择器电路306的SCLK_O信号在电路节点339上从锁存器电路337提供奇数经锁存命令信号LODT_O。
图4是图3的时序电路在三循环操作中的操作期间各种信号的时序图。此处，SCLK信号的循环0、循环1、循环2、循环3、循环4及循环5分别是T0与T1、T1与T2、T2与T3、T3与T4、T4与T5、T5与T6之间的周期。SCLK_E信号在循环0、2、4中是作用的，且SCLK_O信号在循环1、3及5中是作用的。DSCLK_E信号相对于由延迟电路304提供的SCLK_E信号的延迟是D1，且DSCLK_E信号在时间T0+D1、T2+D1及T4+D1处具有上升边缘。DSCLK_O信号相对于由延迟电路305提供的SCLK_O信号的延迟是D1，且DSCLK_O信号在时间T1+D1、T3+D1及T5+D1处具有上升边缘。举例来说，FF 322可响应于DSCLK_E信号在时间T0+D1处的上升边缘锁存ICMD信号直到DSCLK_E信号在时间T2+D1处的下一上升边缘。FF 332可响应于DSCLK_E信号分别在时间T0+D1及T2+D1处的上升边缘提供在时间TE0处具有上升边缘且在时间TE1处具有下降边缘的ICMD_E信号。锁存器电路323可响应于SCLK_E信号在时间T2处的上升边缘锁存ICMD_E信号直到SCLK_E信号在时间T4处的下一上升边缘。锁存器电路323可响应于SCLK_E信号分别地在时间T2及T4处的上升边缘提供在时间TL0(例如，在T2之后)处具有上升边缘且在时间TL1(例如，在T4之后)处具有下降边缘的LCMD信号。因此，CMD信号被取消激活的时间与LCMD信号可被取消激活的时间TL1之间的时间周期变为大约三个时钟循环，其是时序电路300处的CMD信号的时间调整。
由时钟循环的数目表示的延时值(例如，CL)可与SCLKS信号的时钟循环tCK成反比。举例来说，较长时钟循环导致表示延时值的时钟循环的更小数目。图5是根据本发明的实施例的图3的时序电路300的操作期间各种信号的时序图。举例来说，图5中的时序电路的操作是两循环操作。在两循环操作中，CMD信号及ODT信号的时间调整可在时序电路300中使用SCLK信号的两个时钟循环。选择器电路306可响应于非作用L3CYCEN信号将SCLK_O信号提供到CTC_E 321及OTC_E 331。锁存器电路323可接收ICMD_E信号及SCLK_O信号且可响应于来自选择器电路306的SCLK_O信号进一步锁存ICMD_E信号。开关324可响应于来自选择器电路306的SCLK_O信号在电路节点329上从锁存器电路323提供偶数经锁存命令信号LCMD_E。锁存器电路333可接收IODT_E信号及SCLK_O信号且可响应于来自选择器电路306的SCLK_O信号进一步锁存IODT_E信号。开关334可响应于来自选择器电路306的SCLK_O信号在电路节点339上从锁存器电路333提供偶数经锁存命令信号LODT_E。选择器电路306可响应于非作用L3CYCEN信号将SCLK_E信号提供到CTC_O 325及OTC_O 335。锁存器电路327可接收ICMD_O信号及SCLK_E信号且可响应于来自选择器电路306的SCLK_E信号进一步锁存ICMD_O信号。开关328可响应于来自选择器电路306的SCLK_E信号在电路节点329上从锁存器电路327提供奇数经锁存命令信号LCMD_O。锁存器电路337可接收IODT_O信号及SCLK_E信号且可响应于来自选择器电路306的SCLK_E信号进一步锁存IODT_O信号。开关338可响应于来自选择器电路306的SCLK_E信号在电路节点339上从锁存器电路337提供奇数经锁存命令信号LODT_O。
图5是根据本发明的实施例的图3的时序电路的操作期间各种信号的时序图。此处，SCLK信号的循环0、循环1、循环2及循环3分别是T0与T1、T1与T2、T2与T3、T3与T4之间的周期。SCLK_E信号在循环0及2中是作用的，且SCLK_O信号在循环1及3中是作用的。DSCLK_E信号相对于由延迟电路304提供的SCLK_E信号的延迟是D1，且DSCLK_E信号在时间T0+D1及T2+D1处具有上升边缘。DSCLK_O信号相对于由延迟电路305提供的SCLK_O信号的延迟是D1，且DSCLK_O信号在时间T1+D1及T3+D1处具有上升边缘。举例来说，FF 322可响应于DSCLK_E信号在时间T0+D1处的上升边缘锁存ICMD信号直到DSCLK_E信号在T2+D1时间处的下一上升边缘。FF332可响应于DSCLK_E信号分别地在时间T0+D1及T2+D1处的上升边缘提供在时间TE0处具有上升边缘且在时间TE1处具有下降边缘的ICMD_E信号。锁存器电路323可响应于SCLK_O信号在时间T1处的上升边缘锁存ICMD_E信号直到SCLK_O信号在时间T3处的下一上升边缘。锁存器电路323可响应于的SCLK_O信号分别地在时间T1及T3处的上升边缘提供在时间TL0(例如，在T1之后)处具有上升边缘且在时间TL1(例如，在T3之后)处具有下降边缘的LCMD信号。因此，CMD信号被取消激活的时间与LCMD信号可被取消激活的时间TL1之间的时间周期变为比三个时钟循环短，其是时序电路300处的CMD信号的时间调整。
因此，时序电路300可响应于延时值调整由SCLK信号的时钟循环的数目表示的时间。锁存器电路323、327、333、338及开关324、328、334、338可响应于来自选择器电路306的经选择时钟信号的非作用电平提供高阻抗输出信号。
图6是根据本发明的实施例的图2的时序电路600的框图。举例来说，时序电路600可用作图2中的时序电路204。时序电路600可包含具有与分频电路301及延迟电路304及305基本上相同的电路结构的分频电路601及延迟电路604及605，且将不再重复分频电路601及延迟电路604及605的描述。时序电路600可包含命令时序电路602及ODT时序电路603。命令时序电路602可包含偶数命令时序电路CTC_E 621及奇数命令时序电路CTC_O 625。ODT时序电路603可包含偶数ODT时序电路OTC_E 631及奇数ODT时序电路OTC_O 635。CTC_E 621可包含触发器电路(FF)622，其可响应于DSCLK_E信号锁存ICMD信号且可进一步提供偶数内部命令信号ICMD_E。CTC_O 625可包含触发器电路(FF)626，其可响应于DSCLK_O信号锁存ICMD信号且可进一步提供奇数内部命令信号ICMD_O。OTC_E 631可包含触发器电路(FF)632，其可响应于DSCLK_E信号锁存IODT信号且可进一步提供偶数ODT信号IODT_E。OTC_O 635可包含触发器电路(FF)636，其可响应于DSCLK_O信号锁存IODT信号且可进一步提供奇数ODT信号IODT_O。
时序电路600可响应于作用L3CYCEN信号(例如，逻辑高电平)执行三循环操作，且可响应于非作用L3CYCEN信号(例如，逻辑低电平)进一步执行两循环操作。在三循环操作中，CMD信号及ODT信号的时间调整可在时序电路600中使用SCLK信号的三个时钟循环。时序电路600可在选择器电路629及639处从图2中的R/W QED电路213接收L3CYCEN信号。命令时序电路602可包含选择器电路629。CTC_E 621可包含锁存器电路623及开关624。CTC_O 625可包含锁存器电路627及开关628。选择器电路629可响应于作用L3CYCEN信号将ICMD_E信号提供到锁存器电路623及将ICMD_O信号提供到锁存器电路627。锁存器电路623可接收ICMD_E信号及SCLK_E信号且可响应于SCLK_E信号进一步锁存ICMD_E信号。开关624可响应于SCLK_E信号从锁存器电路623提供偶数经锁存命令信号LCMD_E。锁存器电路627可接收ICMD_O信号及SCLK_O信号且可响应于SCLK_O信号进一步锁存ICMD_O信号。开关628可响应于SCLK_O信号从锁存器电路627提供奇数经锁存命令信号LCMD_O。
ODT时序电路603可包含选择器电路639。OTC_E 631可包含锁存器电路633及开关634。OTC_O 635可包含锁存器电路637及开关638。选择器电路639可响应于作用L3CYCEN信号将IODT_E信号提供到锁存器电路633及将IODT_O信号提供到锁存器电路637。锁存器电路633可接收IODT_E信号及SCLK_E信号且可响应于SCLK_E信号进一步锁存IODT_E信号。开关634可响应于SCLK_E信号从锁存器电路633提供偶数经锁存ODT信号LODT_E。锁存器电路637可接收IODT_O信号及SCLK_O信号且可响应于SCLK_O信号进一步锁存IODT_O信号。开关638可响应于SCLK_O信号从锁存器电路637提供奇数经锁存ODT信号LODT_O。
在两循环操作中，CMD信号及ODT信号的时间调整可在时序电路600中使用SCLK信号的两个时钟循环。选择器电路629可响应于非作用L3CYCEN信号将ICMD_O信号提供到锁存器电路623及将ICMD_E信号提供到锁存器电路627。锁存器电路623可接收ICMD_O信号及SCLK_E信号且可响应于SCLK_E信号进一步锁存ICMD_O信号。开关624可响应于SCLK_E信号从锁存器电路623提供偶数经锁存命令信号LCMD_E。锁存器电路627可接收ICMD_E信号及SCLK_O信号且可响应于SCLK_O信号进一步锁存ICMD_E信号。开关628可响应于SCLK_O信号从锁存器电路627提供奇数经锁存命令信号LCMD_O。
选择器电路639可响应于非作用L3CYCEN信号将IODT_O信号提供到锁存器电路633及将IODT_E信号提供到锁存器电路637。锁存器电路633可接收IODT_O信号及SCLK_E信号且可响应于SCLK_E信号进一步锁存IODT_O信号。开关634可响应于SCLK_E信号从锁存器电路633提供偶数经锁存ODT信号LODT_E。锁存器电路637可接收IODT_E信号及SCLK_O信号且可响应于SCLK_O信号进一步锁存IODT_E信号。开关638可响应于SCLK_O信号从锁存器电路637提供奇数经锁存ODT信号LODT_O。
因此，时序电路600可提供三循环操作及两循环操作，其具有系统时钟信号、经延迟系统时钟信号、内部命令信号及经锁存命令信号，其具有图4及5的时序图中所说明的时序。
图7是根据本发明的实施例的图1的控制电路的框图。举例来说，控制电路700可用作图1中的可包含时钟路径103及命令路径104的控制电路102。控制电路700可包含命令路径中的时序电路704及时钟路径103及命令路径104之中的延迟(DLL)电路707。时钟路径103包含时钟输入缓冲器701，其可用作图2中的时钟输入缓冲器201。SCLK信号可被提供到命令路径104上的命令输入缓冲器/解码器电路702及时序电路704及时钟路径103上的AND电路705。
DLL电路707可包含时钟路径103上的延迟线(DLINE CLK)709及延迟控制(DLCTL)电路708。SCLK信号可经由AND电路705被提供到时钟路径103上的延迟线(DLINE CLK)709，AND电路705可响应于系统时钟启用信号SCLKEN提供SCLK信号，系统时钟启用信号SCLKEN是响应于指示读取命令、写入命令或ODT命令的CMDIN信号。举例来说，延迟线709可为可调整延迟线，其包含工作循环控制器(DCC)、粗延迟线及细延迟线。延迟线709的可调整延迟可为基于由DLCTL电路708提供的延迟控制信号DCTL。延迟线709可提供相对于时钟路径103上的SCLK信号具有可调整延迟的DLL时钟信号DLLCLK。DLCTL电路708可响应于来自AND电路705的SCLK信号及DLLCLK信号提供DCTL信号。延迟线709可将DLLCLK信号进一步提供到命令路径104上的dQ-启用-延迟(QED)电路713。
控制电路中的命令路径104包含命令输入缓冲器/解码器电路702。命令输入缓冲器/解码器电路702可接收命令信号CMDIN及SCLK信号。CMDIN信号可传达存储器存取命令，例如分别指示指导读取操作、写入操作或裸片上终止(ODT)的读取命令、写入命令或裸片上终止命令。命令输入缓冲器/解码器电路702可响应于SCLK信号解码CMDIN信号。命令输入缓冲器/解码器电路702可将内部命令信号ICMD提供到时序电路704且可响应于指示读取命令、写入命令或ODT命令的CMDIN信号进一步提供指示读取操作或写入操作的读取/写入选择信号RWSEL及SCLKEN信号。ICMD信号可为读取信号或写入信号。时序电路704可响应于ICMD信号提供经锁存命令信号LCMD，其中时序电路704可控制LCMD信号相对于ICMD信号的时序。命令输入缓冲器/解码器电路702可响应于指示ODT命令的CMDIN信号将内部ODT命令信号IODT提供到时序电路704。IODT信号可为裸片上终止信号。时序电路704可响应于IODT信号及稍后可详细描述的L3CYCEN信号提供本地ODT命令信号LODT。时序电路704可控制LODT信号相对于IODT信号的时序。
DLL电路707可进一步包含耦合到命令路径104上的时序电路704的延迟线(DLINER/W)710及延迟线(DLINE ODT)711。举例来说，延迟线710及711中的每一者可为可调整延迟线，其包含DCC、粗延迟线及细延迟线。在一些实施例中，延迟线710及711可具有与延迟线709基本上相同的电路结构且可提供与延迟线209基本上相同的延迟。来自时序电路704的LCMD信号被传输到延迟线710。延迟线710可响应于LCMD信号且进一步响应于DCTL信号提供经延迟命令信号DCMD，DCTL信号是基于SCLK信号及DLLCLK信号。DCMD信号可被传输到多路分用器712。多路分用器712可响应于读取命令或写入命令提供经延迟命令读取信号DCMDR或经延迟命令写入信号DCMDW。来自时序电路704的LODT信号被传输到延迟线711。延迟线711可响应于LODT信号且进一步响应于DCTL信号提供经延迟ODT信号DODT，DCTL信号是基于SCLK信号及DLLCLK信号。
命令路径104进一步包含QED电路713。QED电路713可接收经选择延时(例如，CL值及/或CWL值)及NT值。将不再重复对应于图2中的延时及NT值的延时及NT值的描述。QED电路713可从延迟线709进一步接收DLLCLK信号。QED电路713可例如通过使用NT值及CL值或CWL值调整DCMDR信号、DCMDW信号或DODT信号的延时(例如，移位)使来自多路分用器712的DCMDR信号或DCMDW信号或来自延迟线711的DODT信号与来自延迟线709的DLLCLK信号同步。举例来说，在一些实施例中，QED电路713可响应于CL针对读取命令移位DCMDR信号。在一些实施例中，QED电路713可响应于CWL针对写入命令移位DCMDW信号。在一些实施例中，QED电路713可响应于CWL针对ODT命令移位DODT信号。将不再重复对应于图2中的调整系数的基于NT值的调整系数的描述。举例来说，在读取操作中，如果(CL-NT)大于经预先确定值，就可激活L3CYCEN信号，且时序电路704可执行稍后将详细描述的三循环操作。如果(CL-NT)小于或等于经预先确定值，时序电路704就可执行稍后将详细描述的两循环操作。在操作中，将由CMDIN信号表示的读取命令或写入命令提供到命令路径104且使其传播通过命令输入缓冲器/解码器电路702作为ICMD信号，通过时序电路704作为LCMD信号，通过延迟线710作为DCMD信号，通过多路分用器712作为DCMDR信号或DCMDW信号，且将其传播通过QED电路713。将由CMDIN信号表示的ODT命令提供到命令路径104且使其传播通过命令输入缓冲器/解码器电路702作为IODT信号，通过时序电路704作为LODT信号，通过延迟线711作为DODT信号，且使其传播通过QED电路713。QED电路713将DLLCLK信号的时钟循环添加到传播命令信号(DCMDR信号或DCMDW信号或DODT信号)提供经移位命令读取信号SCMDR、经移位命令写入信号SCMDW或SODT信号，从而响应于经选择延时导致命令路径104的传播延迟。
图1中的I/O数据块134可包含图7中的DQ系统电路714。DQ系统电路714可接收DLLCLK信号及SCMDR信号、SCMDW信号或SODT信号。举例来说，DQ系统电路714可包含并串转换器，其按适当顺序基于时序将经由R/W电路130从图1中的存储器阵列101并行读取的多个位的数据转换成一组串行数据。DQ系统电路714可将所述数据提供到数据路径上的数据队列(例如，DQx)。
尽管已在某些优选实施例及实例的上下文中揭示了本发明，但所属领域的技术人员应理解，本发明超出了明确揭示的实施例，延伸到本发明的其它替代实施例及/或用途以及其明显修改及等效物。另外，基于本发明，所属领域的技术人员将容易地明白在本发明范围内的其它修改。还预期可进行实施例的特定特征及方面的各种组合或子组合，且仍落在本发明的范围内。应理解，揭示的实施例的各种特征及方面可与另一者组合或替代以便形成揭示的发明的不同模式。因此，希望本文揭示的本发明的至少一些的范围应由上文描述的揭示的特定实施例限制。

Claims (21)

1.一种设备，其包括：
第一延迟电路，其经配置以接收第一时钟信号且进一步经配置以至少部分响应于所述第一时钟信号提供第一经延迟时钟信号；
第二延迟电路，其经配置以接收第二时钟信号且进一步经配置以至少部分响应于所述第二时钟信号提供第二经延迟时钟信号，其中所述第二时钟信号与所述第一时钟信号互补；
第一及第二电路节点；
第一时序电路，其耦合于所述第一电路节点与所述第二电路节点之间，经配置以至少部分响应于所述第一经延迟时钟信号锁存所述第一电路节点上的第一信号以提供第一经锁存信号，且进一步经配置以至少部分响应于所述第一及第二时钟信号中的一者在所述第二电路节点上提供所述第一经锁存信号；及
第二时序电路，其与所述第一时序电路并联耦合于所述第一电路节点与所述第二电路节点之间，经配置以至少部分响应于所述第二经延迟时钟信号锁存所述第一电路节点上的所述第一信号以提供第二经锁存信号，且进一步经配置以至少部分响应于所述第一及第二时钟信号中的另一者在所述第二电路节点上提供所述第二经锁存信号。
2.根据权利要求1所述的设备，其进一步包括选择器电路，所述选择器电路耦合到所述第一及第二时序电路且经配置以至少部分响应于延时信息将所述第一及第二时钟信号中的所述一者提供到所述第一时序电路且将所述第一及第二时钟信号中的所述另一者提供到所述第二时序电路。
3.根据权利要求1所述的设备，其进一步包括分频电路，所述分频电路经配置以接收第三时钟信号且进一步经配置以通过划分所述第三时钟信号的频率提供所述第一及第二时钟信号。
4.根据权利要求3所述的设备，其进一步包括：
第三延迟电路，其耦合到所述第二电路节点且经配置以接收所述第一及第二经锁存信号且进一步经配置以通过至少部分响应于所述第三时钟信号移位所述第一及第二经锁存信号中的接收到的一者提供第二信号；及
第四延迟电路，其经配置以接收所述第三时钟信号且进一步经配置以提供相对于所述第三时钟信号具有第二延迟的第四时钟信号；及
第五延迟电路，其耦合到所述第三延迟电路，所述第三延迟电路经配置以接收所述第二信号且进一步经配置以提供相对于所述第二信号具有所述第二延迟的第三信号。
5.根据权利要求4所述的设备，其进一步包括延迟控制电路，所述延迟控制电路耦合到所述第四及第五延迟电路且经配置以至少部分响应于所述第三及第四时钟信号调整所述第二延迟。
6.根据权利要求4所述的设备，其中所述第四延迟电路进一步经配置以在所述设备执行读取及写入操作中的一者时接收所述第三时钟信号及提供所述第四时钟信号，且进一步经配置以在所述设备执行裸片上终止ODT操作时中止接收所述第三时钟信号及中止提供所述第四时钟信号。
7.根据权利要求4所述的设备，其中所述第三延迟电路经配置以至少部分响应于延时信息移位所述第一及第二经锁存信号中的接收到的一者。
8.根据权利要求3所述的设备，其进一步包括：
第三延迟电路，其经配置以接收所述第三时钟信号且进一步经配置以提供相对于所述第三时钟信号具有第二延迟的第四时钟信号；及
第四延迟电路，其经配置以接收所述第一及第二经锁存信号且进一步经配置以提供相对于所述第一及第二经锁存信号中的接收到的一者具有所述第二延迟的第二信号。
9.根据权利要求8所述的设备，其进一步包括延迟控制电路，所述延迟控制电路耦合到所述第三及第四延迟电路且经配置以至少部分响应于所述第三及第四时钟信号调整所述第二延迟。
10.根据权利要求9所述的设备，其包括门电路，所述门电路耦合到所述第三延迟电路且经配置以在所述设备执行读取、写入或ODT操作时将所述第三时钟信号提供到所述第四延迟电路。
11.根据权利要求1所述的设备，其中所述第一信号是ODT信号。
12.根据权利要求11所述的设备，其进一步包括：
第三及第四电路节点；
第三时序电路，其耦合于所述第三电路节点与所述第四电路节点之间，经配置以至少部分响应于所述第一经延迟时钟信号锁存所述第三电路节点上的读取及写入命令信号中的一者且进一步经配置以至少部分响应于所述第一及第二时钟信号中的一者在所述第四电路节点上提供经锁存命令信号；及
第四时序电路，其与所述第三时序电路并联耦合于所述第三电路节点与所述第四电路节点之间，经配置以至少部分响应于所述第二经延迟时钟信号锁存所述第三电路节点上的读取及写入命令信号中的所述一者且进一步经配置以至少部分响应于所述第一及第二时钟信号中的另一者在所述第四电路节点上提供所述经锁存命令信号。
13.根据权利要求1所述的设备，其中所述第一经延迟时钟信号相对于所述第一时钟信号具有第一延迟且所述第二经延迟时钟信号相对于所述第二时钟信号具有所述第一延迟。
14.一种设备，其包括：
时序电路，其包括：
分频电路，其经配置以接收具有第一频率的第一时钟信号且进一步经配置以提供第二时钟信号及第三时钟信号，所述第三时钟信号是所述第二时钟信号的互补信号，所述第二时钟信号及所述第三时钟信号具有第二频率，所述第二频率是所述第一频率的一半；
第一延迟电路，其经配置以接收所述第二时钟信号且进一步经配置以响应于所述第二时钟信号提供经延迟第二时钟信号；及
第二延迟电路，其经配置以接收所述第三时钟信号且进一步经配置以响应于所述第三时钟信号提供经延迟第三时钟信号；
其中所述时序电路经配置以接收第一信号、响应于所述经延迟第二时钟信号锁存所述第一信号以提供第二信号、响应于所述经延迟第三时钟信号锁存所述第一信号以提供第三信号，且进一步经配置以响应于所述第二时钟信号锁存所述第二信号或响应于延时信息锁存所述第三时钟信号。
15.根据权利要求14所述的设备，其中所述第一信号是指示读取命令或写入命令的命令信号。
16.根据权利要求14所述的设备，其中所述第一信号是指示ODT命令的ODT信号。
17.根据权利要求14所述的设备，其中所述时序电路进一步包括：
选择器电路，其经配置以响应于所述延时信息提供所述第二时钟信号或所述第三时钟信号；及
第一时序电路，其包括：
触发器电路，其经配置以响应于所述经延迟第二时钟信号锁存所述第一信号以提供所述第二信号；及
锁存器电路，其经配置以响应于来自所述选择器的所述第二时钟信号或所述第三时钟信号提供所述第二信号。
18.根据权利要求14所述的设备，其中所述时序电路进一步包括：
第一时序电路，其包括经配置以响应于所述经延迟第二信号锁存所述第一信号以提供所述第二信号的第一触发器电路；
第二时序电路，其包括经配置以响应于所述经延迟第三信号锁存所述第一信号以提供所述第三信号的第二触发器电路；及
选择器电路，其经配置以接收所述第二信号及所述第三信号，且进一步经配置以响应于所述延时信息将所述第二信号或所述第三信号提供到所述第一时序电路，
其中所述第一时序电路进一步包括锁存器电路，所述锁存器电路经配置以响应于所述第二时钟信号锁存来自所述选择器电路的所述第二信号或所述第三信号。
19.一种方法，其包括：
接收具有第一频率的第一时钟信号；
提供第二时钟信号及第三时钟信号，所述第三时钟信号是所述第二时钟信号的互补信号，所述第二时钟信号及所述第三时钟信号具有第二频率，所述第二频率是所述第一频率的一半；
响应于所述第二时钟信号提供经延迟第二时钟信号；
响应于所述经延迟第二时钟信号锁存第一信号以提供第二信号；及
响应于所述第二时钟信号锁存所述第二时钟信号或响应于延时信息锁存所述第三时钟信号。
20.根据权利要求19所述的方法，其进一步包括：
响应于所述延时信息提供所述第二时钟信号或所述第三时钟信号作为第四时钟信号；及
响应于所述第四时钟信号锁存所述第二信号。
21.根据权利要求19所述的方法，其进一步包括：
响应于所述经延迟第三时钟信号锁存所述第一信号以提供第三信号；
响应于所述延时信息提供所述第二信号或所述第三信号作为第四时钟信号；及响应于所述第二时钟信号锁存所述第四信号。
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