KR102398930B1 - 커맨드 신호 경로의 지연을 조절하기 위한 장치 및 방법 - Google Patents

커맨드 신호 경로의 지연을 조절하기 위한 장치 및 방법 Download PDF

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Abstract

커맨드 신호 경로의 지연을 조절하는 것과 관련된 장치와 방법이 개시된다. 예시적인 장치는 제1 주파수를 가진 제1 클록 신호를 수신하고, 제1 주파수의 절반인 제2 주파수를 가진 상보적 쌍인 제2 및 제3 클록 신호를 제공하는 디바이더 회로와, 제2 클록 신호를 수신하고, 제2 클록 신호에 응답하여, 지연된 제2 클록 신호를 제공하는 제1 지연 회로와, 및 제3 클록 신호를 수신하고, 제3 클록 신호에 응답하여, 지연된 제3 클록 신호를 제공하는 제2 지연 회로를 포함한다. 타이밍 회로는 제1 신호를 수신하고, 지연된 제2 클록 신호에 응답하여 제1 신호를 래치하여 제2 신호를 제공하고, 레이턴시 정보에 응답하는 제2 클록 신호 또는 제3 클록 신호에 응답하여 제2 신호를 래치한다.

Description

커맨드 신호 경로의 지연을 조절하기 위한 장치 및 방법{APPARATUSES AND METHODS FOR ADJUSTING DELAY OF COMMAND SIGNAL PATH}
본 발명의 실시예는 일반적으로 반도체 메모리에 관한 것이고, 좀 더 구체적으로, 하나 이상의 기술된 실시예에서, 신호 경로 및 신호 경로를 통하여 커맨드 신호의 타이밍을 조절하는 것에 관한 것이다.
반도체 메모리에서, 메모리의 적절한 동작은 다양한 내부 커맨드와 클록 신호의 정확한 타이밍을 기반으로 한다. 예를 들어, 메모리로부터 데이터를 리딩할 때, 리드 데이터를 제공(가령, 출력)하기 위해 데이터 경로 회로를 클록하는 내부 클록 신호는, 데이터 경로 회로가 실질적으로 리드 데이터를 출력하도록 적절하게 활성화시키도록 내부 리드 커맨드 신호와 실질적으로 동시에 제공될 필요가 있다. 내부 리드 커맨드 신호의 타이밍이, 내부 클록 신호가 예상된 시간에 리드 데이터를 출력하도록 데이터 경로 회로를 클록할 때에, 데이터 경로 회로가 활성화되지 않는다면, 리드 커맨드는 부주의하게 무시되거나 메모리에 의해 제공된 리드 데이터는 정확하지 않을 수 있다(가령, 다른 리드 커맨드와 관련된 데이터). 마찬가지로, 데이터를 메모리에 라이팅할 때, 라이트 데이터를 래치하기 위해 데이터 경로 회로를 클록하는 내부 클록 신호는, 데이터 경로 회로를 적절하게 활성화시켜서, 라이트하기 위해 래치된 라이트 데이터를 메모리에 제공하기 위해, 내부 라이트 커맨드 신호와 특정한 타이밍 관계로 제공될 필요가 있을 수 있다. 내부 커맨드 및 클록 신호의 부정확한 타이밍은 부주의하게 무시되거나 메모리로 제공된 부정확한 라이트 데이터를 야기할 수 있다(가령, 다른 라이트 커맨드와 관련된 라이트 데이터). 내부 클록 신호 및 적절한 동작을 위한 커맨드의 정확한 타이밍을 요할 수 있는 커맨드의 또 다른 예시는 가령, 커맨드를 활성화시키는 온-다이 터미네이션을 포함한다.
게다가, 알려진 바와 같이, "레이턴시"는, 메모리에 의한 리드 커맨드의 수신과 데이터가 메모리에 의해 출력될 때 사이의, 전형적으로 클록 주기(T)의 숫자로 시간을 설정하기 위해 선택될 수 있다(가령, 프로그램될 수 있고, 희망될 수 있고, 사용될 수 있고, 주어질 수 있고 등). 또한, "라이트 레이턴시"는, 메모리에 의해 라이트 커맨드의 수신과 라이트 데이터가 메모리에 제공될 때 사이의, 또한, 전형적으로 T의 숫자로 시간을 설정하기 위해 선택될 수 있다. 레이턴시는 가령, 다양한 주파수(즉, 다양한 클록 주기)의 클록 신호에 맞추기 위해 선택될 수 있다.
정확하게 시간이 맞는 내부 클록과 커맨드 신호의 생성을 복잡하게 하는 것은, 1 GHz 또는 그 이상과 같은 메모리 클록 신호의 비교적 고주파수이다. 예를 들어, 메모리 클록 신호는 1 GHz를 초과할 수 있다. 또한, 사안을 복잡하게 하는 것은 멀티-데이터 속도 메모리가 메모리 클록 신호보다 더 높은, 커맨드가 실시될 수 있는 속도를 나타낼 수 있는 속도로 데이터를 제공하고 수신할 수 있다는 것이다. 결과적으로, 커맨드 신호 및 내부 클록 신호는 적절한 타이밍을 유지하기 위해, 동기화될 필요가 있을 수 있다. 멀티-데이터 속도 메모리의 예시는, 메모리 클록 신호의 클록 에지와 동기화된 데이터를 출력하는 것과 같이, 클록 주파수의 두 배 속도로 리드 데이터를 출력하는 것이다.
예시적인 장치기 본원에서 개시된다. 예시적인 장치는 제1 클록 신호를 수신하고, 제1 클록 신호에 적어도 부분적으로 응답하여, 제1 지연된 클록 신호를 제공하도록 구성된 제1 지연 회로를 포함할 수 있다. 또한, 예시적인 장치는 제2 클록 신호를 수신하고, 제2 클록 신호에 적어도 부분적으로 응답하여, 제2 지연된 클록 신호를 제공하도록 구성된 제2 지연 회로를 포함할 수 있다. 제2 클록 신호는 제1 클록 신호와 상보적일 수 있다. 예시적인 장치는, 제1 및 제2 회로 노드와, 및 제1 및 제2 회로 노드 사이에 연결되는 제1 타이밍 회로를 포함할 수 있는데, 제1 타이밍 회로는 제1 지연된 클록 신호에 적어도 부분적으로 응답하여, 제1 래치된 신호를 제공하기 위해, 제1 회로 노드 상의 제1 신호를 래치하도록 더욱 구성될 수 있다. 또한, 제1 타이밍 회로는 제1 및 제2 클록 신호 중 하나에 적어도 부분적으로 응답하여, 제2 회로 노드 상의 제1 래치된 신호를 제공하도록 구성된다. 예시적인 장치는, 제1 및 제2 회로 노드 사이에, 제1 타이밍 회로와 병렬로 연결되는 제2 타이밍 회로를 더 포함할 수 있는데, 제2 타이밍 회로는 제2 지연된 클록 신호에 적어도 부분적으로 응답하여, 제2 래치된 신호를 제공하기 위해, 제1 회로 노드 상의 제1 신호를 래치하도록 구성될 수 있다. 또한, 제2 타이밍 회로는, 제1 및 제2 클록 신호 중 다른 하나에 적어도 부분적으로 응답하여, 제2 회로 노드 상의 제2 래치된 신호를 제공하도록 구성될 수 있다.
또 다른 예시적인 장치는, 제1 주파수를 가진 제1 클록 신호를 수신하도록 구성되고, 제2 클록 신호 및 상기 제2 클록 신호의 상보적인 신호인 제3 클록 신호를 제공하도록 더욱 구성되는 디바이더 회로를 포함할 수 있다. 제2 클록 신호와 제3 클록 신호는 제1 주파수의 절반인 제2 주파수를 가진다. 타이밍 회로는, 제2 클록 신호를 수신하고, 제2 클록 신호에 응답하여 지연된 제2 클록 신호를 제공하도록 구성되는 제1 지연 회로를 더 포함할 수 있다. 또한, 타이밍 회로는, 제3 클록 신호를 수신하고, 제3 클록 신호에 응답하여 지연된 제3 클록 신호를 제공하도록 구성되는 제2 지연 회로를 더 포함할 수 있다. 타이밍 회로는 제1 신호를 수신하고, 지연된 제2 클록 신호에 응답하여 제1 신호를 래치하여 제2 신호를 제공하도록 구성될 수 있다. 또한, 타이밍 회로는, 지연된 제3 클록 신호에 응답하여 제1 신호를 래치하여 제3 신호를 제공하도록 구성될 수 있다. 타이밍 회로는, 레이턴시 정보에 응답하는 제2 클록 신호 또는 제3 클록 신호에 응답하여, 제2 신호를 래치하도록 더욱 구성될 수 있다.
예시적인 방법이 본원에서 개시된다. 예시적이 방법은, 제1 주파수를 가진 제1 클록 신호를 수신하는 단계와, 및 제2 클록 신호 및 상기 제2 클록 신호의 상보적인 신호인 제3 클록 신호를 제공하는 단계를 포함한다. 제2 클록 신호와 제3 클록 신호는 제1 주파수의 절반인 제2 주파수를 가질 수 있다. 예시적인 방법은, 제2 클록 신호에 응답하여, 지연된 제2 클록 신호를 제공하는 단계와, 제2 신호를 제공하기 위해, 지연된 제2 클록 신호에 응답하여, 제1 신호를 래치하는 단계와 및 레이턴시 정보에 응답하는 제2 클록 신호 또는 제3 클록 신호에 응답하여, 제2 신호를 래치하는 단계를 더 포함할 수 있다.
도 1은 본 개시물의 실시예에 따른 제어 회로를 포함하는 장치의 블록도이다.
도 2는 본 개시물의 실시예에 따른 제어 회로의 블록도이다.
도 3은 본 개시물의 실시예에 따른 도 2의 타이밍 회로의 블록도이다.
도 4는 본 개시물의 실시예에 따른 도 3의 타이밍 회로의 동작 동안에 다양한 신호의 타이밍도이다.
도 5는 본 개시물의 실시예에 따른 도 3의 타이밍 회로의 동작 동안에 다양한 신호의 타이밍도이다.
도 6은 본 개시물의 실시예에 따른 도 2의 타이밍 회로의 블록도이다.
도 7은 본 개시물의 실시예에 따른 제어 회로의 블록도이다.
특정 세부사항이 이하에 제시되어, 본 발명의 실시예의 충분한 이해도를 제공한다. 그러나, 본 발명의 실시예가 이들 특정한 세부사항 없이 실시될 수 있다는 것은 기술 분야의 당업자에게 자명할 것이다. 게다가, 본원에서 기술된 본 발명의 특정 실시예는 예시로서 제공되고, 본 발명의 범위를 이들 특정 실시예로 제한하는데 사용되어서는 아니된다. 다른 예시에서, 잘 알려진 회로, 제어 신호, 타이밍 프로토콜 및 소프트웨어 동작은 본 발명을 불필요하게 흐리게 하는 것을 피하기 위해 자세히 도시되지 않는다.
도 1은 본 개시물의 실시예에 따른 제어 회로를 포함하는 장치(100)의 일부의 블록도이다. 본원에서 사용된 바와 같이, "장치"는 가령 회로, 반도체 다이, 디바이스 또는 시스템을 말할 수 있다. 장치(100)는 메모리 셀의 메모리 어레이(101)를 포함하는데, 이는 가령, 동적 랜덤 액세스 메모리(DRAM) 메모리 셀, 정적 랜덤 액세스 메모리(SRAM) 메모리 셀, 플래시 메모리 셀 또는 일부 다른 타입의 메모리 셀일 수 있다. 장치(100)는, 메모리 커맨드를 수신하고, 다양한 메모리 동작을 실행하기 위해, 장치(100) 내의 대응되는 제어 신호를 제공(가령, 생성)하는 제어 회로(102)를 포함한다.
로우 및 컬럼 어드레스 신호가 어드레스 래치(110)를 통해, 장치(100)로 제공(가령, 인가)된다. 어드레스 래치는 수신된 어드레스 신호를 캡쳐하고, 그리고 나서, 컬럼 어드레스와 로우 어드레스를 컬럼 어드레스 디코더(121)와 로우 어드레스 디코더(122)로 각각 제공한다. 컬럼 어드레스 디코더(121)는 메모리 어레이(101)를 통해 대응되는 각각의 컬럼 어드레스로 연장되는 비트 라인을 선택한다. 로우 어드레스 디코더(122)는, 수신된 로우 어드레스에 대응되는 메모리 어레이(101) 내의 메모리 셀의 각각의 로우를 활성화시키는 워드 라인 드라이버(124)에 연결된다. 수신된 컬럼 어드레스에 대응되는 선택된 데이터 라인(가령, 비트 라인 또는 비트 라인들)은 리드/라이트 회로(130)에 연결되어서, 리드 데이터를 입력/출력(I/O) 데이터 블록(134)에 제공한다. 라이트 데이터는 I/O 데이터 블록(134) 및 리드/라이트 회로(130)를 통해, 메모리 어레이(101)로 제공된다. I/O 데이터 블록(134)은, 가령, 내부 클록 신호(CLKOUT) 및 내부 커맨드 신호(CMDOUT)에 응답하여 작동하는 출력 데이터 블록(135) 및 입력 데이터 블록(136)을 포함할 수 있다. 출력 데이터 블록(135)은 리드 동작을 위한 커맨드에 응답하여, 메모리 어레이(101)로부터의 리드 데이터를 제공할 수 있다. 일부 실시예에서, 출력 데이터 블록(135)은 내부 커맨드 신호(CMDOUT)에 응답하여, 리드 데이터를 제공할 수 있다. 입력 데이터 블록(136)은 라이트 동작을 위한 커맨드에 응답하여, 라이트 데이터를 수신할 수 있다.
제어 회로(102)는 클록 경로(103)를 포함한다. 클록 경로(103)는 외부 클록 신호(CLKIN)를 수신하고, 외부 클록 신호(CLKIN)를 적어도 부분적으로 기초하는 내부 클록 신호(CLKOUT)를 I/O 데이터 블록(134)으로 전파한다.
또한, 제어 회로(102)는 커맨드 경로(104)를 포함한다. 도 1에 도시되고, 제어 회로(102) 내에 포함되지만 이러한 구성으로 제한되지 않는 커맨드 경로(104)는 내부 커맨드 신호(CMDOUT)를 I/O 데이터 블록(134)으로 제공한다. 제어 회로(102)는 메모리 커맨드(CMDIN)에 응답하여, 메모리 어레이(101)에 다양한 동작을 수행한다. 특히, 제어 회로(102)는 메모리 어레이(101)로부터 데이터를 리드하고 데이터를 라이트하기 위해 내부 제어 신호를 제공하는데 사용된다. 커맨드 경로(104)는 CAS 레이턴시 신호(CL) 및 CAS 라이트 레이턴시 신호(CWL)와 같은 레이턴시 신호를 수신한다. 또한, 커맨드 경로(104)는 클록 경로(103)로부터 내부 클록 신호를 수신한다.
도 2는 본 개시물의 실시예에 따른 제어 회로(200)의 블록도이다. 예를 들어, 제어 회로(200)는 클록 경로(103) 및 커맨드 경로(104)를 포함할 수 있는 도 1 내의 제어 회로(102)로 사용될 수 있다. 제어 회로(200)는 커맨드 경로 내의 타이밍 회로(204) 및 클록 경로(103)와 커맨드 경로(104) 중에 지연(DLL) 회로(207)를 포함할 수 있다. 클록 경로(103)는 클록 입력 버퍼(201)를 포함한다. 클록 입력 버퍼(201)는 가령, 클록 신호(CLKIN)에 기초하여, 한 쌍의 상보적 클록 신호(CK 및 CKB)를 수신하고, 시스템 클록 신호(SCLK)를 제공할 수 있다. SCLK 신호는, 커맨드 경로(104) 상의 커맨드 입력 버퍼/디코더 회로(202), 타이밍 회로(204) 및 ODT dQ-활성화-지연(QED) 회로(206) 및 클록 경로(103) 내의 AND 회로(205)에 제공될 수 있다.
DLL 회로(207)는 클록 경로(103) 상의 지연 라인(DLINE CLK)(209) 및 지연 제어(DLCTL) 회로(208)를 포함할 수 있다. SCLK 신호는, 리드 커맨드나 라이트 커맨드를 나타내는 CMDIN 신호에 응답하는 시스템 클록 활성화 신호(SCLKEN)에 응답하여 SCLK 신호를 제공할 수 있는, AND 회로(205)를 통해 클록 경로(103) 상의 지연 라인(DLINE CLK)(209)에 제공될 수 있다. 그러므로, DLL 회로(207)는 리드 및 라이트 동작 동안에 활성화될 수 있다. 일부 실시예에서, DLL 회로(207)는 ODT 동작 동안에 비활성화될 수 있다. DLL 회로(207)는 SCLK 신호와 활성화될 때 DLL 클록 신호에 응답하여 지연 제어 신호(DCTL)를 변경함에 의해, 지연 라인(209, 210 및 211)의 지연을 조절할 수 있다. 다른 한 편으로는, DLL 회로(207)는 비활성화될 때, 지연을 조절하지 않으면서 지연 라인(209, 210 및 211)의 지연을 유지할 수 있다. 예를 들어, 지연 라인(209)은 듀티 사이클 제어기(DCC), 거친 지연 라인 및 미세 지연 라인을 포함하는 조절가능한 지연 라인일 수 있다. 지연 라인(209)의 조절가능한 지연은 DLCTL 회로(208)에 의해 제공되는 지연 제어 신호(DCTL)에 기초하여 조절될 수 있다. 지연 라인(209)은 클록 경로(103) 상의 SCLK 신호에 대하여 조절가능한 지연을 가진 DLL 클록 신호(DLLCLK)를 제공할 수 있다. DLCTL 회로(208)는, AND 회로(205)로부터의 SCLK 신호와 DLLCLK 신호에 응답하여, DCTL 신호를 지연 라인(209)에 제공할 수 있다. 지연 라인(209)은 커맨드 경로(104) 상의 리드/라이트(R/W) dQ-활성화-지연(QED) 회로(213)에 DLLCLK 신호를 더욱 제공할 수 있다.
제어 회로(200) 내의 커맨드 경로(104)는 커맨드 입력 버퍼/디코더 회로(202)를 포함한다. 커맨드 입력 버퍼/디코더 회로(202)는 커맨드 신호(CMDIN) 및 SCLK 신호를 수신할 수 있다. CMDIN 신호는, 리드 동작, 라이트 동작 또는 온-다이 터미네이션을 지시하는 것을 각각 나타내는 리드 커맨드, 라이트 커맨드 또는 온-다이 터미네이션(ODT) 커맨드와 같은 메모리 액세스 커맨드를 운반할 수 있다. 커맨드 입력 버퍼/디코더 회로(202)는 SCLK 신호에 응답하여, CMDIN 신호를 디코딩할 수 있다. 커맨드 입력 버퍼/디코더 회로(202)는 내부 커맨드 신호(ICMD)를 타이밍 회로(204)에 제공할 수 있고, 리드 동작 또는 라이트 동작을 나타내는 리드/라이트 선택 신호(RWSEL) 및 리드 커맨드 또는 라이트 커맨드를 나타내는 CMDIN 신호에 응답하여, SCLKEN 신호를 더욱 제공할 수 있다. ICMD 신호는 리드 신호 또는 라이트 신호일 수 있다. 타이밍 회로(204)는, ICMD 신호 및 이후에 자세히 기술될 수 있는 L3CYCEN 신호에 응답하여, 래치된 커맨드 신호(LCMD)를 제공할 수 있는데, 여기서, 타이밍 회로(204)는 ICMD 신호에 응답하여, LCMD 신호의 타이밍을 제어하여, LCMD 신호가 SCLK 신호와 동기화되도록 할 수 있다. 커맨드 입력 버퍼/디코더 회로(202)는 ODT 커맨드를 나타내는 CMDIN 신호에 응답하여, 내부 ODT 커맨드 신호(IODT)를 타이밍 회로(204)에 제공할 수 있다. IODT 신호는 온-다이 터미네이션 신호일 수 있다. 타이밍 회로(204)는 IODT 신호 및 이후에 자세히 기술될 수 있는 L3CYCEN 신호에 응답하여, 래치된 ODT 커맨드 신호(LODT)를 제공할 수 있다. 타이밍 회로(204)는 IODT 신호에 대하여 LODT 신호의 타이밍을 제어할 수 있다.
ODT QED 회로(206)는 SCLK 신호를 수신할 수 있다. ODT QED 회로(206)는, CAS 라이팅 레이턴시 신호(CWL)와 SCLK 신호에 대한 DLLCLK 신호의 지연과 등가인 클록 사이클의 수를 나타낼 수 있는 NT 값을 더욱 수신할 수 있다. CWL 값은, 장치가 라이트 커맨드를 수신할 때와 도 1의 입력 데이터 블록(136)이, 입력 버스(가령, 입력 데이터 블록(136) 이전의 DQ 패드를 통해)로 액세스되고 제공될 데이터를 위한 시간을 포함하는 DQS 신호(미도시)에 기초하는 라이트 커맨드에 응답하여 라이트 데이터를 수신할 때 사이의 지연 시간을 차지할 수 있는 CAS 라이트 레이턴시이다. CWL 값은 주파수 의존적인 값일 수 있고, SCLK 신호의 클록 사이클의 수로 나타낼 수 있다. 예를 들어, ODT QED 회로(206)는, 가령, NT 값 및 CWL 값을 사용하여 LODT 신호의 레이턴시(가령, 시프팅, 지연)을 조절함에 의해, 클록 입력 버퍼(201)로부터의 SCLK 신호로, 타이밍 회로(204)로부터의 LODT 신호를 조절할 수 있는 지연 회로일 수 있다. 예를 들어, 일부 실시예에서, ODT QED 회로(206)는 CWL에 응답하여 ODT 커맨드에 대해 LODT 신호를 시프트할 수 있다. 조절 인자도 고려될 수 있다. 예를 들어, 일부 실시예에서, NT 값은 9 이상일 수 있다. 예를 들어, 일부 실시예에서, CWL 값 및 NT 값은 CWL 값과 NT 값의 차이(가령, CWL-NT)가 2 이상인 조건을 만족해야할 수 있다. ODT QED 회로(206)는 시프트된 LODT 신호인 시프트된 ODT 신호(SODT)를 제공할 수 있다.
DLL 회로(207)는 커맨드 경로(104) 상의 ODT QED 회로(206)에 연결된 지연 라인(DLINE ODT)(211)을 더 포함할 수 있다. 예를 들어, 지연 라인(211)은, DCC, 거친 지연 라인 및 미세 지연 라인을 포함하는 조절가능한 지연 라인일 수 있다. 일부 실시예에서, 지연 라인(211)은 지연 라인(209)과 실질적으로 동일한 회로 구조를 가질 수 있고, 지연 라인(209)과 실질적으로 동일한 지연을 제공할 수 있다. 지연 라인(211)의 조절가능한 지연은 DLCTL 회로(208)에 의해 제공된 지연 제어 신호(DCTL)에 기초하여 조절될 수 있다. ODT QED 회로(206)로부터의 SODT 신호는 지연 라인(211)으로 전송된다. 지연 라인(211)은 SODT 신호에 응답하여, 그리고, SCLK 신호 및 DLLCLK 신호에 기초하는 DCTL 신호에 더욱 응답하여, 지연된 ODT 신호(DODT)를 제공할 수 있다.
DLL 회로(207)는 커맨드 경로(104) 상의 타이밍 회로(204)에 연결된 지연 라인(DLINE R/W)(210)을 더 포함할 수 있다. 예를 들어, 지연 라인(210)은 DCC, 거친 지연 라인 및 미세 지연 라인을 포함하는 조절가능한 지연 라인일 수 있다. 일부 실시예에서, 지연 라인(210)은 지연 라인(209)과 실질적으로 동일한 회로 구조를 가질 수 있고, 지연 라인(209)과 실질적으로 동일한 지연을 제공할 수 있다. 지연 라인(210)의 조절가능한 지연은 DLCTL 회로(208)에 의해 제공된 지연 제어 신호(DCTL)에 기초하여 조절될 수 있다. 타이밍 회로(204)로부터의 LCMD 신호는 지연 라인(210)으로 전송된다. 지연 라인(210)은 LCMD 신호에 응답하여, 그리고, SCLK 신호 및 DLLCLK 신호에 기초하는 DCTL 신호에 더욱 응답하여, 지연된 커맨드 신호(DCMD)를 제공할 수 있다. DCMD 신호는 디멀티플렉서(212)로 전송될 수 있다. 디멀티플렉서(212)는 리드 커맨드 또는 라이트 커맨드에 응답하여, 지연된 커맨드 리드 신호(DCMDR) 또는 지연된 커맨드 라이트 신호(DCMDW)를 제공할 수 있다.
커맨드 경로(104)는 R/W QED 회로(213)를 더 포함한다. R/W QED 회로(213)는 선택된 레이턴시(가령, CL 값 및/또는 CWL 값) 및 NT 값을 수신할 수 있다. R/W QED 회로(213)는 지연 라인(209)으로부터 DLLCLK 신호를 더 수신할 수 있다. 레이턴시는 가령 CLK 신호의 클록 사이클의 수에 의해 정의될 수 있다. NT 값은 SCLK 신호와 DLLCLK 신호의 수신 사이의 지연과 등가인 클록 사이클의 수일 수 있다. CL 값은, 장치가 리드 커맨드를 수신할 때와 데이터 큐 시스템(DQ 시스) 회로(214) OS의 출력 버퍼가, 출력 버스(가령, DQ 시스 회로(214) 내의 DQ 패드를 통해)로 액세스되고 제공될 데이터를 위한 시간을 포함하는 클록 신호(가령, DLLCLK 신호)에 기초하는 리드 커맨드에 응답하여 리드 데이터를 수신할 때 사이의 지연 시간을 차지할 수 있는 컬럼 어드레스 스트로브(CAS) 레이턴시이다. CWL 값은, 장치가 라이트 커맨드를 수신할 때와 도 1의 입력 데이터 블록(136)이, 입력 버스(가령, 입력 데이터 블록(136) 이전의 DQ 패드를 통해)로 액세스되고 제공될 데이터를 위한 시간을 포함하는 DQS 신호(미도시)에 기초하는 라이트 커맨드에 응답하여 라이트 데이터를 수신할 때 사이의 지연 시간을 차지할 수 있는 CAS 라이트 레이턴시이다. CL 값 및 CWL 값은 CLK 신호의 클록 사이클의 수로 표현될 수 있다. CL 값 및 CWL 값은 가령, 주파수 의존하는 값일 수 있다.
R/W QED 회로(213)는, 디멀티플렉서(212)로부터의 DCMDR 신호 또는 DCMDW 신호를, 가령, NT 값 및 CL 값 또는 CWL 값을 사용하여, DCMDR 신호 또는 DCMDW 신호의 레이턴시(가령, 시프팅)를 조절함에 의해, 지연 라인(209)로부터의 DLLCLK 신호와 동기화할 수 있다. 예를 들어, 일부 실시예에서, R/W QED 회로(213)는, CL에 응답하여, 리드 커맨드에 대해 DCMDR 신호를 시프트할 수 있다. 일부 실시예에서, R/W QED 회로(213)는, CWL에 응답하여, 라이트 커맨드에 대해 DCMDW 신호를 시프트할 수 있다. 조절 인자도 고려될 수 있다. 예를 들어, 일부 실시예에서, NT 값은 9 이상일 수 있다. 예를 들어, 일부 실시예에서, CL 값 및 NT 값은 CL 값과 NT 값의 차이(가령, CL-NT)가 2 이상인 조건을 만족해야할 수 있다. 일부 실시예에서, R/W QED 회로(213)는, (CL-(N+2)) 리드 커맨드를 위한 DLLCLK 신호의 클록 사이클에 의해, DCMDR 신호를 시프트하는데, 2는 조절 인자이다. R/W QED 회로(213)는 레이턴시 정보에 응답하여, 레이턴시 3-사이클-동작 활성화 신호(L3CYCEN)를 타이밍 회로(204)에 제공할 수 있다(가령, CL 값 또는 CWL 값 및 NT 값의 계산에 기초하여). 예를 들어, (CL-NT)가 계산될 수 있고, (CL-NT)이 클록 사이클의 수로 정의되는 미리결정된 값보다 큰지 결정된다. (CL-NT)이 미리결정된 값보다 크면, L3CYCEN 신호는 활성화될 수 있고, 타이밍 회로(204)는 나중에 자세히 기술될 3-사이클-동작을 수행할 수 있다. (CL-NT)이 미리결정된 값 이하면, 타이밍 회로(204)는 나중에 자세히 기술될 2-사이클-동작을 수행할 수 있다. 동작시, CMDIN 신호에 의해 표현된 리드 커맨드 또는 라이트 커맨드는 커맨드 경로(104)로 제공되어, ICMD 신호로서 커맨드 입력 버퍼/디코더 회로(202)를, LCMD 신호로서 타이밍 회로(204)를, DCMD 신호로서 지연 라인(210)을, DCMDR 신호 또는 DCMDW 신호로서 디멀티플렉서(212)를, 및 R/W QED 회로(213)를 통해 전파된다. R/W QED 회로(213)는 DLLCLK 신호의 클록 사이클을, DCMDR 신호 또는 DCMDW 신호인 전파 커맨드 신호에 추가하여, 선택된 레이턴시에 응답하여, 커맨드 경로(104)에 대한 전파 지연을 야기하는, 시프트된 커맨드 리드 신호(SCMDR) 또는 시프트된 커맨드 라이트 신호(SCMDW)를 제공한다.
도 1의 I/O 데이터 블록(134)은 도 2의 DQ 시스 회로(214)를 포함할 수 있다. DQ 시스 회로(214)는 DLLCLK 신호, SCMDR 신호 및 SCMDW 신호, DODT 신호를 수신할 수 있다. 예를 들어, DQ 시스 회로(214)는, R/W 회로(130)를 통해, 도 1의 메모리 어레이(101)로부터 병렬로 리드된 복수의 비트의 데이터를 타이밍에 기반을 둔 적절한 순서로 한 세트의 직렬 데이터로 전환하는 병렬-직렬 컨버터를 포함할 수 있다. DQ 시스 회로(214)는 데이터를 데이터 경로 상의 데이터 큐(가령, DQx)로 제공할 수 있다.
도 3은 본 개시물의 실시예에 따른 타이밍 회로(300)의 블록도이다. 도 4는 및 도 5는 본 개시물의 실시예에 따른 도 3의 타이밍 회로의 동작 동안에 다양한 신호의 타이밍도이다. 예를 들어, 타이밍 회로(300)는 도 2의 타이밍 회로(204)로 사용될 수 있다. 타이밍 회로(300)는 tCK의 클록 사이클을 가진 시스템 클록 신호(SCLK)를 수신할 수 있다. 시스템 클록 신호(SCLK)는 짝수 사이클(가령, 도 4의 사이클 0, 사이클 2 및 사이클 4) 및 홀수 사이클(가령, 도 4의 사이클 1, 사이클 3 및 사이클 5)을 포함할 수 있다. 타이밍 회로(300)는 디바이더 회로(301)를 포함할 수 있다. 디바이더 회로(301)는, SCLK 신호에 응답하여, 짝수 시스템 클록 신호(SCLK_E) 및 홀수 시스템 클록 신호(SCLK_O)를 제공할 수 있는 주파수 디바이더일 수 있다. 예를 들어, 디바이더 회로(301)는 SCLK 신호의 주파수를 분할할 수 있어서, SCLK_E 및 SCLK_O의 주파수는 SCLK 신호의 주파수의 실질적으로 절반이다. SCLK_E는, 양의 절반 사이클로서 SCLK 신호의 짝수 사이클 및 음의 절반 사이클로서 SCLK 신호의 홀수 사이클을 가질 수 있다. SCLK_O 신호는 SCLK_E 신호의 상보적 신호이고, SCLK_O 신호는 양의 절반 사이클로서 SCLK 신호의 홀수 사이클 및 음의 절반 사이클로서 SCLK 신호의 짝수 사이클을 가질 수 있다. 다시 말해, SCLK_E 신호와 SCLK_O 신호 간의 위상 차이는 약 180도이다. SCLK_E 신호와 SCLK_O 신호는 SCLK의 2개의 클록 사이클(=2tCK)과 등가인 클록 사이클을 가질 수 있다.
타이밍 회로(300)는 지연 회로(304 및 305), 선택기 회로(306), 커맨드 타이밍 회로(302) 및 ODT 타이밍 회로(303)를 포함할 수 있다. 커맨드 타이밍 회로(302)는 회로 노드(320 및 329)를 포함할 수 있다. 커맨드 타이밍 회로(302)는, 회로 노드(320 및 329) 사이에서 연결된 짝수 커맨드 타이밍 회로(CTC_E)(321) 및 홀수 커맨드 타이밍 회로(CTC_O)(325)를 더 포함할 수 있다. ODT 타이밍 회로(303)는 회로 노드(330 및 339)를 포함할 수 있다. ODT 타이밍 회로(303)는 회로 노드(330 및 339) 사이에서 연결된 짝수 ODT 타이밍 회로(OTC_E)(331) 및 홀수 ODT 타이밍 회로(OTC_O)(335)를 더 포함할 수 있다. 지연 회로(304)는 SCLK_E 신호를 수신할 수 있고, SCLK_E 신호에 대하여 지연(D1)을 가진 지연된 짝수 시스템 클록 신호(DSCLK_E)를 더욱 제공할 수 있다. 지연 회로(305)는 SCLK_O 신호를 수신할 수 있고, SCLK_O 신호에 대하여 지연(D1)을 가진 지연된 홀수 시스템 클록 신호(DSCLK_O)를 더욱 제공할 수 있다. CTC_E(321)는 DSCLK_E 신호에 응답하여, 회로 노드(320) 상의 ICMD 신호를 래치할 수 있는 플립-플롭 회로(FF)(322)를 포함할 수 있고, 짝수 내부 커맨드 신호(ICMD_E)를 더욱 제공할 수 있다. CTC_O(325)는 DSCLK_O 신호에 응답하여, 회로 노드(320) 상의 ICMD 신호를 래치할 수 있는 플립-플롭 회로(FF)(326)를 포함할 수 있고, 홀수 내부 커맨드 신호(ICMD_O)를 더욱 제공할 수 있다. OTC_E(331)는 DSCLK_E 신호에 응답하여, 회로 노드(330) 상의 IODT 신호를 래치할 수 있는 플립-플롭(FF)(332)를 포함할 수 있고, 짝수 ODT 신호(IODT_E)를 더욱 제공할 수 있다. OTC_O(335)는 DSCLK_O 신호에 응답하여, 회로 노드(330) 상의 IODT 신호를 래치할 수 있는 플립-플롭(FF)(336)를 포함할 수 있고, 홀수 ODT 신호(IODT_O)를 더욱 제공할 수 있다.
타이밍 회로(300)는 선택기 회로(306)에서, 도 2의 R/W QED 회로(213)으로부터의 L3CYCEN 신호를 수신할 수 있다. 타이밍 회로(300)는 활성화된 L3CYCEN 신호(가령, 로직 하이 레벨)에 응답하여, 3-사이클-동작을 수행할 수 있고, 비활성화된 L3CYCEN 신호(가령, 로직 로우 레벨)에 응답하여, 2-사이클-동작을 더욱 수행할 수 있다. 3-사이클-동작에서, CMD 신호와 ODT 신호의 시간 조절은 타이밍 회로(300) 내의 SCLK 신호의 3 클록 사이클을 사용할 수 있다. 선택기 회로(306)는, 3-사이클-동작에서, 활성화된 L3CYCEN 신호에 응답하여, SCLK_E 신호를 CTC_E(321) 및 OTC_E(331)에 제공할 수 있다. CTC_E(321)는 래치 회로(323) 및 스위치(324)를 포함할 수 있다. 래치 회로(323)는 ICMD_E 신호 및 SCLK_E 신호를 수신할 수 있고, 선택기 회로(306)로부터의 SCLK_E 신호에 응답하여, ICMD_E 신호를 더욱 래치할 수 있다. 스위치(324)는 선택기 회로(306)로부터의 SCLK_E 신호에 응답하여, 회로 노드(329) 상의 래치 회로(323)로부터의 짝수 래치된 커맨드 신호(LCMD_E)를 제공할 수 있다. OTC_E(331)는 래치 회로(333) 및 스위치(334)를 포함할 수 있다. 래치 회로(333)는 IODT_E 신호 및 SCLK_E 신호를 수신할 수 있고, 선택기 회로(306)로부터의 SCLK_E 신호에 응답하여, IODT_E 신호를 더욱 래치할 수 있다. 스위치(334)는 선택기 회로(306)로부터의 SCLK_E 신호에 응답하여, 회로 노드(339) 상의 래치 회로(333)로부터의 짝수 래치된 커맨드 신호(LODT_E)를 제공할 수 있다. 선택기 회로(306)는, 3-사이클-동작에서, 활성화된 L3CYCEN 신호에 응답하여, SCLK_O 신호를 CTC_0(325) 및 OTC_O(335)에 제공할 수 있다. CTC_O(325)는 래치 회로(327) 및 스위치(328)를 포함할 수 있다. 래치 회로(327)는 ICMD_O 신호 및 SCLK_O 신호를 수신할 수 있고, 선택기 회로(306)로부터의 SCLK_O 신호에 응답하여, ICMD_O 신호를 더욱 래치할 수 있다. 스위치(328)는 선택기 회로(306)로부터의 SCLK_O 신호에 응답하여, 회로 노드(329) 상의 래치 회로(327)로부터의 홀수 래치된 커맨드 신호(LCMD_O)를 제공할 수 있다. OTC_O(335)는 래치 회로(337) 및 스위치(338)를 포함할 수 있다. 래치 회로(337)는 IODT_O 신호 및 SCLK_O 신호를 수신할 수 있고, 선택기 회로(306)로부터의 SCLK_O 신호에 응답하여, IODT_O 신호를 더욱 래치할 수 있다. 스위치(338)는 선택기 회로(306)로부터의 SCLK_O 신호에 응답하여, 회로 노드(339) 상의 래치 회로(337)로부터의 홀수 래치된 커맨드 신호(LODT_O)를 제공할 수 있다.
도 4는 3-사이클-동작에서, 도 3의 타이밍 회로의 동작 동안에 다양한 신호의 타이밍도이다. 여기서, SCLK 신호의 사이클 0, 사이클 1, 사이클 2, 사이클 3, 사이클 4 및 사이클 5는 각각, T0와 T1, T1과 T2, T2와 T3, T3과 T4, T4와 T5, T5와 T6 사이의 기간이다. SCLK_E 신호는 사이클 0, 2, 4에서 활성화되고, SCLK_O 신호는 사이클 1, 3 및 5에서 활성화된다. 지연 회로(304)에 의해 제공된, SCLK_E 신호에 대한 DSCLK_E 신호의 지연은 D1이고, DSCLK_E 신호는 T0+D1, T2+D1 및 T4+D1에서 상승 에지를 가진다. 지연 회로(305)에 의해 제공된, SCLK_O 신호에 대한 DSCLK_O 신호의 지연은 D1이고, DSCLK_O 신호는 T1+D1, T3+D1 및 T5+D1에서 상승 에지를 가진다. 예를 들어, FF(322)는, DSCLK_E 신호의 다음 상승 에지가 시간 T2+D1에 있을 때까지, DSCLK_E 신호의 상승 에지에 응답하여, 시간 T0+D1에서 ICMD 신호를 래치할 수 있다. FF(322)는, T0+D1 및 T2+D1에서의 DSCLK_E 신호의 상승 에지에 각각 응답하여, TE0에서 상승 에지 및 TE1에서 하강 에지를 가진 ICMD_E 신호를 제공할 수 있다. 래치 회로(323)는 SCLK_E 신호의 다음 상승 에지가 시간 T4에 있을 때까지, SCLK_E 신호의 상승 에지에 응답하여, 시간 T2에서 ICMD_E 신호를 래치할 수 있다. 래치 회로(323)는, T2 및 T4에서의 SCLK_E 신호의 상승 에지에 각각 응답하여, TL0(가령, T2 이후)에서 상승 에지 및 TL1(가령, T4 이후)에서 하강 에지를 가진 LCMD 신호를 제공할 수 있다. 그러므로, CMD 신호가 비활성화되는 시간과 LCMD 신호가 비활성화되는 시간(TL1) 사이의 시간 기간은, 타이밍 회로(300)에서 CMD 신호의 시간 조절치인 대략 3 클록 사이클이 된다.
클록 사이클의 수에 의해 표현된 레이턴시 값(가령, CL)은 SCLKS 신호의 클록 사이클(tCK)과 역으로 가변할 수 있다. 예를 들어, 더 긴 클록 사이클은, 레이턴시 값을 나타내는 더 적은 수의 클록 사이클을 야기할 수 있다. 도 5는 본 개시물의 실시예에 따른, 도 3의 타이밍 회로(300)의 동작 동안에, 다양한 신호의 타이밍도이다. 예를 들어, 도 5의 타이밍 회로의 동작은 2-사이클-동작이다. 2-사이클-동작에서, CMD 신호와 ODT 신호의 시간 조절은 타이밍 회로(300) 내의 SCLK 신호의 2 클록 사이클을 사용할 수 있다. 선택기 회로(306)는 비활성적인 L3CYCEN 신호에 응답하여, SCLK_O 신호를 CTC_E(321) 및 OTC_E(331)에 제공할 수 있다. 래치 회로(323)는 ICMD_E 신호 및 SCLK_O 신호를 수신할 수 있고, 선택기 회로(306)로부터의 SCLK_O 신호에 응답하여, ICMD_E 신호를 더욱 래치할 수 있다. 스위치(324)는 선택기 회로(306)로부터의 SCLK_O 신호에 응답하여, 회로 노드(329) 상의 래치 회로(323)로부터의 짝수 래치된 커맨드 신호(LCMD_E)를 제공할 수 있다. 래치 회로(333)는 IODT_E 신호 및 SCLK_O 신호를 수신할 수 있고, 선택기 회로(306)로부터의 SCLK_O 신호에 응답하여, IODT_E 신호를 더욱 래치할 수 있다. 스위치(334)는 선택기 회로(306)로부터의 SCLK_O 신호에 응답하여, 회로 노드(339) 상의 래치 회로(333)로부터의 짝수 래치된 커맨드 신호(LODT_E)를 제공할 수 있다. 선택기 회로(306)는 비활성인 L3CYCEN 신호에 응답하여, SCLK_E 신호를 CTC_O(325) 및 OTC_O(335)에 제공할 수 있다. 래치 회로(327)는 ICMD_O 신호 및 SCLK_E 신호를 수신할 수 있고, 선택기 회로(306)로부터의 SCLK_E 신호에 응답하여, ICMD_O 신호를 더욱 래치할 수 있다. 스위치(328)는 선택기 회로(306)로부터의 SCLK_E 신호에 응답하여, 회로 노드(329) 상의 래치 회로(327)로부터의 홀수 래치된 커맨드 신호(LCMD_O)를 제공할 수 있다. 래치 회로(337)는 IODT_O 신호 및 SCLK_E 신호를 수신할 수 있고, 선택기 회로(306)로부터의 SCLK_E 신호에 응답하여, IODT_O 신호를 더욱 래치할 수 있다. 스위치(338)는 선택기 회로(306)로부터의 SCLK_E 신호에 응답하여, 회로 노드(339) 상의 래치 회로(337)로부터의 홀수 래치된 커맨드 신호(LODT_O)를 제공할 수 있다.
도 5는 본 개시물의 실시예에 따른, 도 3의 타이밍 회로의 동작 동안에, 다양한 신호의 타이밍도이다. 여기서, SCLK 신호의 사이클 0, 사이클 1, 사이클 2, 사이클 3은 각각, T0와 T1, T1과 T2, T2와 T3, T3과 T4 사이의 기간이다. SCLK_E 신호는 사이클 0 및 2에서 활성화되고, SCLK_O 신호는 사이클 1 및 3에서 활성화된다. 지연 회로(304)에 의해 제공된, SCLK_E 신호에 대한 DSCLK_E 신호의 지연은 D1이고, DSCLK_E 신호는 T0+D1 및 T2+D1에서 상승 에지를 가진다. 지연 회로(305)에 의해 제공된, SCLK_O 신호에 대한 DSCLK_O 신호의 지연은 D1이고, DSCLK_O 신호는 T1+D1 및 T3+D1에서 상승 에지를 가진다. 예를 들어, FF(322)는, DSCLK_E 신호의 다음 상승 에지가 시간 T2+D1에 있을 때까지, DSCLK_E 신호의 상승 에지에 응답하여, 시간 T0+D1에서 ICMD 신호를 래치할 수 있다. FF(322)는, T0+D1 및 T2+D1에서의 DSCLK_E 신호의 상승 에지에 각각 응답하여, TE0에서 상승 에지 및 TE1에서 하강 에지를 가진 ICMD_E 신호를 제공할 수 있다. 래치 회로(323)는 SCLK_O 신호의 다음 상승 에지가 시간 T3에 있을 때까지, SCLK_O 신호의 상승 에지에 응답하여, 시간 T1에서 ICMD_E 신호를 래치할 수 있다. 래치 회로(323)는, T1 및 T3에서의 SCLK_O 신호의 상승 에지에 각각 응답하여, TL0(가령, T1 이후)에서 상승 에지 및 TL1(가령, T3 이후)에서 하강 에지를 가진 LCMD 신호를 제공할 수 있다. 그러므로, CMD 신호가 비활성화되는 시간과 LCMD 신호가 비활성화되는 시간(TL1) 사이의 시간 기간은, 타이밍 회로(300)에서 CMD 신호의 시간 조절치인 3 클록 사이클보다 짧게 된다.
그러므로, 타이밍 회로(300)는 레이턴시 값에 응답하여, SCLK 신호의 클록 사이클의 수에 의해 표현된 시간을 조절할 수 있다. 래치 회로(323, 327, 333, 338) 및 스위치(324, 328, 334, 338)는 선택기 회로(306)로부터의 선택된 클록 신호의 비활성적인 레벨에 응답하여, 고임피던스 출력 신호를 제공할 수 있다.
도 6은 본 개시물의 실시예에 따른, 도 2의 타이밍 회로(600)의 블록도이다. 예를 들어, 타이밍 회로(600)는 도 2의 타이밍 회로(204)로 사용될 수 있다. 타이밍 회로(600)는, 디바이더 회로(301) 및 지연 회로(304 및 305)와 실질적으로 동일한 회로 구조를 가진 디바이더 회로(601) 및 지연 회로(604 및 605)를 포함할 수 있고, 디바이더 회로(601) 및 지연 회로(604 및 605)의 설명은 반복하지 않을 것이다. 타이밍 회로(600)는 커맨드 타이밍 회로(602) 및 ODT 타이밍 회로(603)를 포함할 수 있다. 커맨드 타이밍 회로(602)는 짝수 커맨드 타이밍 회로(CTC_E)(621) 및 홀수 커맨드 타이밍 회로(CTC_O)(625)를 포함할 수 있다. ODT 타임이 회로(603)는 짝수 ODT 타이밍 회로(OTC_E)(631) 및 홀수 ODT 타이밍 회로(OTC_O)(635)를 포함할 수 있다. CTC_E(621)는 DSCLK_E 신호에 응답하여, ICMD 신호를 래치할 수 있고, 짝수 내부 커맨드 신호(ICMD_E)를 더욱 제공할 수 있는 플립-플롭 회로(FF)(622)를 포함할 수 있다. CTC_O(625)는 DSCLK_O 신호에 응답하여, ICMD 신호를 래치할 수 있고, 홀수 내부 커맨드 신호(ICMD_O)를 더욱 제공할 수 있는 플립-플롭 회로(FF)(626)를 포함할 수 있다. OTC_E(631)는 DSCLK_E 신호에 응답하여, IODT 신호를 래치할 수 있고, 짝수 ODT 신호(IODT_E)를 더욱 제공할 수 있는 플립-플롭 회로(FF)(632)를 포함할 수 있다. OTC_O(635)는 DSCLK_O 신호에 응답하여, IODT 신호를 래치할 수 있고, 홀수 ODT 신호(IODT_O)를 더욱 제공할 수 있는 플립-플롭 회로(FF)(636)를 포함할 수 있다.
타이밍 회로(600)는 활성화된 L3CYCEN 신호(가령, 로직 하이 레벨)에 응답하여, 3-사이클-동작을 수행할 수 있고, 비활성화된 L3CYCEN 신호(가령, 로직 로우 레벨)에 응답하여, 2-사이클-동작을 더욱 수행할 수 있다. 3-사이클-동작에서, CMD 신호와 ODT 신호의 시간 조절은 타이밍 회로(600) 내의 SCLK 신호의 3 클록 사이클을 사용할 수 있다. 타이밍 회로(600)는 선택기 회로(629 및 639)에서, 도 2의 R/W QED 회로(213)으로부터의 L3CYCEN 신호를 수신할 수 있다. 커맨드 타이밍 회로(602)는 선택기 회로(629)를 포함할 수 있다. CTC_E(621)는 래치 회로(623) 및 스위치(624)를 포함할 수 있다. CTC_O(625)는 래치 회로(627) 및 스위치(628)를 포함할 수 있다. 선택기 회로(629)는, 활성화된 L3CYCEN 신호에 응답하여, ICMD_E 신호를 래치 회로(623)에 제공하고, ICMD_O 신호를 래치 회로(627)에 제공할 수 있다. 래치 회로(623)는 ICMD_E 신호 및 SCLK_E 신호를 수신할 수 있고, SCLK_E 신호에 응답하여, ICMD_E 신호를 더욱 래치할 수 있다. 스위치(624)는 SCLK_E 신호에 응답하여, 래치 회로(623)로부터의 짝수 래치된 커맨드 신호(LCMD_E)를 제공할 수 있다. 래치 회로(627)는 ICMD_O 신호 및 SCLK_O 신호를 수신할 수 있고, SCLK_O 신호에 응답하여, ICMD_O 신호를 더욱 래치할 수 있다. 스위치(628)는 SCLK_O 신호에 응답하여, 래치 회로(627)로부터의 홀수 래치된 커맨드 신호(LCMD_O)를 제공할 수 있다.
ODT 타이밍 회로(603)는 선택기 회로(639)를 포함할 수 있다. OTC_E(631)는 래치 회로(633) 및 스위치(634)를 포함할 수 있다. OTC_O(635)는 래치 회로(637) 및 스위치(638)를 포함할 수 있다. 선택기 회로(639)는, 활성화된 L3CYCEN 신호에 응답하여, IODT_E 신호를 래치 회로(633)에 제공하고, IODT_O 신호를 래치 회로(637)에 제공할 수 있다. 래치 회로(633)는 IODT_E 신호 및 SCLK_E 신호를 수신할 수 있고, SCLK_E 신호에 응답하여, IODT_E 신호를 더욱 래치할 수 있다. 스위치(634)는 SCLK_E 신호에 응답하여, 래치 회로(633)로부터의 짝수 래치된 ODT 신호(LODT_E)를 제공할 수 있다. 래치 회로(637)는 IODT_O 신호 및 SCLK_O 신호를 수신할 수 있고, SCLK_O 신호에 응답하여, IODT_O 신호를 더욱 래치할 수 있다. 스위치(638)는 SCLK_O 신호에 응답하여, 래치 회로(637)로부터의 홀수 래치된 ODT 신호(LODT_O)를 제공할 수 있다.
2-사이클-동작에서, CMD 신호와 ODT 신호의 시간 조절은 타이밍 회로(600) 내의 SCLK 신호의 2 클록 사이클을 사용할 수 있다. 선택기 회로(629)는 비활성화된 L3CYCEN 신호에 응답하여, ICMD_O 신호를 래치 회로(623)에 제공하고, ICMD_E 신호를 래치 회로(627)에 제공할 수 있다. 래치 회로(623)는 ICMD_O 신호 및 SCLK_E 신호를 수신할 수 있고, SCLK_E 신호에 응답하여, ICMD_O 신호를 더욱 래치할 수 있다. 스위치(624)는 SCLK_E 신호에 응답하여, 래치 회로(623)로부터의 짝수 래치된 커맨드 신호(LCMD_E)를 제공할 수 있다. 래치 회로(627)는 ICMD_E 신호 및 SCLK_O 신호를 수신할 수 있고, SCLK_O 신호에 응답하여, ICMD_E 신호를 더욱 래치할 수 있다. 스위치(628)는 SCLK_O 신호에 응답하여, 래치 회로(627)로부터의 홀수 래치된 커맨드 신호(LCMD_O)를 제공할 수 있다.
선택기 회로(639)는 비활성화된 L3CYCEN 신호에 응답하여, IODT_O 신호를 래치 회로(633)에 제공하고, IODT_E 신호를 래치 회로(637)에 제공할 수 있다. 래치 회로(633)는 IODT_O 신호 및 SCLK_E 신호를 수신할 수 있고, SCLK_E 신호에 응답하여, IODT_O 신호를 더욱 래치할 수 있다. 스위치(634)는 SCLK_E 신호에 응답하여, 래치 회로(633)로부터의 짝수 래치된 ODT 신호(LODT_E)를 제공할 수 있다. 래치 회로(637)는 IODT_E 신호 및 SCLK_O 신호를 수신할 수 있고, SCLK_O 신호에 응답하여, IODT_E 신호를 더욱 래치할 수 있다. 스위치(638)는 SCLK_O 신호에 응답하여, 래치 회로(637)로부터의 홀수 래치된 ODT 신호(LODT_O)를 제공할 수 있다.
그러므로, 타이밍 회로(600)는, 도 4 및 5의 타이밍도로 나타낸 타이밍을 가진, 시스템 클록 신호, 지연된 시스템 클록 신호, 내부 커맨드 신호 및 래치된 커맨드 신호를 가진, 3-사이클 동작 및 2 사이클 동작을 제공할 수 있다.
도 7은 본 개시물의 실시예에 따른, 도 1의 제어 회로의 블록도이다. 예를 들어, 제어 회로(700)는 클록 경로(103) 및 커맨드 경로(104)를 포함할 수 있는 도 1의 제어 회로(102)로 사용될 수 있다. 제어 회로(700)는 커맨드 경로 내의 타이밍 회로(704) 및 클록 경로(103)와 커맨드 경로(104) 중의 지연(DLL) 회로(707)를 포함할 수 있다. 클록 경로(103)는 도 2의 클록 입력 버퍼(201)와 같은 기능을 할 수 있는 클록 입력 버퍼(701)를 포함한다. SCLK 신호는 커맨드 경로(104) 상의 커맨드 입력 버퍼/디코더 회로(702) 및 타이밍 회로(704) 및 클록 경로(103) 상의 AND 회로(705)에 제공될 수 있다.
DLL 회로(707)는 클록 경로(103) 상의 지연 라인(DLINE CLK)(709) 및 지연 제어(DLCTL) 회로(708)를 포함할 수 있다. SCLK 신호는, 리드 커맨드, 라이트 커맨드 또는 ODT 커맨드를 나타내는 CMDIN 신호에 응답하는 시스템 클록 활성화 신호(SCLKEN)에 응답하여 SCLK 신호를 제공할 수 있는, AND 회로(705)를 통해 클록 경로(103) 상의 지연 라인(DLINE CLK)(709)에 제공될 수 있다. 예를 들어, 지연 라인(709)은 듀티 사이클 제어기(DCC), 거친 지연 라인 및 미세 지연 라인을 포함하는 조절가능한 지연 라인일 수 있다. 지연 라인(709)의 조절가능한 지연은 DLCTL 회로(708)에 의해 제공되는 지연 제어 신호(DCTL)에 기초하여 조절될 수 있다. 지연 라인(709)은 클록 경로(103) 상의 SCLK 신호에 대하여 조절가능한 지연을 가진 DLL 클록 신호(DLLCLK)를 제공할 수 있다. DLCTL 회로(708)는, AND 회로(705)로부터의 SCLK 신호와 DLLCLK 신호에 응답하여, DCTL 신호를 제공할 수 있다. 지연 라인(709)은 커맨드 경로(104) 상의 dQ-활성화-지연(QED) 회로(713)에 DLLCLK 신호를 더욱 제공할 수 있다.
제어 회로 내의 커맨드 경로(104)는 커맨드 입력 버퍼/디코더 회로(702)를 포함한다. 커맨드 입력 버퍼/디코더 회로(702)는 커맨드 신호(CMDIN) 및 SCLK 신호를 수신할 수 있다. CMDIN 신호는, 리드 동작, 라이트 동작 또는 온-다이 터미네이션을 지시하는 것을 각각 나타내는 리드 커맨드, 라이트 커맨드 또는 온-다이 터미네이션(ODT) 커맨드와 같은 메모리 액세스 커맨드를 운반할 수 있다. 커맨드 입력 버퍼/디코더 회로(702)는 SCLK 신호에 응답하여, CMDIN 신호를 디코딩할 수 있다. 커맨드 입력 버퍼/디코더 회로(702)는 내부 커맨드 신호(ICMD)를 타이밍 회로(704)에 제공할 수 있고, 리드 동작 또는 라이트 동작을 나타내는 리드/라이트 선택 신호(RWSEL) 및 리드 커맨드, 라이트 커맨드 또는 ODT 커맨드를 나타내는 CMDIN 신호에 응답하여, SCLKEN 신호를 더욱 제공할 수 있다. ICMD 신호는 리드 신호 또는 라이트 신호일 수 있다. 타이밍 회로(704)는, ICMD 신호에 응답하여, 래치된 커맨드 신호(LCMD)를 제공할 수 있는데, 여기서, 타이밍 회로(704)는 ICMD 신호에 응답하여, LCMD 신호의 타이밍을 제어할 수 있다. 커맨드 입력 버퍼/디코더 회로(702)는 ODT 커맨드를 나타내는 CMDIN 신호에 응답하여, 내부 ODT 커맨드 신호(IODT)를 타이밍 회로(704)에 제공할 수 있다. IODT 신호는 온-다이 터미네이션 신호일 수 있다. 타이밍 회로(704)는 IODT 신호 및 이후에 자세히 기술될 수 있는 L3CYCEN 신호에 응답하여, 로컬 ODT 커맨드 신호(LODT)를 제공할 수 있다. 타이밍 회로(704)는 IODT 신호에 대하여 LODT 신호의 타이밍을 제어할 수 있다.
DLL 회로(707)는 커맨드 경로(104) 상의 타이밍 회로(704)에 연결된 지연 라인(DLINE R/W)(710) 및 지연 라인(DLINE ODT)(711)을 더 포함할 수 있다. 예를 들어, 지연 라인(710 및 711)의 각각은 DCC, 거친 지연 라인 및 미세 지연 라인을 포함하는 조절가능한 지연 라인일 수 있다. 일부 실시예에서, 지연 라인(710 및 711)은 지연 라인(709)과 실질적으로 동일한 회로 구조를 가질 수 있고, 지연 라인(209)과 실질적으로 동일한 지연을 제공할 수 있다. 타이밍 회로(704)로부터의 LCMD 신호는 지연 라인(710)으로 전송된다. 지연 라인(710)은 LCMD 신호에 응답하여, 그리고, SCLK 신호 및 DLLCLK 신호에 기초하는 DCTL 신호에 더욱 응답하여, 지연된 커맨드 신호(DCMD)를 제공할 수 있다. DCMD 신호는 디멀티플렉서(712)로 전송될 수 있다. 디멀티플렉서(712)는 리드 커맨드 또는 라이트 커맨드에 응답하여, 지연된 커맨드 리드 신호(DCMDR) 또는 지연된 커맨드 라이트 신호(DCMDW)를 제공할 수 있다. 타이밍 회로(704)로부터의 LODT 신호는 지연 라인(711)으로 전송된다. 지연 라인(711)은 LODT 신호에 응답하여, 그리고, SCLK 신호 및 DLLCLK 신호에 기초하는 DCTL 신호에 더욱 응답하여, 지연된 ODT 신호(DODT)를 제공할 수 있다.
커맨드 경로(104)는 QED 회로(713)를 더 포함한다. QED 회로(713)는 선택된 레이턴시(가령, CL 값 및/또는 CWL 값) 및 NT 값을 수신할 수 있다. 도 2의 레이턴시 및 NT 값에 대응되는 레이턴시 및 NT 값의 설명은 반복하지 않을 것이다. QED 회로(713)는 지연 라인(709)로부터 DLLCLK 신호를 더욱 수신할 수 있다. QED 회로(713)는 디멀티플렉서(712)로부터의 DCMDR 신호 또는 DCMDW 신호나 지연 라인(711)으로부터의 DODT 신호를, 가령, NT 값 및 CL 값 또는 CWL 값을 사용하여, DCMDR 신호, DCMDW 신호 또는 DODT 신호의 레이턴시(가령, 시프팅)를 조절함에 의해, 지연 라인(709)로부터의 DLLCLK 신호와 동기화할 수 있다. 예를 들어, 일부 실시예에서, QED 회로(713)는 CL에 응답하여, 리드 커맨드를 위한 DCMDR 신호를 시프트할 수 있다. 일부 실시예에서, QED 회로(713)는 CWL에 응답하여, 라이트 커맨드를 위한 DCMDW 신호를 시프트할 수 있다. 일부 실시예에서, QED 회로(713)는 CWL에 응답하여, ODT 커맨드를 위한 DODT 신호를 시프트할 수 있다. 도 2의 조절 인자와 대응되는 NT 값에 기초하는 조절 인자의 설명은 반복하지 않을 것이다. 예를 들어, 리드 동작에서, (CL-NT)가 미리결정된 값보다 크다면, L3CYCEN 신호는 활성화될 수 있고, 타이밍 회로(704)는 나중에 기술될 3-사이클-동작을 수행할 수 있다. (CL-NT)가 미리결정된 값 이하라면, 타이밍 회로(704)는 나중에 기술될 2-사이클-동작을 수행할 수 있다. 동작시, CMDIN 신호에 의해 표현되는 리드 커맨드 또는 라이트 커맨드는 커맨드 경로(104)에 제공되어, ICMD 신호로서 커맨드 입력 버퍼/디코더 회로(702)를, LCMD 신호로서 타이밍 회로(704)를, DCMD 신호로서 지연 라인(710)을, DCMDR 신호 또는 DCMDW 신호로서 디멀티플렉서(712)를, 및 QED 회로(713)를 통해 전파된다. CMDIN 신호에 의해 표현된 ODT 커맨드는 커맨드 경로(104)에 제공되어, IODT 신호로서 커맨드 입력 버퍼/디코더 회로(702)를, LODT 신호로서 타이밍 회로(704)를, DODT 신호로서 지연 라인(711)을, 및 QED 회로(713)를 통해 전파된다. QED 회로(713)는 DLLCLK 신호의 클록 사이클을, DCMDR 신호 또는 DCMDW 신호 또는 DODT 신호인 전파 커맨드 신호에 추가하여, 선택된 레이턴시에 응답하여, 커맨드 경로(104)에 대한 전파 지연을 야기하는, 시프트된 커맨드 리드 신호(SCMDR), 시프트된 커맨드 라이트 신호(SCMDW) 또는 SODT 신호를 제공한다.
도 1의 I/O 데이터 블록(134)은 도 7의 DQ 시스 회로(714)를 포함할 수 있다. DQ 시스 회로(714)는 DLLCLK 신호 및 SCMDR 신호, SCMDW 신호 또는 SODT 신호를 수신할 수 있다. 예를 들어, DQ 시스 회로(714)는, R/W 회로(130)를 통해, 도 1의 메모리 어레이(101)로부터 병렬로 리드된 복수의 비트의 데이터를 타이밍에 기반을 둔 적절한 순서로 한 세트의 직렬 데이터로 전환하는 병렬-직렬 컨버터를 포함할 수 있다. DQ 시스 회로(714)는 데이터를 데이터 경로 상의 데이터 큐(가령, DQx)로 제공할 수 있다.
본 발명이 어떤 선호되는 실시예와 예시의 맥락에서 기술되었더라도, 본 발명이 구체적으로 개시된 실시예를 넘어 다른 대안적인 실시예, 및/또는 본 발명의 사용법 및 다양한 수정예와 등가예까지 확장된다는 것은 기술 분야의 당업자에 의해 이해될 것이다. 또한, 본 발명의 범위 내에 있는 다른 수정예는 본 개시물에 기초하여, 기술 분야의 당업자에게 용이하게 자명해질 것이다. 또한, 구체적인 특징의 다양한 조합 또는 하위-조합 및 실시에의 양태가 이루어질 수 있고, 여전히 본 발명의 범위 내에 있을 수 있다는 것이 고려된다. 개시된 실시예의 다양한 특징 및 양태는 개시된 발명의 가변 모드를 형성하기 위해, 서로 조합되거나 치환될 수 있다는 것을 이해해야 한다. 그러므로, 본원에 개시된 본 발명의 적어도 일부의 범위는 상기 기술된, 특히 기술된 실시예에 의해 제한되어서는 아니된다.

Claims (25)

  1. 장치에 있어서,
    제어 회로를 포함하고, 상기 제어 회로는:
    메모리 커맨드와 연관된 커맨드 레이턴시를 수신하고, 상기 커맨드 레이턴시 및 지연 라인 클록 신호에 대한 시스템 클록 신호의 레이턴시를 미리 결정된 클록 값과 비교한 것에 기초하여, 선택 신호를 위한 클록 사이클의 수를 계산하도록 구성된 지연 회로; 및
    제1 및 제2 타이밍 회로에 연결되고, 상기 제1 타이밍 회로 또는 상기 제2 타이밍 회로의 선택을 나타내는 상기 선택 신호를 수신하도록 구성된 선택기 회로를 포함하고, 상기 선택 신호의 로직 레벨은 제1 지연된 클록 신호에 응답하는 상기 제1 타이밍 회로 또는 제2 지연된 클록 신호에 응답하는 상기 제2 타이밍 회로의 동작에서 상기 클록 사이클의 수를 나타내는, 장치.
  2. 제1항에 있어서, 상기 제어 회로는 상기 지연 회로에 연결되고 지연된 커맨드 신호를 제공하도록 구성된 지연 라인을 더 포함하는, 장치.
  3. 제1항에 있어서, 상기 제1 타이밍 회로는 상기 제1 지연된 클록 신호에 응답하여 제1 신호를 래치하도록 구성되고, 제1 및 제2 클록 신호 중 하나에 응답하여 제1 래치된 신호를 제공하도록 더 구성되고, 상기 제1 지연된 클록 신호는 상기 제1 클록 신호의 지연된 버전이고, 상기 제2 지연된 클록 신호는 상기 제2 클록 신호의 지연된 버전인, 장치.
  4. 제3항에 있어서, 상기 제2 타이밍 회로는 상기 제2 지연된 클록 신호에 응답하여 상기 제1 신호를 래치하도록 구성되고, 상기 제1 및 제2 클록 신호 중 하나에 응답하여 제2 래치된 신호를 제공하도록 더 구성된, 장치.
  5. 제4항에 있어서, 상기 제2 타이밍 회로는 상기 제1 타이밍 회로에 병렬로 연결된, 장치.
  6. 제3항에 있어서,
    상기 제1 클록 신호를 수신하도록 구성되고, 상기 제1 클록 신호에 적어도 부분적으로 응답하여 상기 제1 지연된 클록 신호를 제공하도록 더 구성된 제1 지연 회로; 및
    상기 제2 클록 신호를 수신하도록 구성되고, 상기 제2 클록 신호에 적어도 부분적으로 응답하여 상기 제2 지연된 클록 신호를 제공하도록 더 구성된 제2 지연 회로를 더 포함하는, 장치.
  7. 제3항에 있어서, 상기 제2 클록 신호는 상기 제1 클록 신호에 상보적인, 장치.
  8. 제3항에 있어서, 제3 클록 신호를 수신하도록 구성되고, 상기 제3 클록 신호의 주파수를 분할함으로써 상기 제1 및 제2 클록 신호를 제공하도록 더 구성된 디바이더 회로를 더 포함하는, 장치.
  9. 제3항에 있어서, 상기 제1 신호는 온-다이 터미네이션(ODT) 신호인, 장치.
  10. 장치에 있어서,
    제1 클록 신호에 응답하여 커맨드 신호를 래치하도록 구성된 제1 회로;
    제2 클록 신호에 응답하여 상기 커맨드 신호를 래치하도록 구성된 제2 회로 - 상기 제2 클록 신호는 상기 제1 클록 신호에 상보적임 -;
    제3 회로;
    제4 회로; 및
    선택기 회로를 포함하고,
    상기 선택기 회로는, 제1 사이클 동작에서, 상기 제3 회로가 제3 클록 신호에 응답하여 상기 제1 회로의 출력에 기초한 신호를 래치하게 하고, 상기 제4 회로가 상기 제3 클록 신호에 상보적인 제4 클록 신호에 응답하여 상기 제2 회로의 출력에 기초한 신호를 래치하게 하도록 구성되고, 상기 제3 클록 신호는 위상에서 상기 제1 클록 신호에 앞서고, 상기 제4 클록 신호는 위상에서 상기 제2 클록 신호에 앞서고,
    상기 선택기 회로는, 제2 사이클 동작에서, 상기 제3 회로가 상기 제3 클록 신호에 응답하여 상기 제2 회로의 출력에 기초한 신호를 래치하게 하고, 상기 제4 회로가 상기 제4 클록 신호에 응답하여 상기 제1 회로의 출력에 기초한 신호를 래치하게 하도록 더 구성된, 장치.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 제10항에 있어서,
    상기 제3 및 제4 회로는 각각 상기 제3 및 제4 클록 신호를 수신하도록 구성되고,
    상기 선택기 회로는, 상기 제1 사이클 동작에서, 상기 제1 회로의 출력에 기초한 신호를 상기 제3 회로에 제공하고 상기 제2 회로의 출력에 기초한 신호를 상기 제4 회로에 제공하고, 상기 제2 사이클 동작에서, 상기 제1 회로의 출력에 기초한 신호를 상기 제4 회로에 제공하고 상기 제2 회로의 출력에 기초한 신호를 상기 제3 회로에 제공하도록 구성된, 장치.
  17. 제16항에 있어서,
    상기 선택기 회로는 사이클 제어 신호를 공급받고,
    상기 사이클 제어 신호는 상기 제1 사이클 동작을 지정하기 위해 제1 상태로 설정되고 상기 제2 사이클 동작을 지정하기 위해 제2 상태로 설정되는, 장치.
  18. 제16항에 있어서,
    상기 제3 클록 신호에 응답하여 상기 제1 클록 신호를 제공하도록 구성된 제1 지연 회로; 및
    상기 제4 클록 신호에 응답하여 상기 제2 클록 신호를 제공하도록 구성된 제2 지연 회로를 더 포함하는, 장치.
  19. 제18항에 있어서, 시스템 클록 신호에 응답하여 제3 및 제4 클록 신호를 제공하도록 구성된 주파수 디바이더 회로를 더 포함하고, 상기 제3 및 제4 클록 신호의 각각은 상기 시스템 클록 신호보다 주파수가 낮은, 장치.
  20. 제16항에 있어서, 래치된 커맨드 신호를 제공하기 위해 상기 제3 및 제4 회로에 연결된 출력 노드를 더 포함하는, 장치.
  21. 방법에 있어서,
    제1 클록 신호를 수신하는 단계;
    제2 클록 신호 및 상기 제2 클록 신호에 상보적인 신호인 제3 클록 신호를 제공하는 단계;
    메모리 커맨드와 연관된 커맨드 레이턴시 및 지연 라인 클록 신호에 대한 상기 제1 클록 신호의 레이턴시를 미리 결정된 클록 값과 비교하는 단계;
    상기 미리 결정된 클록 값과의 비교에 기초하여 선택 신호를 위한 클록 사이클의 수를 계산하는 단계;
    로직 레벨을 포함하는 선택 신호에 기초하여, 제1 신호 및 제2 신호를 래치하는 타이밍을 위한 선택된 신호로서 제공되도록 상기 제2 클록 신호 또는 상기 제3 클록 신호를 선택하는 단계 - 상기 로직 레벨은 상기 제2 클록 신호의 지연된 버전에 응답하여 상기 제1 신호 및 상기 제2 신호를 래치하는 타이밍을 위한 상기 클록 사이클의 수를 나타냄 -; 및
    상기 선택된 신호에 따라 상기 제2 클록 신호 또는 상기 제3 클록 신호에 응답하여 상기 제2 신호를 래치하는 단계를 포함하는, 방법.
  22. 제21항에 있어서,
    상기 제2 클록 신호에 응답하여 상기 제2 클록 신호의 지연된 버전을 제공하는 단계; 및
    상기 제2 신호를 제공하기 위해 상기 제2 클록 신호의 지연된 버전에 응답하여 커맨드 신호를 래치하는 단계를 더 포함하는, 방법.
  23. 제21항에 있어서, 상기 제2 클록 신호 및 상기 제3 클록 신호의 각각은 상기 제1 클록 신호의 주파수의 절반인 주파수를 갖는, 방법.
  24. 제21항에 있어서,
    상기 선택된 신호에 따라, 상기 제2 클록 신호 또는 상기 제3 클록 신호를 제4 클록 신호로서 제공하는 단계; 및
    상기 제4 클록 신호에 응답하여 상기 제2 신호를 래치하는 단계를 더 포함하는, 방법.
  25. 삭제
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