KR101090573B1

KR101090573B1 - 클록 환승 장치 및 시험 장치

Info

Publication number: KR101090573B1
Application number: KR1020067001986A
Authority: KR
Inventors: 준이치 마츠모토; 마사히코 하타
Original assignee: 주식회사 아도반테스토
Priority date: 2003-07-31
Filing date: 2004-07-20
Publication date: 2011-12-08
Also published as: KR20060069432A; JPWO2005013546A1; DE112004001415T5; US7509517B2; WO2005013546A1; US20060129868A1; JP4339317B2

Abstract

전송 클록에 동기되어 공급되는 입력 데이터를, 전송 클록과 위상이 서로 다른 내부 클록에 동기시켜 출력하는 클록 환승 장치에 있어서, 각각의 상승 에지(edge), 또는 각각의 하강 에지가, 대응하는 입력 데이터의 아이(EYE) 개구(開口)의 실질적 중앙이 되는 비교 클록을, 전송 클록에 기초하여 생성하는 비교 클록 생성부와, 내부 클록의 위상이 비교 클록의 위상과 실질적으로 동일하게 되도록 내부 클록의 위상을 제어하는 초기화부와, 초기화부가 위상을 제어한 내부 클록과 입력 데이터를 수취하고, 당해 입력 데이터를 당해 내부 클록에 동기시켜, 출력 데이터로서 출력하는 데이터 출력부를 포함하는 클록 환승 장치를 제공한다.

클록, 환승, 위상

Description

클록 환승 장치 및 시험 장치{CLOCK TRANSFER UNIT AND TEST EQUIPMENT}

본 발명은, 클록 환승 장치에 관한 것이다. 특히, 본 발명은, 전송 클록에 동기되어 주어지는 입력 데이터를, 전송 클록과 위상이 서로 다른 내부 클록에 동기시켜 출력하는 클록 환승 장치에 관한 것이다. 문헌의 참조에 의한 편입이 인정되는 지정국에 있어서는, 다음의 출원에 기재된 내용을 참조에 의하여 본 출원에 편입시키고, 본 출원의 기재의 일부로 한다.

일본 특허 출원 2003-284539 출원일 2003년 7월 31일

반도체 시험 장치 등의 시험 장치는, 반도체 등의 피시험 디바이스에 시험 패턴을 공급하고, 당해 시험 패턴에 기초하여 피시험 디바이스가 출력한 출력 신호를 수취하고, 수취한 출력 신호와 기대값과를 비교함으로써, 피시험 디바이스의 양부를 판정한다. 피시험 디바이스가 출력하는 출력 신호는, 전원 변동이나, 온도 변동, LSI, 기판, 및 케이블의 제조 편차 등에 기인하는 지연량의 편차를 포함하고 있다. 그 때문에, 시험 장치는, 피시험 디바이스가 출력한 출력 신호를, 노이즈가 적은 시험 장치의 내부 클록에 환승시켜 수취한다. 또한, 피시험 디바이스는, 시 험 장치의 내부 클록과는 다른 클록으로 동작하고 있으므로, 피시험 디바이스로부터의 출력 신호를 수취한 경우, 피시험 디바이스의 클록의 위상과 시험 장치의 내부 클록의 위상과의 동기를 맞춘 초기화(INITIALIZE)를 수행할 필요가 있다. 종래에, 부품의 배치 및 배선을 최적화하는, 또는 인터리브(INTERLEAVE) 회로 또는 가변 지연 회로를 이용함으로써, 서로 다른 위상의 클록 사이에 신호를 주고 받고 있다.

현시점에서 선행 기술 문헌의 존재를 인식하고 있지 않으므로, 선행 기술 문헌에 관한 기재를 생략한다.

[발명이 해결하고자 하는 과제]

그러나 최근의 반도체 디바이스 등의 동작 클록의 고속화에 따라, 데이터를 주고 받는 때의 셋업·홀드 시간의 여유가 적어지고, 부품이 배치 및 배선만으로 클록의 환승을 보증하는 것은 곤란하게 되어 가고 있다. 또한, 인터리브 회로를 사용하여 클록의 환승을 수행하는 경우, 전체 신호 라인에 인터리브 회로를 설치할 필요가 있어, 회로 규모가 증대되고, 소비 전력도 증대되고 있다. 더욱이, 가변 지연 회로를 사용하여 클록의 환승을 수행하는 경우, 전체 신호 라인에 가변 지연 회로를 설치하여, 전체 가변 지연 회로에 지연량을 설정하지 않으면 안 되기 때문에, 초기화에 시간이 소요되고 있다.

여기서 본 발명은, 상기의 과제를 해결할 수 있는 클록 환승 장치를 제공하는 것을 그 목적으로 한다. 이 목적은 청구의 범위에 있어서의 독립항에 기재된 특징의 조합에 의하여 달성된다. 또한, 종속항은 본 발명의 더욱 유리한 구체예를 규정한다.

[과제를 해결하기 위한 수단]

상기 과제를 해결하기 위하여, 본 발명의 제1 형태에 의하면, 전송 클록에 동기되어 공급되는 입력 데이터를, 전송 클록과 위상이 서로 다른 내부 클록에 동기시켜 출력하는 클록 환승 장치에 있어서, 각각의 상승 에지(edge) 또는 각각의 하강 에지가, 대응하는 입력 데이터의 아이(EYE) 개구의 실질적 중앙에 위치하는 비교 클록을, 전송 클록에 기초하여 생성하는 비교 클록 생성부와, 초기화 시에는 내부 클록의 위상이 비교 클록의 위상과 실질적으로 동일하게 되도록 내부 클록의 위상을 제어하고 초기화 후에는 설정된 위상으로 상기 내부 클록을 출력하도록 제어하는 초기화부와, 초기화부가 위상을 제어한 내부 클록과 입력 데이터를 수취하고, 당해 입력 데이터를 당해 내부 클록에 동기시켜, 출력 데이터로서 출력하는 데이터 출력부를 포함한다.

클록 환승 장치는 전송 클록의 상승 에지 또는 하강 에지에 동기하여 입력 데이터를 수입(收入; 거두어들임)함으로써, 전송 클록의 상승 에지 또는 하강 에지에 동기하여 변화하는 입력 데이터를 생성하고, 데이터 출력부로 출력하는 입력 데이터 수입부를 더 포함하되, 비교 클록 생성부는, 전송 클록을 반주기 지연시킴으로써, 각각의 상승 에지 또는 각각의 하강 에지가, 입력 데이터 수입부가 출력한 입력 데이터의 아이 개구의 실질적 중앙에 위치하는 비교 클록을 생성한다.

초기화부는, 데이터 출력부가 출력한 출력 데이터를, 비교 클록에 동기하여 수입하고, 수입한 출력 데이터와, 미리 격납되어 있는 출력 데이터의 기대값을 비교함으로써, 출력 데이터의 합격 또는 불합격을 판정하는 판정부와, 판정부가 판정한 판정 결과에 기초하여, 위상을 설정하는 위상 설정 신호를 생성하는 위상 제어부와, 위상 제어부가 생성한 위상 설정 신호에 기초하여, 내부 클록의 위상을 설정하고, 위상을 설정한 내부 클록에 따라 데이터 출력부로 하여금 출력 데이터를 출력하게 하고, 출력 데이터를, 설정된 내부 클록의 위상에 대응하여 판정부로 하여금 판정하게 하는 위상 설정부를 포함하되, 위상 제어부는, 위상 설정 신호를 순차적으로 변경함으로써, 위상 설정부로 하여금 내부 클록의 위상을 순차적으로 변경시키고, 변경된 각각의 위상에 대응하는 판정부의 판정 결과를 수취하고, 판정 결과가 합격으로부터 불합격으로 변화한 경우, 위상 설정 신호의 변경을 정지함으로써 내부 클록의 위상을 비교 클록의 위상과 실질적으로 동일하게 한다.

위상 설정부는, 주파수가 내부 클록의 정수 배인 기준 클록을 생성하는 기준 클록 생성부와, 기준 클록 생성부가 생성한 기준 클록을 분주(分周)함으로써 내부 클록과 실질적으로 동일한 주파수인 분주 기준 클록과, 분주 기준 클록을 반전시킨 반전 분주 기준 클록과, 분주 기준 클록 및 반전 분주 기준 클록의 위상을 기준 클록의 한 주기만큼 각각 지연시킨 복수의 위상 지연 기준 클록을 생성하는 위상 변화 클록 생성부와, 위상 제어부로부터 수취한 위상 설정 신호에 기초하여, 위상 변화 클록 생성부가 생성한 분주 기준 클록, 반전 분주 기준 클록, 및 각각의 위상 지연 기준 클록의 어느 하나를 선택하고, 내부 클록으로서 데이터 출력부로 출력하는 위상 변화 클록 선택부를 포함한다.

위상 설정부는, 내부 클록에 동기하여 변화하는 입력 데이터 선택 신호를 더 생성하고, 클록 환승 장치는, 전송 클록을 분주한 분주 전송 클록의, 상승 에지에서 입력 데이터를 수입하고, 분주 전송 클록의 상승 에지에 동기하여 입력 데이터를 출력하는 상승 수입부와, 분주 전송 클록의, 하강 에지에서 입력 데이터를 수입하고, 분주 전송 클록의 하강 에지에 동기하여 입력 데이터를 출력하는 하강 수입부와, 상승 수입부 및 하강 수입부가 각각 출력하는 입력 데이터를, 분주 전송 클록과 실질적으로 동일한 주기로 변화하는 입력 데이터 선택 신호에 동기하여 번갈아 선택하고, 선택한 입력 데이터를 데이터 출력부로 출력하는 입력 데이터 선택부를 더 포함하되, 비교 클록 생성부는, 전송 클록을 한 주기만큼 지연시킴으로써, 상승 수입부가 출력한 입력 데이터, 및 하강 수입부가 출력한 입력 데이터의 각각의 아이 개구에 대하여, 번갈아 실질적으로 중앙에 위치하는 비교 클록을 생성한다.

위상 설정부는, 주파수가 내부 클록의 정수 배인 기준 클록을 생성하는 기준 클록 생성부와, 기준 클록 생성부가 생성한 기준 클록을 분주함으로써 내부 클록과 실질적으로 동일한 주파수인 분주 기준 클록과, 분주 기준 클록을 반전시킨 반전 분주 기준 클록과, 분주 기준 클록 및 반전 분주 기준 클록의 위상을 기준 클록의 한 주기만큼 각각 지연시킨 복수의 위상 지연 기준 클록을 생성하는 위상 변화 클록 생성부와, 위상 제어부로부터 수취한 위상 설정 신호에 기초하여, 위상 변화 클록 생성부가 생성한 분주 기준 클록, 반전 분주 기준 클록, 및 복수의 위상 지연 기준 클록의 어느 하나를 선택하고, 내부 클록으로서 데이터 출력부로 출력하는 위상 변화 클록 선택부와, 위상 변화 클록 생성부가 생성한 분주 기준 클록, 반전 분주 기준 클록, 및 복수의 위상 지연 기준 클록을 각각 분주한 분주 위상 변화 클록을 각각 생성하고, 위상 제어부로부터 수취한 위상 설정 신호에 기초하여, 복수의 분주 위상 변화 클록의 어느 하나를 선택하고, 선택 분주 위상 변화 클록으로서 출력하는 분주 위상 변화 클록 선택부와, 위상 제어부로부터 수취한 위상 설정 신호에 기초하여, 분주 위상 변화 클록 선택부가 출력한 선택 분주 위상 변화 클록, 및 선택 분주 위상 변화 클록의 반전의 어느 하나를 입력 데이터 선택 신호로서, 입력 데이터 선택부로 공급하는 선택 신호 생성부를 포함한다.

본 발명의 제2 형태에 의하면, 출력 신호와, 출력 신호에 동기된 전송 클록을 출력하는 전자 디바이스를 시험하는 시험 장치에 있어서, 전자 디바이스를 시험하기 위한 시험 패턴을 생성하는 시험 패턴 생성부와, 소망의 타이밍을 발생시키는 타이밍 발생기와, 시험 패턴 및 타이밍 발생기가 발생시킨 타이밍에 기초하여, 전자 디바이스로 입력되는 시험 신호를 성형하는 파형 성형부와, 전송 클록 및 출력 신호를 수취하고, 수취한 출력 신호를, 전송 클록과 위상이 서로 다른 당해 시험 장치의 내부 클록에 동기시키는 클록 환승부와, 클록 환승부가 내부 클록에 동기시킨 출력 신호에 기초하여, 전자 디바이스의 양부를 판정하는 시험 판정부를 포함하되, 클록 환승부는, 각각의 클록 상승 에지, 또는 각각의 클록 하강 에지가, 대응하는 출력 신호의 아이 개구의 실질적 중앙에 위치하는 비교 클록을, 전송 클록에 기초하여 생성하는 비교 클록 생성부와, 내부 클록의 위상이 비교 클록의 위상과 실질적으로 동일하게 되도록, 내부 클록의 위상을 제어하는 초기화부와, 초기화부가 위상을 제어한 내부 클록과, 출력 신호를 수취하고, 당해 출력 신호를 당해 내부 클록에 동기시켜 출력하는 데이터 출력부를 포함하는 시험 장치를 제공한다.

또한, 상기의 발명의 개요는, 본 발명의 필요한 특징의 전체를 열거한 것은 아니며, 이들의 특징군의 서브콤비네이션도 또한 발명이 될 수 있다.

[발명의 효과]

본 발명에 관한 클록 환승 장치에 의하면, 클록의 위상을 제어 회로에 의하여 맞추어 넣기 때문에, 패턴 길이, 케이블 길이, 및 프로세스 편차를 고려할 필요가 없어지고, 인터리브 회로의 상수(相數)를 적게 할 수 있다. 따라서, 설계 작업량을 감소시키고, 소비 전력을 삭감할 수 있다. 또한, 신호 라인마다 가변 지연 회로를 설치할 필요가 없으므로, 초기화에 걸리는 시간을 삭감할 수 있다.

도 1은, 본 발명의 일 실시 형태에 관한 시험 시스템 10의 구성의 일예를 도시한 도면이다.

도 2는, 클록 환승부 206의 구성의 일예를 도시한 도면이다.

도 3은, 클록 환승부 206의 동작의 일예를 설명하기 위한 타이밍 차트이다.

도 4는, 1 way 처리에 있어서의 클록 환승부 206의 회로 구성의 일예를 도시 한 도면이다.

도 5는, 클록 환승부 206의 초기화 동작의 일예를 도시한 흐름도이다.

도 6은, CLKA의 위상과 CLKB2의 위상이 가장 어긋나 있는 경우의 클록 환승부 206의 초기화 동작을 설명하는 타이밍 차트이다.

도 7은, CLKA의 위상과 CLKB2의 위상이 반주기 어긋나 있는 경우의 클록 환승부 206의 초기화 동작을 설명하는 타이밍 차트이다.

도 8은, CLKA의 위상과 CLKB2의 위상이 가장 근접한 경우의 클록 환승부 206의 초기화 동작을 설명하는 타이밍 차트이다.

도 9는, 2 way 처리에 있어서의 클록 환승부 206의 회로 구성의 일예를 도시한 도면이다.

도 10은, CLKA의 위상과 CLKB2의 위상이 가장 어긋나 있는 경우의 클록 환승부 206의 초기화 동작을 설명하는 타이밍 차트이다.

도 11은, CLKA의 위상과 CLKB2의 위상이 가장 근접한 경우의 클록 환승부 206의 초기화 동작을 설명하는 타이밍 차트이다.

<부호의 설명>

10 … 시험 시스템, 100 … 피시험 디바이스, 102 … 내부 회로, 104 … 클록 생성부, 200 … 시험 장치, 202 … 시험 패턴 생성부, 204 … 시험 판정부, 206 … 클록 환승부, 210 … 입력 데이터 수입부, 212, 222, 242, 274, 276, 282, 284, 286, 402, 404, 406, 408, 430, 432 … 플립플롭, 220 … 데이터 출력부, 230 … 비교 클록 생성부, 232, 272 … 인버터, 240 … 출력 데이터 판정부, 244 … 판정 부, 246 … AND 게이트, 250 … 위상 제어부, 260 … 위상 설정부, 262 … 기준 클록 생성부, 264 … 위상 변화 클록 선택부, 266 … 위상 변화 클록 생성부, 268, 288, 410 … 멀티플렉서, 400 … 선택 신호 생성부, 412 … 배타적 논리합 회로

이하, 발명의 실시 형태를 통하여 본 발명을 설명하지만, 이하의 실시 형태는 청구의 범위에 기재된 발명을 한정하는 것은 아니며, 또 실시 형태 중에서 설명되어 있는 특징의 조합의 전부가 발명의 해결 수단으로 필수적인 것으로 한정되지는 않는다.

도 1은, 본 발명의 일 실시 형태에 관한 시험 시스템 10의 구성의 일예를 도시한 도면이다. 시험 시스템 10은, 피시험 디바이스 100 및 시험 장치 200을 포함한다. 피시험 디바이스 100은, 시험되어야 할 반도체 회로 등의 전자 디바이스이다. 시험 장치 200은, 피시험 디바이스 100에 대하여 시험 패턴을 공급하며, 당해 시험 패턴에 기초한 피시험 디바이스 100의 출력 신호를 수취하며, 당해 출력 신호를 기대값과 비교함으로써, 피시험 디바이스 100의 양부를 판정한다.

피시험 디바이스 100은, 내부 회로 102 및 클록 생성부 104를 포함한다. 클록 생성부 104는, 내부 회로 102를 동작시키는 클록을 생성하고, 내부 회로 102로 출력한다. 또한, 클록 생성부 104는, 생성한 클록을 전송 클록으로서 시험 장치 200으로 출력한다. 또한, 클록 생성부 104는, 시험 장치 200으로부터의 제어 신호에 따라, 전송 클록을 생성한다. 내부 회로 102는, 시험 장치 200으로부터 수취한 시험 패턴에 기초하여 소정의 처리를 수행하며, 처리 결과를 출력 신호로서 전송 클록에 동기하여 시험 장치 200으로 출력한다. 여기서, 동기한다는 것은, 위상이 서로 다른 실질적으로 동일 주기의 신호에 있어서, 서로의 신호의 위상을 맞추는 것을 의미한다.

시험 장치 200은, 타이밍 발생기 201, 시험 패턴 생성부 202, 파형 성형부 203, 시험 판정부 204, 및 클록 환승부 206을 포함한다. 시험 패턴 생성부 202는, 피시험 디바이스 100을 시험하기 위한 시험 패턴을 생성한다. 타이밍 발생기 201은, 소망하는 타이밍을 발생시킨다. 예를 들면 타이밍 발생기 201은, 소망의 주파수의 클록을 생성한다. 파형 성형부 203은, 시험 패턴 및 타이밍 발생기 201이 발생시킨 타이밍에 기초하여, 피시험 디바이스 100으로 입력하여야 할 시험 신호를 성형한다. 예를 들면, 시험 패턴은 디지털 데이터에 의하여 나타내어지는 패턴으로서, 파형 성형부 203은, 당해 시험 패턴의 데이터에 따른 전압을, 타이밍 발생기 201로부터 주어진 클록에 따라 출력한다. 또한, 시험 패턴 생성부 202는, 생성한 시험 패턴에 대한 피시험 디바이스 100의 출력 신호의 기대값을 생성하고, 시험 판정부 204에 공급한다.

클록 환승부 206은, 전송 클록과, 전송 클록에 동기되어 출력된 내부 회로 102의 출력 신호를 수취한다. 그리고 클록 환승부 206은, 수취한 출력 신호를, 전송 클록과 위상이 서로 다른 시험 장치 200의 내부 클록에 동기시켜, 출력 신호를 시험 판정부 204에 보낸다. 본 실시 형태의 클록 환승부 206은, 피시험 디바이스 100으로부터 수취한 출력 신호를, 피시험 디바이스 100의 전송 클록과는 위상이 서 로 다른 시험 장치 200의 내부 클록으로 환승시킨다.

또한, 다른 형태로서, 클록 환승부 206은, 피시험 디바이스 100의 내부에 설치되어도 좋다. 이 경우, 위상이 서로 다른 클록에서 동작하는 복수의 피시험 디바이스 100 사이에 있어서, 한쪽의 피시험 디바이스 100의 전송 클록에 동기되어 출력된 출력 신호를, 다른 쪽의 피시험 디바이스 100의 클록으로 환승시킬 수 있다. 나아가, 다른 형태로서, 클록 환승부 206은, 위상이 서로 다른 클록에서 동작하는 복수의 블록을 갖는 디바이스에 있어서, 각각의 블록의 내부에 설치되어도 좋다. 이 경우도, 동일한 디바이스 내에 있어서, 한쪽의 블록의 전송 클록에 동기되어 출력된 출력 신호를, 다른 쪽의 블록의 클록에 환승시킬 수 있다.

도 2는, 클록 환승부 206의 구성의 일예를 도시한 도면이다. 클록 환승부 206은, 입력 데이터 수입부 210, 데이터 출력부 220, 비교 클록 생성부 230, 출력 데이터 판정부 240, 위상 제어부 250, 및 위상 설정부 260을 포함한다. 입력 데이터 수입부 210은, 클록 생성부 104로부터 입력된 전송 클록인 CLKA의 상승 에지(edge) 또는 하강 에지에 동기하여, 내부 회로 102로부터 입력된 데이터인 INDATA를 수입(收入; 거두어들임)함으로써, 전송 클록의 상승 에지 또는 하강 에지에 동기되어 변화하는 입력 데이터인 INDAOUT을 생성하고, 데이터 출력부 220으로 출력한다.

데이터 출력부 220은, 시험 장치 200의 내부 클록과 동일 주기의 클록인 CLKB2에 동기하여 INDAOUT을 수입하고, CLKB2의 상승 에지 또는 하강 에지에 동기되어 변화하는 데이터인 OUTDATA를 출력한다. CLKB2의 위상은, 그 상승 에지 또는 하강 에지가 INDAOUT의 아이(EYE) 개구(開口)의 실질적 중앙이 되도록 미리 초기화된다. INDAOUT의 아이 개구라는 것은, 인접한 데이터 천이 기간 사이의 기간이다. 데이터 천이 기간이라는 것은, 각각의 CLKA의 상승 에지 또는 하강 에지에 대응하는 INDAOUT의 각각의 데이터에 있어서, 서로 인접하는 데이터 사이에 있는 데이터가 천이하는 기간이다.

초기화 후의 통상 동작에 있어서, 데이터 출력부 220은, CLKA에 대하여 소정의 위상으로 설정된 CLKB2에 동기하여 INDAOUT을 수입하고, OUTDATA를 시험 판정부 204로 출력한다. 이러한 동작에 의하여, INDATA에 대하여 CLKA의 타이밍이 변동하고, CLKB2에 대하여 INDAOUT의 타이밍이 변동하는 경우, 데이터 출력부 220은, INDAOUT의 타이밍의 변동에 대하여 가장 여유가 있는 위치에서 INDAOUT을 수입할 수 있다.

다음으로, 초기화 동작을 설명한다. 위상 제어부 250은, CLKB2의 위상을 설정하는 위상 설정 신호인 INIT을 생성한다. 그리고 위상 제어부 250은, 위상 설정부 260에 INIT을 공급함으로써 CLKB2의 위상을 설정한다. 또한, 위상 제어부 250은, 클록 생성부 104 및 위상 설정부 260에 제어 신호를 공급하고, CLKA 및 CLKB2를 발생시킨다.

위상 설정부 260은, 기준 클록 생성부 262, 위상 변화 클록 선택부 264, 및 위상 변화 클록 생성부 266을 포함한다. 기준 클록 생성부 262는, 위상 제어부 250으로부터의 제어 신호를 수취함으로써, 주파수가 CLKB2의 정수 배인 기준 클록 CLKB를 생성한다. 위상 변화 클록 생성부 266은, 기준 클록 생성부 262가 생성한 CLKB를 분주하고, 분주된 클록을 반전 및/또는 지연시킴으로써, 위상이 서로 다른 복수의 CLKB2를 생성한다. 위상 변화 클록 선택부 264는, 위상 제어부 250으로부터 수취한 INIT의 값에 기초하여, 위상 변화 클록 생성부 266이 생성한 복수의 CLKB2 중 하나를 선택함으로써, 데이터 출력부 220에 공급되는 CLKB2의 위상을 설정한다.

비교 클록 생성부 230은, 수취한 CLKA를 반주기 지연시킴으로써, 각각의 상승 에지, 또는 각각의 하강 에지가, INDAOUT의 아이 개구의 실질적 중앙에 위치하는 비교 클록인 RDCLK를 생성한다. 출력 데이터 판정부 240은, 데이터 출력부 220이 출력한 OUTDATA를, RDCLK에 동기하여 수입하고, 수입한 OUTDATA와, 미리 격납하고 있는 기대값을 비교함으로써, 수입한 OUTDATA의 합격(PASS) 또는 불합격(FAIL)을 판정한다.

위상 제어부 250은, 위상 변화 클록 선택부 264에 설정된 CLKB2의 위상을 순차적으로 변경함으로써, 출력 데이터 판정부 240의 판정 결과가 합격으로부터 불합격으로 변화하는 위상을 검출한다. 위상 제어부 250은, 출력 데이터 판정부 240의 판정 결과가 합격으로부터 불합격으로 변화하는 위상을 검출한 경우, 위상 변화 클록 선택부 264에 설정된 위상의 변경을 정지하고, 초기화 동작을 종료한다.

이러한 초기화 동작을 수행함으로써, INDATA에 대하여 CLKA의 타이밍이 변동하고, CLKB2에 대하여 INDAOUT의 타이밍이 변동하는 경우, 데이터 출력부 220은, INDAOUT의 타이밍의 변동에 대하여 가장 여유 있는 위치에서 INDAOUT을 수입할 수 있다.

또한, 출력 데이터 판정부 240, 위상 제어부 250, 및 위상 설정부 260은, 초기화부의 일예이다. 또한, 다른 예로서, 초기화부는, 시험 장치 200의 외부에 설치되어도 좋다. 또한, 본 실시예에 있어서, CLKB는, 클록 환승부 206이 수취한 CLKA에 비하여 노이즈 등이 작고, 피킹(PEAKING)에 의하여 구형파에 가까운 파형이다.

도 3은, 클록 환승부 206의 동작의 일예를 설명하기 위한 타이밍 차트이다. (a)는, INDATA, CLKA, INDAOUT, 및 RDCLK의 관계를 도시한다. (b)는, 출력 데이터 판정부 240이 합격의 판정을 수행한 경우의 INDAOUT, CLKB2, OUTDATA, RDCLK, RDT, 및 기대값의 관계를 도시한다. (c)는, 출력 데이터 판정부 240이 불합격 판정을 수행한 경우의 INDAOUT, CLKB2, OUTDATA, RDCLK, RDT, 및 기대값의 관계를 도시한다. 본 실시예에 있어서, 입력 데이터 수입부 210은, CLKA의 상승 에지의 타이밍에서 INDATA를 수입하고, 데이터 출력부 220은, CLKB2의 상승 에지의 타이밍에서 INDAOUT을 수입하고, 출력 데이터 판정부 240은, RDCLK의 상승 에지의 타이밍에서 OUTDATA를 수입한다. 또한, RDT는, RDCLK의 상승 에지의 타이밍에서 수입된 OUTDATA이다.

(a)에 있어서, 비교 클록 생성부 230이 CLKA를 반주기 지연시키므로, RDCLK의 상승 에지는, INDAOUT의 아이 개구의 실질적 중앙에서 발생한다. (b)에 있어서, 데이터 출력부 220은, RDCLK에 대하여 위상이 소정량 앞서 있는 CLKB2에 동기하여, INDAOUT을 수입하고, OUTDATA를 출력한다. 그리고 출력 데이터 판정부 240은, 수입한 RDT를 기대값과 비교한다. 본 실시예에 있어서, CLKB2의 위상이 RDCLK에 대하여 앞서 있으므로, RDT는, 기대값과 일치하고, 합격으로 판정된다.

(c)에 있어서, 출력 데이터 판정부 240은, RDCLK에 대하여 위상이 소정량 뒤쳐져 있는 CLKB2에 동기하여, INDAOUT을 수입하고, OUTDATA를 출력한다. 그리고 출력 데이터 판정부 240은, 수입한 RDT를 기대값과 비교한다. 본 실시예에 있어서, CLKB2의 위상이 RDCLK에 대하여 뒤쳐져 있으므로, RDT는, 기대값에 대하여 RDCLK의 한 주기만큼 지연되어 출력된다. 따라서, RDT는, 기대값과 일치하지 않으며 실패로 판정된다. 이렇게, CLKB2의 위상을 RDCLK의 위상에 동기시킨 초기화에 있어서, CLKB2의 위상을 RDCLK에 대하여 지연시키는 방향으로 연속적으로 변화시킴으로써, CLKB2와 RDCLK가 일치하는 위상을 경계로 하여 출력 데이터 판정부 240의 판정 결과가 합격으로부터 불합격으로 변화한다.

위상 제어부 250은, INIT의 값을 변경함으로써, 위상 설정부 260에 CLKB2의 위상을 RDCLK에 대하여 지연시키는 방향으로 순차적으로 변경시킨다. 그리고 위상 제어부 250은, 변경된 각각의 위상에 대응하는 출력 데이터 판정부 240의 판정 결과를 수취하고, 판정 결과가 합격으로부터 불합격으로 변화한 경우, INIT의 값의 변경을 정지시킨다. 이에 의하여, 위상 제어부 250은, CLKB2의 위상을 RDCLK의 위상과 실질적으로 동일하게 한다. 이 경우, CLKB2의 상승 에지가 INDAOUT의 아이 개구의 실질적 중앙에 위치한다. 이에 의하여, 초기화 후에 CLKA의 타이밍이 변동하고, CLKB2에 대하여 INDAOUT의 타이밍이 변동하는 경우, 데이터 출력부 220은, INDAOUT의 타이밍의 변동에 대하여 가장 여유가 있는 위치에서 INDAOUT을 수입할 수 있다.

또한, CLKB2의 위상의 변화를 세밀하게 제어함으로써, RDCLK의 위상과 CLKB2의 위상을 정밀도 높게 맞출 수 있다. 또한, CLKB2의 위상을 변화시키는 경우의 분해능은, CLKA의 각각 상승 에지에 대응하는 INDATA의 데이터 구간, 및 INDATA에 대한 CLKA의 타이밍 변동, 및 CLKA에 대한 CLKB의 타이밍 변동을 포함하는 편차에 대하여, 이하의 관계를 만족시킬 필요가 있다.

데이터 구간 - 편차 > 분해능

이에 의하여, CLKB2의 위상을 변화시키는 경우에, 각각의 데이터 구간으로부터 상기 편차를 뺀 구간에, CLKB2의 각각 상승 에지가 적어도 1회 발생한다.

도 4는, 1 way 처리에 있어서의 클록 환승부 206의 회로 구성의 일예를 도시한 도면이다. 클록 환승부 206은, 복수의 플립플롭(212, 222) 및 인버터 232를 포함한다. 플립플롭 212는, CLKA의 상승 에지의 타이밍에서 INDATA를 수입하고, INDAOUT을 출력한다. 플립플롭 222는, CLKB2의 상승 에지의 타이밍에서 INDAOUT을 수입하고, OUTDATA를 출력한다. 인버터 232는, CLKA를 반전시킴으로써 CLKA를 반주기 지연시킨 RDCLK을 생성한다.

또한, 복수의 플립플롭(212, 222)은, 각각 도 2에서 설명한 입력 데이터 수입부 210 및 데이터 출력부 220의 일예이다. 인버터 232는, 비교 클록 생성부 230의 일예이다. 또한, 본 실시예에 있어서, CLKA는, 주파수가 예를 들면 266 MHz이며, 듀티 비(DUTY RATIO)가 50%이다. 또한, 본 실시예에 있어서, CLKB는 주파수가 예를 들면 533 MHz이며, 듀티 비가 50%이다.

출력 데이터 판정부 240은, 플립플롭 242, 판정부 244, 및 AND 게이트 246을 포함한다. 플립플롭 242는, RDCLK의 상승 에지에서 OUTDATA를 수입한다. AND 게이트 246은, 플립플롭 242가 수입한 OUTDATA를 수취하고, 판정부 244로부터 수취한 DIAG 신호에 따라 수입한 OUTDATA를 RDT로서 판정부 244에 보낸다. 판정부 244는, AND 게이트 246으로부터 수취한 RDT를 기대값과 비교함으로써, 합격 또는 불합격을 판정한다.

위상 변화 클록 생성부 266은, 인버터 272 및 복수의 플립플롭(274, 276)을 포함한다. 플립플롭 274의 XQ 단자는, 플립플롭 274의 D 단자와 접속된다. 플립플롭 274는, 클록 입력 단자에 기준 클록 생성부 262가 생성한 CLKB를 수취한다. 그리고 플립플롭 274는, CLKB의 상승 에지를 수취할 때마다, D 단자의 상태를 Q 단자에 반영하고, D 단자의 상태의 반전을 XQ 단자에 반영시킨다. 이에 의하여, 플립플롭 274는, CLKB의 주파수를 2 분주(分周)한 분주 기준 클록을 생성하고, Q 단자로부터 출력한다.

플립플롭 276의 XQ 단자는, 플립플롭 276의 D 단자와 접속되어 있으며, 인버터 272를 거쳐, 클록 입력 단자에 기준 클록 생성부 262가 생성한 CLKB의 반전을 수취한다. 그리고 플립플롭 276은, 클록 입력 단자에서 상승 에지를 수취할 때마다, D 단자의 상태를 Q 단자에 반영시키고, D 단자의 상태의 반전을 XQ 단자에 반영시킨다. 이에 의하여, 플립플롭 276은, 플립플롭 274의 Q 단자로부터 출력된 분주 기준 클록을, CLKB의 반주기 지연시킨 위상 지연 기준 클록을 생성하고, Q 단자로부터 출력한다. 또한, 플립플롭 276은, 플립플롭 274의 XQ 단자로부터 생성된 반전 분주 기준 클록을, CLKB의 반주기만큼 지연시킨 위상 지연 기준 클록을 생성 하고, XQ 단자로부터 출력한다.

위상 설정부 260은, 멀티플렉서 268을 포함한다. 멀티플렉서 268은, 위상 변화 클록 선택부 264의 일예이다. 멀티플렉서 268은, 복수의 플립플롭(274, 276)이 각각 생성한, 분주 기준 클록, 반전 분주 기준 클록, 및 복수의 위상 지연 기준 클록을 단자 0으로부터 3에서 수취한다. 그리고 위상 설정부 260은, 위상 제어부 250으로부터 수취한 INIT의 값에 기초한 단자의 클록을, CLKB2로서 플립플롭 222로 출력한다.

위상 제어부 250은, 복수의 플립플롭(212, 222, 242)을 리셋하는 ICLR, 및 복수의 플립플롭(274, 276)을 리셋하는 DVRST를 더 생성한다. 또한, 위상 제어부 250은, 판정부 244의 이전 회(回)의 판정 결과를 보유하고, 이번 회의 판정 결과와 비교함으로써, 판정 결과의 합격으로부터 불합격으로의 변화를 검출한다.

또한, CLKA와 CLKB가 동일한 주파수인 경우, 위상 변화 클록 생성부 266의 인버터 272 및 복수의 플립플롭(274, 276)에 대신하여, 가변 지연 회로를 이용함으로써, 가변 지연 회로에 설정된 지연량에 따라, INDAOUT에 대하여 CLKB2의 위상을 조정할 수 있다.

도 5는, 클록 환승부 206의 초기화 동작의 일예를 도시한 흐름도이다. 먼저, 위상 제어부 250은, 이전 회의 판정 결과를 실패로, INIT의 값을 0으로 각각 초기화한다(S100). 다음으로, 위상 제어부 250은, 클록 생성부 104 및 기준 클록 생성부 262에 제어 신호를 공급하고, CLKA 및 CLKB를 각각 정지시킨다(S102). 그리고 위상 제어부 250은, DVRST를 생성하고, 복수의 플립플롭(274, 276)을 리셋한 다(S104). 다음으로, 위상 제어부 250은, INIT의 값이 4인가 아닌가를 판정한다(S106). INIT의 값이 4가 아닌 경우(S106:No), 위상 제어부 250은, 설정된 값의 INIT를 위상 설정부 260으로 보낸다(S110).

INIT의 값이 4인 경우(S106:Yes), 위상 제어부 250은, INIT의 값을 O으로 설정한다(S108). 그리고, 위상 제어부 250은, 설정된 값의 INIT를 위상 설정부 260으로 보낸다(S110). 다음으로, 위상 제어부 250은, 클록 생성부 104 및 기준 클록 생성부 262에 제어 신호를 공급함으로써, CLKA 및 CLKB를 다시 발생시킨다(S112). 다음으로, 위상 제어부 250은, ICLR을 생성하고, 복수의 플립플롭(212, 222, 242)을 리셋한다(S114). 그리고 위상 제어부 250은, 시험 주기 신호(PERIOD)의 발생을 기준으로 하여, 클록 생성부 104에 CLKA를, 예를 들어 2 클록 출력시키고, CLKA를 다시 정지시킨다(S116).

판정부 244는, DIAG를 high로 함으로써, RDT를 수취한다. 그리고 판정부 244는, 수취한 RDT와 기대값과 비교함으로써, RDT가 합격인가 아닌가를 판정한다(S118). RDT가 합격으로 판정된 경우(S118:Yes), 위상 제어부 250은, 이전 회의 판정 결과를 합격으로 설정하고(S120), INIT의 값에 1을 더하여(S124), 다시 CLKA 및 CLKB를 정지시킨다(S102).

RDT가 합격으로 판정되지 않은 경우(S118:No), 위상 제어부 250은, 이전 회의 RDT의 판정 결과가 합격인가 아닌가를 판정한다(S122). 이전 회의 RDT의 판정 결과가 합격이 아닌 경우(S122:No), INIT의 값에 1을 더하여(S124), 다시 CLKA 및 CLKB를 정지시킨다(S102). 이전 회의 RDT의 판정 결과가 합격이었던 경우 (S122:Yes), 본 흐름도에 도시된 클록 환승부 206의 초기화 동작이 종료된다.

도 6은, CLKA의 위상과 CLKB2의 위상이 가장 어긋나 있는 경우의 클록 환승부 206의 초기화 동작을 설명하는 타이밍 차트이다. 본 도면에 있어서, OUTDATA에 붙인 ○는 합격을 가리키고, ●는 불합격을 가리킨다. 본 실시예에 있어서, 위상 제어부 250이 INIT의 값을 1로부터 2로 변화시킴에 의하여 CLKB2의 위상을 변화시킨 경우에, 판정부 244의 판정은, 합격으로부터 불합격으로 변화하고 있다. 위상 제어부 250은, INIT의 값을 2로 설정하여 초기화 동작을 종료한다.

도 7은, CLKA의 위상과 CLKB2의 위상이 반주기 어긋나 있는 경우의 클록 환승부 206의 초기화 동작을 설명하는 타이밍 차트이다. 본 실시예에 있어서, 1회째의 INIT의 값이 0인 경우, 위상 제어부 250은, RDT의 불합격을 검출한다. 그러나 위상 제어부 250은, 이전 회의 RDT의 판정 결과를 불합격으로 초기화하고 있으므로, 판정 결과의 합격으로부터 불합격으로의 변화를 검출하지 않는다. 그리고 위상 제어부 250은, INIT의 값이 3인 경우, 합격의 판정을 판정부 244로부터 수취한다. 그 후, 위상 제어부 250은, INIT의 값이 0인 경우의 RDT의 판정 결과를 수취함으로써, 판정 결과의 합격으로부터 불합격으로의 변화를 검출한다. 위상 제어부 250은, INIT의 값을 0으로 설정하여 초기화 동작을 종료한다.

도 8은, CLKA의 위상과 CLKB2의 위상이 가장 근접한 경우의 클록 환승부 206의 초기화 동작을 설명하는 타이밍 차트이다. 본 실시예에 있어서, 위상 제어부 250이 INIT의 값을 2로부터 3으로 변화시킴으로써 CLKB2의 위상을 변화시킨 경우에, 판정부 244의 판정이, 합격으로부터 불합격으로 변화하고 있다. 위상 제어부 250은, INIT의 값을 3으로 설정하여 초기화 동작을 종료한다. 도 6으로부터 도 8의 어느 경우도, 초기화 종료 후에는, INDAOUT의 아이 개구의 실질적 중앙에 CLKB2의 상승 에지가 위치한다.

도 9는, 2 way 처리에 있어서의 클록 환승부 206의 회로 구성의 일예를 도시한 도면이다. 위상 설정부 260은, CLKB2에 동기하여 변화하는 입력 데이터 선택 신호를 더 출력한다. 본 실시예에 있어서, CLKA 및 CLKB2의 주파수는 266MHz, CLKB의 주파수는 1.066GHz, 입력 데이터 선택 신호의 주파수는 133MHz이다. 본 실시예에 있어서, CLKB의 주파수는 CLKB2의 주파수의 4배이다. 본 실시예에 있어서, CLKA, CLKB, CLKB2, 및 입력 데이터 선택 신호는, 듀티 비가 50%이다. 또한, 본 실시예에 있어서, 위상 제어부 250이 생성하는 INIT는 3비트이다. INIT의 3비트의 값은, 위상 설정부 260에 의하여 8가지의 위상으로 설정되는 각각의 입력 데이터 선택 신호의 어느 하나에 대응한다. INIT의 하위 2비트의 값은, 위상 설정부 260에 의하여 4가지의 위상으로 설정되는 각각의 CLKB2의 어느 하나에 대응한다.

입력 데이터 수입부 210은, 복수의 플립플롭(282, 284, 286) 및 멀티플렉서 288을 포함한다. 플립플롭 282의 XQ 단자는, 플립플롭 282의 D 단자와 접속된다. 플립플롭 282는, CLKA의 상승 에지를 수취할 때마다, D 단자의 상태를 Q 단자에 반영하고, D 단자의 상태의 반전을 XQ 단자에 반영시킨다. 이에 의하여, 플립플롭 282는, CLKA를 2 분주한 클록인 DIVCLKA0를 플립플롭 284의 클록 입력 단자로, DIVCLKA0를 반주기 지연시킨 클록인 DIVCLKA1을 플립플롭 286의 클록 입력 단자로 각각 공급한다.

플립플롭 284는, DIVCLKA0의 상승 에지의 타이밍에서 INDATA를 수입하고, DIVCLKA0의 상승 에지에 동기하여 INDAOUT0를 출력한다. 플립플롭 286은, DIVCLKA1의 상승 에지의 타이밍에서 INDATA를 수입하고, DIVCLKA1의 상승 에지에 동기하여 INDAOUT1을 출력한다. 이렇게, 플립플롭 284 및 플립플롭 286은, CLKA의 절반의 주파수인 DIVCLKA0 및 DIVCLKA1의 상승 에지의 타이밍에서, 서로 INDATA를 수입하고, INDAOUT0 및 INDAOUT1을 각각 출력한다.

멀티플렉서 288은, 위상 설정부 260으로부터 수취한 입력 데이터 선택 신호에 동기하여, 입력 데이터 선택 신호가 high 상태인 경우에 INDAOUT1을, 입력 데이터 선택 신호가 low 상태인 경우에 INDAOUT0를 선택하고, INDAOUT으로서 출력한다. 또한, 입력 데이터 선택 신호는, DIVCLKA0 및 DIVCLKA1과 실질적으로 동일한 주기로 변화한다. 여기서, 입력 데이터 선택 신호의 위상은, 상승 에지 및 하강 에지가 INDAOUT0 및 INDAOUT1의 아이 개구의 실질적 중앙으로 되도록 미리 초기화된다. 또한, CLKB2의 위상은, 상승 에지가 서로 INDAOUT0 및 INDAOUT1의 아이 개구의 실질적 중앙으로 되도록 미리 초기화된다.

초기화 후의 통상 동작시에 있어서, 멀티플렉서 288은, 입력 데이터 선택 신호에 동기하여, INDAOUT0 및 INDAOUT1을 번갈아 선택하고, INDAOUT으로서 플립플롭 222로 출력한다. 플립플롭 222는 CLKB2에 동기하여 INDAOUT을 수입하고, OUTDATA를 시험 판정부 204로 출력한다. 이러한 동작에 의하여, 초기화 후에 CLKA의 타이밍이 변동하고, 입력 데이터 선택 신호의 상승 에지 및 하강 에지에 대하여, INDAOUT0 및 INDAOUT1의 타이밍이 변동하는 경우, 멀티플렉서 288은, INDAOUT0 및 INDAOUT1의 타이밍의 변동에 대하여 가장 여유 있는 위치에서, INDAOUT을 출력할 수 있다. 유사하게, 플립플롭 222는, INDAOUT0 및 INDAOUT1의 타이밍의 변동에 대하여 가장 여유 있는 위치에서 INDAOUT을 수입할 수 있다.

비교 클록 생성부 230은, CLKA를 한 주기만큼 지연시킴으로써, INDAOUT0 및 INDAOUT1의 각각의 아이 개구에 대하여, 번갈아 실질적 중앙에 위치하는 RDCLK를 생성한다. 위상 변화 클록 생성부 266은, 복수의 플립플롭(430, 432)을 포함한다. 플립플롭 430의 D 단자는, 플립플롭 432의 XQ 단자에 접속되고, 플립플롭 430의 Q 단자는, 플립플롭 432의 D 단자에 접속된다. 각각의 플립플롭 430 및 플립플롭 432는, 기준 클록 생성부 262가 생성한 CLKB를 클록 입력 단자에서 각각 수취한다.

플립플롭 430은, CLKB의 상승 에지를 수취할 때마다 D 단자의 상태를 Q 단자에 반영시키고, Q 단자로부터 CLKB를 4 분주한 분주 기준 클록을 출력하고, XQ 단자로부터 분주 기준 클록을 반전시킨 반전 분주 기준 클록을 출력한다. 또한, 플립플롭 432는, Q 단자로부터 플립플롭 430의 Q 단자의 분주 기준 클록을 CLKB의 한 주기만큼 지연시킨 위상 지연 기준 클록을 출력한다. 또한, 플립플롭 432는, XQ 단자로부터 플립플롭 430의 XQ 단자의 반전 분주 기준 클록을 CLKB의 한 주기만큼 지연시킨 위상 지연 기준 클록을 출력한다.

멀티플렉서 268은, 복수의 플립플롭(430, 432)이 각각 생성한 분주 기준 클록, 반전 분주 기준 클록, 및 복수의 위상 지연 기준 클록을 단자 0으로부터 3에서 각각 수취한다. 그리고 멀티플렉서 268은, 위상 제어부 250으로부터 수취한 INIT의 하위 2비트의 값에 따른 단자의 클록을, CLKB2로서 플립플롭 222로 출력한다.

위상 설정부 260은, 선택 신호 생성부 400을 더 포함한다. 선택 신호 생성부 400은, 복수의 플립플롭(402, 404, 406, 408), 멀티플렉서 410, 및 배타적 논리합 회로 412를 포함한다. 플립플롭 402의 XQ 단자는, 플립플롭 402의 D 단자와 접속된다. 플립플롭 402는, 플립플롭 430이 생성한 분주 기준 클록을 클록 입력 단자에서 수취한다. 그리고 플립플롭 402는, 분주 기준 클록의 상승 에지를 수취할 때마다, D 단자의 상태를 Q 단자에 반영시키고, D 단자의 상태의 반전을 XQ 단자에 반영시킨다. 이에 의하여, 플립플롭 402는, 분주 기준 클록을 2 분주한 클록을 생성하고, 멀티플렉서 410의 단자 0으로 보낸다.

유사하게, 플립플롭 404는, 플립플롭 432의 Q 단자로부터 출력된 위상 지연 기준 클록을 2 분주한 클록을 생성하고, 멀티플렉서 410의 단자 1에 보낸다. 플립플롭 406은, 플립플롭 430의 XQ 단자로부터 출력된 반전 분주 기준 클록을 2 분주한 클록을 생성하고, 멀티플렉서 410의 단자 2에 보낸다. 플립플롭 408은, 플립플롭 432의 XQ 단자로부터 출력된 위상 지연 기준 클록을 2 분주한 클록을 생성하고, 멀티플렉서 410의 단자 3으로 보낸다.

멀티플렉서 410은, 위상 제어부 250으로부터 수취한 INIT의 하위 2비트의 값에 기초한 단자의 클록을 배타적 논리합 회로 412로 출력한다. 위상 제어부 250으로부터 수취한 INIT의 상위 1비트의 값이 0인 경우, 배타적 논리합 회로 412는, 멀티플렉서 410의 출력을 입력 데이터 선택 신호로서 멀티플렉서 288로 출력하고, INIT의 상위 1비트의 값이 1인 경우, 멀티플렉서 410의 출력을 반전시켜, 입력 데이터 선택 신호로서 멀티플렉서 288로 출력한다. 또한, 복수의 플립플롭(402, 404, 406, 408) 및 멀티플렉서 410은, 분주 위상 변화 클록 선택부의 일예이다. 또한, 배타적 논리합 회로 412는, 선택 신호 생성부의 일예이다.

여기서 초기화의 동작에 있어서, 멀티플렉서 268은, 위상 제어부 250으로부터 INIT의 하위 2비트의 값에 따라, 복수의 플립플롭(430, 432)이 각각 생성한 분주 기준 클록, 반전 분주 기준 클록, 및 복수의 위상 지연 기준 클록의 어느 것을, CLKB2로서 출력한다. 멀티플렉서 410은, 위상 제어부 250으로부터 INIT의 하위 2비트의 값에 따라, 멀티플렉서 268이 선택한 클록을 2 분주한 클록을 선택하고, 배타적 논리합 회로 412로 출력한다. 배타적 논리합 회로 412는, 위상 제어부 250으로부터 INIT의 상위 1비트의 값에 따라, 멀티플렉서 410으로부터 수취한 클록을 반전시켜 멀티플렉서 268로 공급한다.

그리고 위상 제어부 250은, 클록 생성부 104 및 기준 클록 생성부 262에 제어 신호를 공급하고, CLKA 및 CLKB를 발생시킨다. 플립플롭 284 및 플립플롭 286은, CLKA의 절반의 주파수인 DIVCLKA0 및 DIVCLKA1의 상승 에지의 타이밍에서, 번갈아 INDATA를 각각 수입하고, INDAOUT0 및 INDAOUT1을 각각 출력한다. 그리고 멀티플렉서 288은, CLKA에 대하여 소정의 위상으로 설정된 입력 데이터 선택 신호에 동기하여, INDAOUT0 및 INDAOUT1을 번갈아 선택하고, INDAOUT으로서 플립플롭 222로 출력한다. 플립플롭 222는, CLKA에 대하여 소정의 위상으로 설정된 CLKB2에 동기하여 INDAOUT을 수입하고, OUTDATA를 출력한다.

플립플롭 242는, RDCLK에 동기하여 OUTDATA를 수입한다. 판정부 244는, DIAG 신호를 AND 게이트 246에 공급함으로써, 플립플롭 242가 수입한 OUTDATA를 RDT로서 수취한다. 그리고 판정부 244는, RDT와 기대값을 비교하고, RDT의 합격 또는 불합격을 판정한다. 위상 제어부 250은, 출력 데이터 판정부 240이 수입한 OUTDATA를 판정한 결과를 수취한다. 위상 제어부 250은, 복수의 멀티플렉서(268, 410) 및 배타적 논리합 회로 412에 설정하는 INIT의 값을 순차적으로 변경함으로써, CLKB2 및 입력 데이터 선택 신호의 위상을 순차적으로 변경한다. 이에 의하여, 위상 제어부 250은, 출력 데이터 판정부 240의 판정 결과가 합격으로부터 불합격으로 변화하는 CLKB2의 위상을 검출한다.

위상 제어부 250은, 출력 데이터 판정부 240의 판정 결과가 합격으로부터 불합격으로 변화하는 위상을 검출한 경우, 위상 변화 클록 선택부 264에 설정하는 CLKB2의 위상의 변경을 정지하고, 초기화 동작을 종료한다. 초기화 동작 종료 후는, 설정된 INIT의 값에 대응하는 위상의 입력 데이터 선택 신호에 동기하여, 멀티플렉서 288은, INDAOUT0 및 INDAOUT1을 번갈아 선택하고, INDAOUT을 출력한다. 또한, 설정된 INIT의 값에 대응하는 위상의 CLKB2에 동기하여, 플립플롭 222는, INDAOUT을 수입하고, 당해 CLKB2에 동기하여 OUTDATA를 시험 판정부 204로 출력한다. 따라서, 본 실시예에 있어서도, CLKB2의 상승 에지를 INDAOUT0 및 INDAOUT1의 각각의 아이 개구의 실질적 중앙에 맞출 수 있다.

또한, 본 실시예에 있어서도, 도 5에 있어서 설명한 초기화 동작을 적용할 수 있다. 이 경우, 단계 106에 있어서, 위상 제어부 250은, INIT의 값이 7인가 아닌가를 판정한다. 또한, 단계 116에 있어서, 위상 제어부 250은, PERIOD의 발생을 기준으로 하여, 클록 생성부 104에 CLKA를, 예를 들면 3 클록 출력시키고, CLKA를 다시 정지시킨다.

또한, CLKA와 CLKB가 동일한 주파수인 경우, 위상 변화 클록 생성부 266 및 선택 신호 생성부 400에 가변 지연 회로를 사용함으로써, CLKB의 위상 조정이 가능하게 된다. 인터리브 회로를 사용하여 마진을 확보할 수 있는 경우는, 입력 데이터 선택 신호로서, CLKB와 CLKB의 반전을 전환함으로써, CLKB2의 위상 조정이 가능하게 된다.

도 10은, CLKA의 위상과 CLKB2의 위상이 가장 어긋나 있는 경우의 클록 환승부 206의 초기화 동작을 설명하는 타이밍 차트이다. 본 실시예에 있어서, 위상 제어부 250은, PERIOD의 발생을 기준으로 하여, 클록 생성부 104에 CLKA를, 예를 들면 3 클록 출력시키고, CLKA를 정지시킨다. 그리고 판정부 244는, 수입한 RDT를 기대값과 비교하여 합격 또는 불합격을 판정한다. 본 도면에 있어서, 위상 제어부 250가 INIT의 값을 3으로부터 4로 변화시킴으로써 CLKB2의 위상을 변화시킨 경우, 판정부 244의 판정 결과가 합격으로부터 불합격으로 변화하고 있다. 위상 제어부 250은, INIT의 값을 4로 설정하여 초기화 동작을 종료한다.

INIT의 값이 4인 경우, PERIOD 발생 후, 3 클록째의 CLKA에 대응하는 입력 데이터 선택 신호의 상태가 1로 되어 있으므로, 이 경우의 CLKB2의 상승 에지는, INDAOUT1에 대응한다. 이 경우, INDAOUT1의 아이 개구의 실질적 중앙에 CLKB2의 상승 에지가 위치하고 있다. 따라서, 본 실시예에 있어서, INIT의 값이 4인 경우에 CLKB2의 위상이 최적으로 된다.

도 11은, CLKA의 위상과 CLKB2의 위상이 가장 근접한 경우의 클록 환승부 206의 초기화 동작을 설명하는 타이밍 차트이다. 본 실시예에 있어서, 1회째의 INIT의 값이 0인 경우, 위상 제어부 250은, RDT의 불합격을 검출한다. 그러나 위상 제어부 250은, 이전 회의 RDT의 판정 결과를 불합격으로 초기화하고 있으므로, 판정 결과가 합격으로부터 불합격으로 변화하는 것을 검출하지 않는다. 그리고 위상 제어부 250은, INIT의 값이 5인 경우, 합격의 판정 결과를 판정부 244로부터 수취한다. 그 후, 위상 제어부 250은, INIT의 값이 0인 경우의 판정 결과를 수취함으로써, 판정 결과가 합격으로부터 불합격으로 변화하는 것을 검출한다. 위상 제어부 250은, INIT의 값을 0으로 설정하여 초기화 동작을 종료한다.

INIT의 값이 0인 경우, PERIOD 발생 후, 3 클록째의 CLKA에 대응하는 입력 데이터 선택 신호의 상태가 1로 되어 있으므로, 이 경우의 CLKB2의 상승 에지는, INDAOUT1에 대응한다. 이 경우, INDAOUT1의 아이 개구의 실질적 중앙에 CLKB2의 상승 에지가 위치하고 있다. 따라서, 본 실시예에 있어서, INIT의 값이 0인 경우에 CLKB2의 위상이 최적으로 된다.

이상 본 발명의 실시 형태를 이용하여 설명하였으나, 본 발명의 기술적 범위는 상기 실시의 형태에 기재된 범위로는 한정되지 않는다. 상기 실시의 형태에, 다양한 변경 또는 개량을 가할 수 있다. 그러한 변경 또는 개량을 가한 형태도 본 발명의 기술적 범위에 포함될 수 있다는 것이, 청구의 범위의 개재로부터 명백하다.

상기 설명으로부터 명백한 바와 같이, 본 발명에 관한 클록 환승 장치에 의하면, 클록의 위상을 제어 회로에 의하여 맞추어 넣기 때문에, 패턴 길이, 케이블 길이, 및 프로세스 편차를 고려할 필요가 없어지고, 인터리브 회로의 상수(相數)를 적게 할 수 있다. 따라서, 설계 작업량을 감소시키고, 소비 전력을 삭감할 수 있다. 또한, 신호 라인마다 가변 지연 회로를 설치할 필요가 없으므로, 초기화에 걸리는 시간을 삭감할 수 있다.

Claims

전송 클록에 동기하여 공급되는 입력 데이터를, 상기 전송 클록과 위상이 서로 다른 내부 클록에 동기시켜 출력하는 클록 환승 장치에 있어서,

각각의 클록 상승 에지(edge) 또는 각각의 클록 하강 에지가, 대응하는 상기 입력 데이터의 아이(EYE) 개구의 중앙에 위치하는 비교 클록을, 상기 전송 클록에 기초하여 생성하는 비교 클록 생성부와,

초기화 시에는 상기 내부 클록의 위상이 상기 비교 클록의 위상과 동일하게 되도록 상기 내부 클록의 위상을 설정하고, 초기화 후에는 설정된 위상으로 상기 내부 클록을 출력하도록 제어하는 초기화부와,

상기 초기화부가 위상을 제어한 상기 내부 클록과 상기 입력 데이터를 수취하고, 당해 입력 데이터를 당해 내부 클록에 동기시켜 출력 데이터로서 출력하는 데이터 출력부

를 포함하는 클록 환승 장치.
제1항에 있어서,

상기 전송 클록의 클록 상승 에지 또는 클록 하강 에지에 동기하여 상기 입력 데이터를 수입(收入; 거두어들임)함으로써, 상기 전송 클록의 상승 에지 또는 하강 에지에 동기하여 변화하는 상기 입력 데이터를 생성하고, 상기 데이터 출력부로 출력하는 입력 데이터 수입부를 더 포함하되,

상기 비교 클록 생성부는, 상기 전송 클록을 반주기 지연시킴으로써, 각각의 클록 상승 에지 또는 각각의 클록 하강 에지가, 상기 입력 데이터 수입부가 출력한 상기 입력 데이터의 아이 개구의 중앙에 위치하는 상기 비교 클록을 생성하는 클록 환승 장치.
제1항에 있어서,

상기 초기화부는,

상기 데이터 출력부가 출력한 상기 출력 데이터를, 상기 비교 클록에 동기하여 수입하고, 수입한 상기 출력 데이터와, 미리 격납되어 있는 상기 출력 데이터의 기대값을 비교함으로써, 상기 출력 데이터의 합격 또는 불합격을 판정하는 판정부와,

상기 판정부가 판정한 판정 결과에 기초하여, 위상을 설정하는 위상 설정 신호를 생성하는 위상 제어부와,

상기 위상 제어부가 생성한 위상 설정 신호에 기초하여 상기 내부 클록의 위상을 설정하고, 위상을 설정한 상기 내부 클록에 따라 상기 데이터 출력부로 하여금 상기 출력 데이터를 출력하게 하고, 상기 출력 데이터를, 설정된 상기 내부 클록의 위상에 대응하여 상기 판정부로 하여금 판정하게 하는 위상 설정부를 포함하되,

상기 위상 제어부는, 상기 위상 설정 신호를 순차적으로 변경함으로써, 상기 위상 설정부로 하여금 상기 내부 클록의 위상을 순차적으로 변경시키고, 변경된 각각의 위상에 대응하는 상기 판정부의 판정 결과를 수취하고, 상기 판정 결과가 합격으로부터 불합격으로 변화한 경우, 상기 위상 설정 신호의 변경을 정지함으로써 상기 내부 클록의 위상을 상기 비교 클록의 위상과 동일하게 하는 클록 환승 장치.
제3항에 있어서,

상기 위상 설정부는,

주파수가 상기 내부 클록의 정수 배인 기준 클록을 생성하는 기준 클록 생성부와,

상기 기준 클록 생성부가 생성한 상기 기준 클록을 분주(分周)함으로써 상기 내부 클록과 동일한 주파수인 분주 기준 클록과, 상기 분주 기준 클록을 반전시킨 반전 분주 기준 클록과, 상기 분주 기준 클록 및 상기 반전 분주 기준 클록의 위상을 상기 기준 클록의 한 주기만큼 각각 지연시킨 복수의 위상 지연 기준 클록을 생성하는 위상 변화 클록 생성부와,

상기 위상 제어부로부터 수취한 상기 위상 설정 신호에 기초하여, 상기 위상 변화 클록 생성부가 생성한 상기 분주 기준 클록, 상기 반전 분주 기준 클록, 및 각각의 상기 위상 지연 기준 클록 중 어느 하나를 선택하고, 상기 내부 클록으로서 상기 데이터 출력부로 출력하는 위상 변화 클록 선택부

를 포함하는 클록 환승 장치.
제3항에 있어서,

상기 위상 설정부는, 상기 내부 클록에 동기하여 변화하는 입력 데이터 선택 신호를 더 생성하고,

상기 클록 환승 장치는,

상기 전송 클록을 분주한 분주 전송 클록의, 클록 상승 에지에서 상기 입력 데이터를 수입하고, 상기 분주 전송 클록의 클록 상승 에지에 동기하여 상기 입력 데이터를 출력하는 상승 수입부와,

상기 분주 전송 클록의, 클록 하강 에지에서 상기 입력 데이터를 수입하고, 상기 분주 전송 클록의 클록 하강 에지에 동기하여 상기 입력 데이터를 출력하는 하강 수입부와,

상기 상승 수입부 및 상기 하강 수입부가 각각 출력하는 상기 입력 데이터를, 상기 분주 전송 클록과 동일한 주기로 변화하는 상기 입력 데이터 선택 신호에 동기하여 번갈아 선택하고, 선택한 상기 입력 데이터를 상기 데이터 출력부로 출력하는 입력 데이터 선택부를 더 포함하되,

상기 비교 클록 생성부는, 상기 전송 클록을 한 주기만큼 지연시킴으로써, 상기 상승 수입부가 출력한 상기 입력 데이터 및 상기 하강 수입부가 출력한 상기 입력 데이터의 각각의 아이 개구에 대하여, 번갈아 중앙에 위치하는 상기 비교 클록을 생성하는 클록 환승 장치.
제5항에 있어서,

상기 위상 설정부는,

주파수가 상기 내부 클록의 정수 배인 기준 클록을 생성하는 기준 클록 생성부와,

상기 기준 클록 생성부가 생성한 상기 기준 클록을 분주함으로써 상기 내부 클록과 동일한 주파수인 분주 기준 클록과, 상기 분주 기준 클록을 반전시킨 반전 분주 기준 클록과, 상기 분주 기준 클록 및 상기 반전 분주 기준 클록의 위상을 상기 기준 클록의 한 주기만큼 각각 지연시킨 복수의 위상 지연 기준 클록을 생성하는 위상 변화 클록 생성부와,

상기 위상 제어부로부터 수취한 상기 위상 설정 신호에 기초하여, 상기 위상 변화 클록 생성부가 생성한 상기 분주 기준 클록, 상기 반전 분주 기준 클록, 및 복수의 상기 위상 지연 기준 클록 중 어느 하나를 선택하고, 상기 내부 클록으로서 상기 데이터 출력부로 출력하는 위상 변화 클록 선택부와,

상기 위상 변화 클록 생성부가 생성한 상기 분주 기준 클록, 상기 반전 분주 기준 클록, 및 복수의 상기 위상 지연 기준 클록을 각각 분주한 분주 위상 변화 클록을 각각 생성하고, 상기 위상 제어부로부터 수취한 상기 위상 설정 신호에 기초하여, 복수의 상기 분주 위상 변화 클록 중 어느 하나를 선택하고, 선택 분주 위상 변화 클록으로서 출력하는 분주 위상 변화 클록 선택부와,

상기 위상 제어부로부터 수취한 상기 위상 설정 신호에 기초하여, 상기 분주 위상 변화 클록 선택부가 출력한 상기 선택 분주 위상 변화 클록, 및 상기 선택 분주 위상 변화 클록의 반전 중 어느 하나를 상기 입력 데이터 선택 신호로서, 상기 입력 데이터 선택부로 공급하는 선택 신호 생성부를 포함하는 클록 환승 장치.
출력 신호와, 상기 출력 신호에 동기된 전송 클록을 출력하는 전자 디바이스를 시험하는 시험 장치에 있어서,

상기 전자 디바이스를 시험하기 위한 시험 패턴을 생성하는 시험 패턴 생성부와,

소망의 타이밍을 발생시키는 타이밍 발생기와,

상기 시험 패턴 및 상기 타이밍 발생기가 발생시킨 타이밍에 기초하여, 상기 전자 디바이스로 입력되는 시험 신호를 성형하는 파형 성형부와,

상기 전송 클록 및 상기 출력 신호를 수취하고, 수취한 출력 신호를, 전송 클록과 위상이 서로 다른 당해 시험 장치의 내부 클록에 동기시키는 클록 환승부와,

상기 클록 환승부가 상기 내부 클록에 동기시킨 상기 출력 신호에 기초하여, 상기 전자 디바이스의 양부를 판정하는 시험 판정부를 포함하되,

상기 클록 환승부는,

각각의 클록 상승 에지 또는 각각의 클록 하강 에지가, 대응하는 상기 출력 신호의 아이 개구의 중앙에 위치하는 비교 클록을, 상기 전송 클록에 기초하여 생성하는 비교 클록 생성부와,

상기 내부 클록의 위상이 상기 비교 클록의 위상과 동일하게 되도록, 상기 내부 클록의 위상을 제어하는 초기화부와,

상기 초기화부가 위상을 제어한 상기 내부 클록과, 상기 출력 신호를 수취하고, 당해 출력 신호를 당해 내부 클록에 동기시켜 출력하는 데이터 출력부를 포함하는 시험 장치.