JP4454798B2 - クロック再生装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、入力デジタル信号からクロック信号を再生するための、クロック再生装置に関する。
【０００２】
【従来の技術】
デジタル信号を用いた通信装置等においては、クロック再生装置を備えて、信号処理に用いるクロック信号を、相手側から受け取った入力信号から再生して発生させることによって、入力信号のクロック周波数の変化に対して、常に追従できるようにするのが一般的である。
図３３は、従来のクロック再生装置の一例を示す図、図３４は、この従来例におけるクロック再生装置のオープンループ状態での周波数特性を示す図である。このクロック再生装置は、特開昭６３−２４９９７号公報において、クロック抽出回路として、開示されているものである。
この従来例のクロック再生装置においては、図３３に示すように、ゲート１０１と、位相比較器１０２と、加算器１０３と、ループフィルタ１０４と、ＶＣＯ（Voltage Controlled Oscillator ：電圧制御発振器）１０５と、分周器１０６と、周波数比較器１０７とを備えた構成を有している。
【０００３】
ゲート１０１は、ドロップアウト信号によって、入力データであるデジタル信号を遮断する。位相比較器１０２は、ゲート１０１からのデジタル信号と分周器１０６からのクロック信号との、位相差に応じた出力を発生する。
周波数比較器１０７は、基準信号とクロック信号との、周波数差に応じた出力を発生する。加算器１０３は、位相比較器１０２からの出力と、周波数比較器１０７からの出力とを加算する。ループフィルタ１０４は、図３４（ａ）に示すように、周波数ｆ１１１と周波数ｆ１１２との間で平坦な周波数特性を持ち、加算器１０３からの加算結果に応じた電圧を発生して、ＶＣＯ１０５に出力する。
クロック再生装置全体としては、オープンループ状態において、図３４（ｂ）に示すような周波数特性を持ち、ループフィルタ１０４からの出力電圧に応じた周波数の信号を発生する。分周器１０６は、ＶＣＯ１０５が発生した信号を分周して、クロック信号を生成する。
【０００４】
次に、図３３に示されたクロック再生装置の動作を説明する。位相比較器１０２において、入力デジタル信号とクロック信号との位相差に応じた出力を発生するとともに、周波数比較器１０７において、クロック信号と基準信号との周波数差に応じた出力を発生する。そして、加算器１０３において、位相比較器１０２の出力と周波数比較器１０７の出力とを加算し、加算結果の信号をループフィルタ１０４を介して帯域制限して得られた電圧をＶＣＯ１０５に供給することによって、ＶＣＯ１０５が発生した信号を分周器１０６で分周して、クロック信号を生成する。したがって、図３３に示されたクロック再生装置によれば、入力デジタル信号とクロック信号との位相比較結果、又はクロック信号と基準信号との周波数比較結果の、いずれか卓越した方の出力に応じて、位相比較モード又は周波数比較モードで動作して、入力デジタル信号又は基準信号に同期したクロック信号を発生することができる。
【０００５】
しかしながら、図３３に示された従来例のクロック再生装置では、加算器１０３がアナログ回路で構成されているので、加算器１０３の直線性が悪いと、加算結果が影響を受ける。そのため、位相比較器１０２からの位相差に基づく出力と、周波数比較器１０７からの周波数差に基づく出力とに正確に対応する加算結果が得られないので、入力デジタル信号に応じた周波数のクロック信号を再生することができない。
また、加算器１０３は、アナログ回路からなっているため、製造時の誤差に基づいて動作等にばらつきが生じる恐れがあり、そのため、均一なクロック再生装置を実現することができない。
さらに、この従来例のクロック再生装置では、位相比較モードで動作中に、周波数比較結果の出力が外乱となって、正常な動作を妨げられることがある。
【０００６】
これに対して、位相比較モードの系と、周波数比較モードの系とを完全に分離することによって、このような問題点を解消したクロック再生装置が提案されている。
【０００７】
図３５は、従来のクロック再生装置の他の例を示したものであって、特開平１１−４１２２２号公報において、非同期データ復調回路として、開示されているものである。
この従来例のクロック再生装置においては、図３５に示すように、位相比較部２０１と、位相・周波数比較部２０２と、選択部２０３と、ループフィルタ２０４と、ＶＣＯ２０５と、周波数検出部２０６と、タイマー２０７とを備えた構成を有している。
この図３５のクロック再生装置では、アナログ回路による加算器はないので、図３３の従来例のような、製造時の誤差に基づく均一性の不足という問題は解決されている。
【０００８】
位相比較部２０１は、入力データ信号と出力クロック信号との位相を比較することによって、出力クロック信号周波数を上昇させるためのＵＰ信号、又は低下させるためのＤＮ信号を発生する。位相・周波数比較部２０２は、出力クロック信号と基準クロック信号との周波数を比較することによって、出力クロック信号周波数を上昇させるためのＵＰ信号、又は低下させるためのＤＮ信号を発生する。選択部２０３は、位相比較部２０１又は位相・周波数比較部２０２の出力を選択して、選択結果のＵＰ信号又はＤＮ信号を出力する。ループフィルタ２０４はチャージポンプ回路を含み、入力信号に対して直流再生及び帯域制限を行って得た信号をＶＣＯ２０５に供給する。ＶＣＯ２０５は、ループフィルタ２０４の出力電圧に応じた周波数の信号を発振する。周波数検出部２０６は、システムリセット信号の入力ごとに、出力クロック信号と基準クロック信号とのそれぞれの周波数を計数して、それぞれの計数結果の差が所定値を超えたとき、出力信号Ｅｏを発生する。タイマー２０７は、信号Ｅｏの発生によって起動し、一定の動作時間中、有意になる信号を出力する。選択部２０３は、タイマー２０７の出力発生期間中、位相・周波数比較部２０２の出力を選択し、それ以外の期間は、位相比較部２０１の出力を選択する。
【０００９】
次に、図３５に示されたクロック再生装置の動作を説明する。入力データ信号周波数に対する、ＶＣＯ２０５の出力クロック信号の同期が確立した状態では、周波数検出部２０６は出力を発生せず、したがって、タイマー１０７は不動作状態であって、選択部２０３は、位相比較部２０１の出力を選択している。この状態では、クロック再生装置は、入力データ信号と出力クロック信号との、位相比較モードでのＰＬＬ（Phase Locked Loop ：位相同期ループ）動作を行って、出力クロック信号周波数を入力データ信号に追従させる制御を行っている。
一方、入力データ信号周波数に対する、ＶＣＯ２０５の出力クロック信号の同期が外れた状態では、周波数検出部２０６からの出力信号Ｅｏの発生によって、タイマー２０７が動作し、選択部２０３は、タイマー動作期間中、位相・周波数比較部２０２の出力を選択している。この状態では、クロック再生装置は、基準クロック信号と出力クロック信号との、位相周波数比較モードでのＰＬＬ動作を行って、出力クロック信号周波数を基準クロック信号に同期させる制御を行う。この際、タイマー２０７の動作時間Ｔｏを、同期確立に必要かつ十分な時間に選ぶことによって、動作時間Ｔｏの終了時、クロック再生装置は、基準クロック信号に同期した状態になっているので、選択部２０３が再び位相比較部２０１の出力を選択したとき、直ちに入力データ信号に同期して動作することができる。
【００１０】
【発明が解決しようとする課題】
しかしながら、図３５に示された従来例のクロック再生装置では、入力データ信号周波数の変動に追従してクロック再生動作を継続できる範囲である、ジッタトレランスが狭いという問題があった。
これは、入力データ信号と出力データ信号との位相を、一旦同期させたのちに入力データ信号の位相が緩やかに変動する場合には、同期外れと判定せずに連続して追従することが望ましいが、位相比較モードから位相周波数比較モードへ切り替えるときの所定の位相差の大きさと、逆の切り替え時の所定の位相差の大きさとが同一であるので、位相周波数比較モードで位相差をできるだけ小さくなるように追い込む際の所定の位相差に合わせて、２つの所定の位相差を同じ大きさに設定せざるを得ないためである。
また、この従来例では、同期外れ発生時、位相比較モードに戻るまでに、無駄な時間を費やす恐れがあるという問題があった。
これは、同期外れ時に、位相比較モードに戻るまでの時間は、タイマー２０７で定まる所定時間に定められているため、同期確立が早期に行われた場合でも、タイマー時間の終了まで待たなければならず、無駄時間が発生する場合があるためである。
【００１１】
この発明は、上述の事情に鑑みてなされたものであって、位相比較モードの系と、位相周波数比較モードの系とを分離し、さらに、位相周波数比較モードにおいて位相差が所定の位相差に等しいか、より小さくなって同期が合ったことの検出は、位相比較モードにおいて同期が外れたことの検出よりも厳しく、すなわち所定の位相差をより小さく設定することによって、入力データ信号の位相や周波数が変動する場合に、出力クロック信号の位相を確実に合わせて同期をとることができるとともに、ジッタトレランスを大きくすることができる、クロック再生装置を提供することを目的としている。
また、同期外れが発生したときに、位相比較モードに戻るまでに無駄な時間を費やすことがないようにすることを目的としている。
【００１２】
【課題を解決するための手段】
上記課題を解決するため、請求項１記載の発明は、クロック再生装置に係り、入力された制御信号に応じた周波数のクロック信号を発生する発振手段と、入力データ信号と上記クロック信号との位相を比較して、該両信号の位相差を修正するための第１の制御信号を生成する第１の比較手段と、上記クロック信号を分周した信号と参照信号との位相を比較して、上記クロック信号の周波数ずれを修正するための第２の制御信号を生成する第２の比較手段と、上記第１の制御信号又は第２の制御信号を選択して、上記発振手段に供給するための制御信号を出力する切り替え手段と、上記クロック信号を分周した信号と上記参照信号との位相差が第１の所定の範囲内になったことを検出すると、第１の検出信号を出力する第１の検出手段と、上記クロック信号を分周した信号と上記参照信号との位相差が上記第１の所定の範囲よりも広い第２の所定の範囲外になったことを検出すると、第２の検出信号を出力する第２の検出手段とを有する制御手段とを備え、該制御手段が、上記第１の検出手段が上記第１の検出信号を出力すると、上記切り替え手段に上記第１の制御信号を選択させる一方、上記第２の検出手段が上記第２の検出信号を出力すると、上記切り替え手段に上記第２の制御信号を選択させることを特徴としている。
【００１３】
また、請求項２記載の発明は、請求項１記載のクロック再生装置に係り、上記第２の検出手段が、上記参照信号の半周期間における、上記クロック信号を分周したそれぞれ異なる位相を有する複数の信号のエッジの存否の状態が所定状態でないことを検出したとき、上記検出信号を発生することを特徴としている。
また、請求項３記載の発明は、請求項２記載のクロック再生装置に係り、上記第２の検出手段における、上記クロック信号を分周したそれぞれ異なる位相を有する複数の信号が、上記クロック信号を分周した信号と、上記クロック信号を分周した信号に対して９０°位相を異にする信号と、上記クロック信号を分周した信号に対して１８０°位相を異にする信号とからなることを特徴としている。
【００１４】
また、請求項４記載の発明は、請求項１乃至３のいずれか１記載のクロック再生装置に係り、上記クロック信号を分周した信号が、上記クロック信号をｎ分周した信号であることを特徴としている。
また、請求項５記載の発明は、請求項１乃至４のいずれか１記載のクロック再生装置に係り、上記第１の検出手段が、上記参照信号を計数する複数段の計数手段と、該計数手段が計数終了したときセットし、上記クロック信号を分周した信号と上記参照信号との位相差が所定範囲内になったときリセットする保持手段とを備え、該保持手段のリセット時の出力状態に対応して上記検出信号を発生することを特徴としている。
【００１５】
また、請求項６記載の発明は、請求項１乃至５のいずれか１記載のクロック再生装置に係り、上記発振手段が、入力された制御信号の高域成分を除去するフィルタ手段と、該フィルタ手段の出力電圧に応じた周波数のクロック信号を発生する電圧制御発振手段とからなることを特徴としている。
また、請求項７記載の発明は、請求項１乃至６のいずれか１記載のクロック再生装置に係り、上記第１の検出手段が、上記クロック信号を分周した信号と上記参照信号との位相差が上記第１の所定の範囲内になったことをアナログ的に検出し、かつ上記第２の検出手段が、上記クロック信号を分周した信号と上記参照信号との位相差が上記第１の所定の範囲よりも広い上記第２の所定の範囲外になったことをデジタル的に検出することを特徴としている。
【００１６】
【作用】
この発明の構成では、最初、第２の比較手段からの、クロック信号を分周した信号と参照信号との位相の比較結果に基づく、クロック信号の周波数ずれを修正するための第２の制御信号を発振手段に供給して、この制御信号に応じた周波数のクロック信号を発生させることによって、逓倍ＰＬＬの系として動作する。
逓倍ＰＬＬの系として動作中に、第１の検出手段で、クロック信号を分周した信号と参照信号との位相差が第１の所定範囲内になったことを検出したとき、切り替え手段を動作させて、第１の比較手段からの、入力データ信号とクロック信号との位相の比較結果に基づく、両信号の周波数差を修正するための第１の制御信号を発振手段に供給して、この制御信号に応じた周波数のクロック信号を発生させることによって、クロックリカバリの系として動作する。
そして、クロックリカバリの系として動作中に、第２の検出手段で、クロック信号を分周した信号と参照信号との位相差が第２の所定範囲外になったことを検出したとき、切り替え手段を動作させて、第２の制御信号を発振手段に供給して、再び逓倍ＰＬＬの系として動作する。
この発明によれば、第２の検出手段で第２の所定範囲外として設定できる位相差の範囲が広いので、入力データ信号周波数の大幅な変化範囲に対して、クロックリカバリ動作を継続することができ、広い範囲のジッタトレランスの要求に対応することができる。
【００１７】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。説明は、実施例を用いて具体的に行う。
図１は、この発明の一実施例であるクロック再生装置の構成を示す回路図、図２は、同実施例における位相比較器の構成例を示すブロック図、図３は、同実施例における位相比較器の動作を説明するための波形図（１）、図４は、同実施例における位相比較器の動作を説明するための波形図（２）、図５は、同実施例における位相比較器の動作を説明するための波形図（３）、図６は、同実施例における位相／周波数比較器の構成例を示す回路図、図７は、同実施例における位相／周波数比較器の出力の波形を示す波形図、図８は、同実施例における位相／周波数比較器が出力するＵＰ信号の波形を示す波形図、図９は、同実施例における位相／周波数比較器が出力するＤＮ信号の波形を示す波形図、図１０は、同実施例における位相／周波数比較器が出力するＵＰ信号及びＤＮ信号の波形を示す波形図、図１１は、同実施例におけるチャージポンプ回路の構成例を示す回路図、図１２は、同実施例におけるＬＰＦ（Low Pass Filter ：低域通過ろ波器）の構成例を示す回路図、図１３は、同実施例におけるアナログ周波数同期−ＩＮ検出回路の構成例を示す回路図、図１４は、同実施例におけるアナログ周波数同期−ＩＮ検出回路の動作を説明するための波形図、図１５は、同実施例における立ち上がりエッジ検出回路の構成例を示す回路図、図１６は、同実施例における立ち上がりエッジ検出回路の動作を説明するための波形図、図１７は、同実施例におけるデジタル周波数同期−ＯＵＴ検出回路の構成例を示す回路図、図１８は、同実施例におけるデジタル周波数同期−ＯＵＴ検出回路の動作を説明するための波形図（１）、図１９は、同実施例におけるデジタル周波数同期−ＯＵＴ検出回路の動作を説明するための波形図（２）、図２０は、同実施例におけるデジタル周波数同期−ＯＵＴ検出回路の周波数同期はずれ検出真理値表を示す図、図２１は、同実施例における立ち下がりエッジ検出回路の構成例を示す回路図、図２２は、同実施例における立ち下がりエッジ検出回路の動作を説明するための波形図、図２３は、ジッタトレランスの一例を示す図、図２４は、同実施例における周波数同期外れ検出動作を説明するための波形図（１）、図２５は、同実施例における周波数同期外れ検出動作を説明するための波形図（２）、図２６は、同実施例における周波数同期外れ検出動作を説明するための波形図（３）、図２７は、同実施例における同期外れ検出時の周波数ずれを示す図（１）、また、図２８は、同実施例における周波数同期外れ検出動作を説明するための波形図（４）、図２９は、同実施例における周波数同期外れ検出動作を説明するための波形図（５）、図３０は、同実施例における周波数同期外れ検出動作を説明するための波形図（６）、図３１は、同実施例における同期外れ検出時の周波数ずれを示す図（２）、また、図３２は、同実施例における同期外れ検出時の周波数ずれを示す図（３）である。
【００１８】
この例のクロック再生装置は、図１に示すように、位相比較器１と、位相／周波数比較器２と、チャージポンプ回路３と、チャージポンプ回路４と、モード切り替えセレクタ５と、ＬＰＦ６と、ＶＣＯ７と、分周器８と、アナログ周波数同期−ＩＮ検出回路９と、立ち上がりエッジ検出回路１０と、デジタル周波数同期−ＯＵＴ検出回路１１と、立ち下がりエッジ検出回路１２と、ＳＲ−Ｆ／Ｆ（Set Reset Flip Flop ）１３とから概略構成されている。
【００１９】
位相比較器１は、入力データ信号ａと出力クロック信号ｃとの位相を比較して、比較結果に基づいて、両信号の周波数差を修正するためのＵＰ信号１ａとＤＮ信号１ｂとを生成する。位相／周波数比較器２は、基準クロック信号ｂと、出力クロック信号ｃを８分周した信号８ａとの周波数及び位相を比較して、比較結果に基づいて、位相差を示す信号２ａ，２ｂを出力するとともに、出力クロック信号の周波数ずれを修正するためのＵＰ信号２ｃとＤＮ信号２ｄとを生成する。チャージポンプ回路３は、位相比較器１からのＵＰ信号１ａとＤＮ信号１ｂとに基づいて、出力電圧を生成する。チャージポンプ回路４は、位相／周波数比較器２からのＵＰ信号２ｃとＤＮ信号２ｄとに基づいて、出力電圧を生成する。モード切り替えセレクタ５は、モード切り替え信号１３ａに応じて、チャージポンプ回路３とチャージポンプ回路４のそれぞれの出力電圧を切り替えて出力する。ＬＰＦ６は、モード切り替えセレクタ５の出力電圧から高域成分を除去して、制御電圧を出力する。ＶＣＯ７は、ＬＰＦ６からの制御電圧に応じた周波数の出力クロック信号ｃを発生する。分周器８は、出力クロック信号ｃを８分周して、８分周信号８ａを生成する。アナログ周波数同期−ＩＮ検出回路９は、８分周信号８ａと基準クロック信号ｂとの位相差が所定の範囲内になったことをアナログ的に検出して、検出信号９ａを出力する。立ち上がりエッジ検出回路１０は、アナログ周波数同期−ＩＮ検出回路９の出力における立ち上がりエッジを検出して、立ち上がりエッジ検出信号１０ａを出力する。
デジタル周波数同期−ＯＵＴ検出回路１１は、８分周信号８ａと基準クロック信号ｂとの位相差が所定の範囲外になったことをデジタル的に検出して、検出信号１１ａを出力する。立ち下がりエッジ検出回路１２は、デジタル周波数同期−ＯＵＴ検出回路１１の出力における立ち下がりエッジを検出して、立ち下がりエッジ検出信号１２ａを出力する。ＳＲ−Ｆ／Ｆ１３は、立ち上がりエッジ検出回路１０からの立ち上がりエッジ検出信号１０ａに応じてセットし、立ち下がりエッジ検出回路１２からの立ち下がりエッジ検出信号１２ａに応じてリセットして、モード切り替え信号１３ａを出力する。
【００２０】
図１において、位相比較器１−チャージポンプ回路３−モード切り替えセレクタ５−ＬＰＦ６−ＶＣＯ７−位相比較器１の系は、クロックリカバリの系を構成し、位相比較モードで動作する。位相／周波数比較器２−チャージポンプ回路４−モード切り替えセレクタ５−ＬＰＦ６−ＶＣＯ７−分周器８−位相／周波数比較器２の系は、逓倍ＰＬＬの系を構成し、位相周波数比較モードで動作する。また、アナログ周波数同期−ＩＮ検出回路９，立ち上がりエッジ検出回路１０，ＳＲ−Ｆ／Ｆ１３は、周波数同期（入り）検出ブロックを形成し、デジタル周波数同期−ＯＵＴ検出回路１１，立ち下がりエッジ検出回路１２，ＳＲ−Ｆ／Ｆ１３は、周波数同期（外れ）検出ブロックを形成している。
【００２１】
以下、各部の構成と動作について、さらに詳細に説明する。
この例の位相比較器１は、図２に示すように、Ｄ型フリップフロップ１Ａ，１Ｂと、インバータ１Ｃと、ＥＯＲ（排他的論理和）回路１Ｄ，１Ｅと、インバータ１Ｆとからなっている。
フリップフロップ１Ａの入力端子Ｄには、入力データ信号ａが入力され、クロック端子には、ＶＣＯ７からのクロック信号ｃが入力されている。フリップフロップ１Ｂの入力端子Ｄには、フリップフロップ１Ａの出力信号１ｃが入力され、クロック端子には、インバータ１Ｃを経てクロック信号ｃを反転した反転クロック信号１ｅが入力されている。
ＥＯＲ１Ｄは、入力データ信号ａと、フリップフロップ１Ａの出力信号１ｃとの排他的論理和の演算を行い、演算結果をインバータ１Ｆを経て反転して、ＵＰ信号１ａを出力する。また、ＥＯＲ１Ｅは、フリップフロップ１Ａの出力信号１ｃと、フリップフロップ１Ｂの出力信号１ｄとの排他的論理和の演算を行い、演算結果によって、ＤＮ信号１ｂを出力する。
【００２２】
位相比較器１は、入力データ信号ａの位相と、ＶＣＯ７からの出力クロック信号ｃの位相とを比較して、比較結果に基づいて、両信号の位相差を修正するための、ＵＰ信号１ａとＤＮ信号１ｂとを生成する。この際、後段のチャージポンプ回路３に対して、ＵＰ信号１ａはロウレベル時がアクティブとなり、ＤＮ信号１ｂは、ハイレベル時がアクティブになるとともに、出力クロック信号ｃの位相が入力データ信号ａに対して同期したときは、クロック信号ｃの立ち上がりエッジの位置が、入力データ信号ａの中央になって、ＵＰ信号１ａとＤＮ信号１ｂのパルス幅が等しくなり、それ以外のときは、ＵＰ信号１ａとＤＮ信号１ｂのパルス幅が変化するように動作する。
【００２３】
例えば、出力クロック信号ｃの位相が入力データ信号ａに比べて遅れている場合には、出力信号１ｃ，反転クロック信号１ｅ及び出力信号１ｄの波形は、図３に示すようになり、ＵＰ信号１ａの下向きパルス幅は、ＤＮ信号１ｂの上向きパルス幅に比べて広くなる。
また、出力クロック信号ｃの位相が入力データ信号ａと同期している場合には、出力信号１ｃ，反転クロック信号１ｅ及び出力信号１ｄの波形は、図４に示すようになり、ＵＰ信号１ａの下向きパルス幅は、ＤＮ信号１ｂの上向きパルス幅と同じになる。
さらに、出力クロック信号ｃの位相が入力データ信号ａに比べて進んでいる場合には、出力信号１ｃ，反転クロック信号１ｅ及び出力信号１ｄの波形は、図５に示すようになり、ＵＰ信号１ａの下向きパルス幅は、ＤＮ信号１ｂの上向きパルス幅に比べて狭くなる。
【００２４】
なお、このような位相比較器は、下記の文献に記載されているものである。Charles R Hogge,Jr. "A Self Correcting Clock Recovery Circuit" IEEE TRANSACTIONS ON ELECTRON DEVICES, Vol.ED-32, No.12, DEC.1985
【００２５】
この例の位相／周波数比較器２は、図６に示すように、インバータ２Ａ，２Ｂ，２Ｍ，２Ｎ，２Ｐ，２Ｒ〜２Ｔ，２Ｖ〜２Ｙと、ＮＡＮＤゲート２Ｃ〜２Ｈ，２Ｊ，２Ｋと、ＮＯＲゲート２Ｌ，２Ｑ，２Ｕとを備えている。これらのうち、ＮＡＮＤゲート２Ｄ，２Ｅによって、第１フリップフロップが形成され、ＮＡＮＤゲート２Ｇ，２Ｈによって第２フリップフロップが形成されている。また、ＮＯＲゲート２Ｑと、インバータ２Ｒ，２Ｓとによって、リセット回路が形成されている。
【００２６】
基準クロック信号ｂは、インバータ２Ａを経て、ＮＡＮＤゲート２Ｃに加えられる。ＮＡＮＤゲート２Ｃは、前回の出力と基準クロック信号ｂとのナンド演算を行って、演算結果をＮＡＮＤゲート２Ｆに出力する。ＮＡＮＤゲート２Ｆは、第１フリップフロップの出力とＮＡＮＤゲート２Ｃからの出力とのナンド演算を行って、出力信号２ａを生成する。
また、分周器８からの８分周信号８ａは、インバータ２Ｂを経て、ＮＡＮＤゲート２Ｊに加えられる。ＮＡＮＤゲート２Ｊは、前回の出力と８分周信号８ａとのナンド演算を行って、演算結果をＮＡＮＤゲート２Ｋに出力する。ＮＡＮＤゲート２Ｋは、第２フリップフロップの出力とＮＡＮＤゲート２Ｊからの出力とのナンド演算を行って、出力信号２ｂを生成する。
【００２７】
出力信号２ａ，２ｂの関係は、図７に示すようになる。すなわち、出力信号２ａは、基準クロック信号ｂに基づいて生成されるものであって、そのデューティ比は固定されている。一方、出力信号２ｂは、ＶＣＯ７からの出力クロック信号ｃを８分周した、８分周信号８ａに基づいて生成されるものであって、そのデューティ比は、８分周信号８ａと基準クロック信号ｂとの位相差に基づいて変化する。したがって、位相／周波数比較器２は、出力クロック信号ｃの周波数の監視結果を、出力信号２ａ，２ｂによって示すことになる。すなわち、位相／周波数比較器２は、基準クロック信号ｂを基に、８分周信号８ａの位相変動を調べて、出力クロック信号ｃの周波数変動を、出力信号２ａ，２ｂのデューティ比の変化で表す。
【００２８】
さらに、位相／周波数比較器２において、出力信号２ａは、ＮＯＲゲート２Ｌに出力される。ＮＯＲゲート２Ｌでは、リセット回路からのリセット信号と、出力信号２ａとのノア演算を行って、インバータ２Ｍに出力する。インバータ２Ｍは、ＮＯＲゲート２Ｌからの出力を反転して、出力信号を生成する。インバータ２Ｍからの出力信号は、ＮＡＮＤゲート２Ｃに出力されるとともに、インバータ２Ｎ，２Ｐを経て、ＵＰ信号２ｃとして出力される。
また、出力信号２ｂは、ＮＯＲゲート２Ｕに出力される。ＮＯＲゲート２Ｕでは、リセット回路からのリセット信号と、出力信号２ｂとのノア演算を行って、インバータ２Ｖに出力する。インバータ２Ｖは、ＮＯＲゲート２Ｕからの出力を反転して、出力信号を生成する。インバータ２Ｖからの出力信号は、ＮＡＮＤゲート２Ｊに出力されるとともに、インバータ２Ｗ，２Ｘを経てＤＮ信号２ｄとして出力される。
【００２９】
ＵＰ信号２ｃとＤＮ信号２ｄとの関係は、次のようになる。すなわち、位相／周波数比較器２に入力される基準クロック信号ｂに比べて、８分周信号８ａの周波数が低いときは、図８に示すように、８分周信号８ａと基準クロック信号ｂとの立ち上がりで発生した下向きのパルスによって、ＵＰ信号２ｃが出力される。この間、位相／周波数比較器２は、ＤＮ信号２ｄを出力しない。
また、基準クロック信号ｂに比べて、８分周信号８ａの周波数が高いときは、図９に示すように、８分周信号８ａと基準クロック信号ｂとの立ち上がりで発生した上向きのパルスによって、ＤＮ信号２ｄが出力される。この間、位相／周波数比較器２は、ＵＰ信号２ｃを出力しない。
さらに、８分周信号８ａの周波数が基準クロック信号ｂの周波数に一致したのち、８分周信号８ａの位相が基準クロック信号ｂに対して遅れると、位相／周波数比較器２は、図１０に示すように、ＵＰ信号２ｃを出力し、８分周信号８ａの位相が基準クロック信号ｂに対して進むと、位相／周波数比較器２は、同じく図１０に示すように、ＤＮ信号２ｄを出力する。
【００３０】
このように、８分周信号８ａの周波数が基準クロック信号ｂの周波数に近づくと、ＵＰ信号２ｃ又はＤＮ信号２ｄのパルス幅が小さくなり、８分周信号の周波数が基準クロック信号ｂの周波数に一致すると、ＵＰ信号２ｃもＤＮ信号２ｄも出力されなくなる。したがって、位相／周波数比較器２は、８分周信号８ａと基準クロック信号ｂとの、周波数差が大きいときの検出に適している。
【００３１】
チャージポンプ回路３は、位相比較器１のＵＰ信号１ａ，ＤＮ信号１ｂを入力され、チャージポンプ回路４は、位相／周波数比較器２のＵＰ信号２ａ，ＤＮ信号２ｄを入力されて、それぞれＶＣＯ７に対する制御電圧を生成する。チャージポンプ回路３と、チャージポンプ回路４とは、同一の構成を有し、同一の動作を行うので、以下においては、チャージポンプ回路４を例として、その構成と動作を説明する。
この例のチャージポンプ回路４は、図１１に示すように、Ｐ（Positive）型ＭＯＳ（Metal Oxide Semiconductor ）ＦＥＴ（Field Effect Transistor ）４Ａ，４Ｂ，４Ｅ，４Ｆ，４Ｊ，４Ｋ，４Ｌ，４Ｎと、Ｎ（Negative）型ＭＯＳＦＥＴ４Ｃ，４Ｄ，４Ｇ，４Ｈ，４Ｐ，４Ｒ〜４Ｔと、インバータ４Ｍ，４Ｑとを備えている。
【００３２】
トランジスタ４Ｃには、予め設定されたバイアス電圧が入力されているので、トランジスタ４Ｃは、このバイアス電圧に応じた第１設定電流を流すことによって、トランジスタ４Ａとの接続点４ａを第１設定電圧にしている。
トランジスタ４Ａ，４Ｂは、カレントミラー回路を構成し、第１設定電流と同じ値の電流をトランジスタ４Ｄに流す。トランジスタ４Ｄは、抵抗負荷として動作し、第１設定電流によって、トランジスタ４Ｂとの接続点４ｂを第１レベルの電圧にする。トランジスタ４Ｅは、第１設定電圧に応じた第２設定電流を流す。トランジスタ４Ｇ，４Ｈは、カレントミラー回路を構成し、第２設定電流と同じ値の電流をトランジスタ４Ｆに流す。トランジスタ４Ｆは、抵抗負荷として動作し、第２設定電流によって、トランジスタ４Ｈとの接続点４ｃを第２レベルの電圧にする。
【００３３】
トランジスタ４Ｊ，４Ｋは、第２レベルの電圧に応じて、ソース，ドレイン間の電圧を設定され、トランジスタ４Ｓ，４Ｔは、第１レベルの電圧に応じて、ドレイン，ソース間の電圧を設定される。また、トランジスタ４Ｌ，４Ｎとインバータ４Ｍからなる回路は、ＵＰ信号２ｃに応じて、トランジスタ４Ｐ，４Ｒに流す電流の大きさを切り替え、トランジスタ４Ｐ，４Ｒとインバータ４Ｑからなる回路は、ＤＮ信号２ｄに応じて、トランジスタ４Ｓに流す電流の大きさを切り替える。
【００３４】
これによって、チャージポンプ回路４は、トランジスタ４Ｌ，４Ｐの接続点における出力電圧によって、ＵＰ信号２ｃがロウレベルの期間中は電流を流出させ、ＤＮ信号２ｄがハイレベルの期間中は電流を流入させる。さらに、ＵＰ信号２ｃがハイレベルで、かつ、ＤＮ信号２ｄがロウレベルの期間中は、電流の出入を行わない。
【００３５】
モード切り替えセレクタ５は、モード切り替え信号１３ａのハイレベル又はロウレベルに応じて、チャージポンプ回路３又はチャージポンプ回路４の出力電圧を、ＬＰＦ６に出力する。これによって、チャージポンプ回路３又はチャージポンプ回路４は、ＵＰ信号１ａ又は２ｃがロウレベルのとき、ＬＰＦ６に電荷を充電し、ＤＮ信号１ｂ又は２ｄがハイレベルのとき、ＬＰＦ６の電荷を放電する。また、ＵＰ信号１ａ又は２ｃがハイレベルで、かつ、ＤＮ信号１ｂ又は２ｄがロウレベルのときは、ＬＰＦ６の電荷の充放電は行われず、直前の電圧レベルを保持する。
【００３６】
この例のＬＰＦ６は、図１２に示すように、抵抗６Ａと、コンデンサ６Ｂ，６Ｃとを備えていて、チャージポンプ回路３又はチャージポンプ回路４の出力電圧の高域成分を除去して、低域成分のみを通過させる作用を行う。
これによって、チャージポンプ回路からの出力電圧の急激な変化を除去して、ＶＣＯ７に対する制御電圧を生成する。
【００３７】
分周器８は、ＶＣＯ７からの出力クロック信号ｃを８分周して、８分周信号８ａを生成するとともに、８分周信号８ａを９０°移相して、８分周信号８ｂを生成する。
【００３８】
この例のアナログ周波数同期−ＩＮ検出回路９は、図１３に示すように、インバータ９Ａ，９Ｂ，９Ｄ，９Ｅ，９Ｆ，９Ｈ，９Ｊ，９Ｌ，９Ｍ，９Ｐ，９Ｒと、ＥＯＲゲート９Ｃと、Ｄ型フリップフロップ９Ｇ，９Ｋ，９Ｎ，９Ｓと、ＮＡＮＤゲート９Ｑとを備えている。
インバータ９Ａ，９Ｂ，９Ｄ，９Ｅと、ＥＯＲゲート９Ｃとは、リセット回路を形成し、位相／周波数比較器２の出力信号２ａ，２ｂに基づいて、リセット信号を生成する。すなわち、ＥＯＲゲート９Ｃは、インバータ９Ａで反転した出力信号２ａと、インバータ９Ｂで反転した出力信号２ｂとの排他的論理和の演算を行うことによって、出力信号２ａのレベルと、出力信号２ｂのレベルとが異なる場合に、ハイレベルのリセット信号を生成する。
リセット信号は、図１４に示すように、出力信号２ａ，２ｂのレベルが異なる期間が短くなるのに伴ってそのパルス幅が次第に狭くなり、出力信号２ａ，２ｂのパルス幅が等しくなったときは、リセット信号は出力されなくなる。
【００３９】
インバータ９Ｆ，９Ｈ，９Ｊ，９Ｌ，９Ｍ，９Ｐと、フリップフロップ９Ｇ，９Ｋ，９Ｎとは、３段のカウンタを構成する。フリップフロップ９Ｇ，９Ｋ，９Ｎのクリア端子ＣＬＲには、リセット信号が入力される。
カウンタの初段のフリップフロップ９Ｇのクロック端子には、インバータ９Ｆを経て、基準クロック信号ｂが入力される。また、フリップフロップ９Ｇの出力は、インバータ９Ｈを経て、フリップフロップ９Ｇの入力端子Ｄに加えられる。これによって、フリップフロップ９Ｇは、基準クロック信号ｂのパルスが入力されるごとに、その出力の状態が反転する。カウンタの２段目のフリップフロップ９Ｋのクロック端子には、フリップフロップ９Ｇの出力が、インバータ９Ｊを経て入力される。また、フリップフロップ９Ｋの出力は、インバータ９Ｌを経て、フリップフロップ９Ｋの入力端子Ｄに加えられる。これによって、フリップフロップ９Ｋは、フリップフロップ９Ｇの出力がハイレベルからロウレベルに変化するたびに、その出力の状態が反転する。 カウンタの３段目のフリップフロップ９Ｎのクロック端子には、フリップフロップ９Ｋの出力が、インバータ９Ｍを経て入力される。また、フリップフロップ９Ｎの出力は、インバータ９Ｐを経て、フリップフロップ９Ｎの入力端子Ｄに加えられる。これによって、フリップフロップ９Ｎは、フリップフロップ９Ｋの出力がハイレベルからロウレベルに変化するたびに、その出力の状態が反転する。
【００４０】
これによって、３段のカウンタを構成するフリップフロップ９Ｇ，９Ｋ，９Ｎの出力は、基準クロック信号ｂのパルスが加えられるたびに、次のように変化する。
（１，０，０），（０，１，０），（１，１，０），（１，１，１）
ＮＡＮＤゲート９Ｑとインバータ９Ｒとからなる回路は、フリップフロップ９Ｇ，９Ｋ，９Ｎの出力が（１，１，１）の状態になったとき、ハイレベルの出力をフリップフロップ９Ｓのクロック端子に加える。
一方、３段のフリップフロップ９Ｇ，９Ｋ，９Ｎのクリア端子ＣＬＲには、リセット信号が入力される。したがって、フリップフロップ９Ｇ，９Ｋ，９Ｎの出力状態が、（１，１，１）に達する前に、リセット信号が入力されると、フリップフロップ９Ｇ，９Ｋ，９Ｎはリセットされる。
そして、８分周信号８ａと基準クロック信号ｂの周波数がほぼ一致すると、リセット信号のパルス幅が十分短くなって、フリップフロップ９Ｇ，９Ｋ，９Ｎはリセットされなくなるので、フリップフロップ９Ｇ，９Ｋ，９Ｎの出力状態が（１，１，１）になり、その結果、ＮＡＮＤゲート９Ｑとインバータ９Ｒは、ロウレベルからハイレベルに変化する出力をフリップフロップ９Ｓに加える。
【００４１】
フリップフロップ９Ｓのクロック端子には、インバータ９Ｒの出力が加えられ、入力端子Ｄには、電源電圧ＶＤＤが入力される。そこで、リセット信号がクリア端子ＣＬＲに入力されたのちに、インバータ９Ｒからの出力がロウレベルからハイレベルに変化すると、フリップフロップ９Ｓからの出力である検出信号９ａはハイレベルになる。
このように、アナログ周波数同期−ＩＮ検出回路９は、８分周信号８ａと基準クロック信号ｂとの位相差が、ＥＯＲゲート９Ｃが出力パルスを発生しなくなる所定の範囲内になったとき、ハイレベルの検出信号９ａを出力する。
【００４２】
この例の立ち上がりエッジ検出回路１０は、図１５に示すように、インバータ１０Ａ〜１０Ｋ，１０Ｍと、ＮＡＮＤゲート１０Ｌとを備えている。
インバータ１０Ａ〜１０Ｋは遅延回路を形成し、図１６に示すように、検出信号９ａを遅延して、遅延検出信号を生成する。ＮＡＮＤゲート１０Ｌは、検出信号９ａと、インバータ１０Ｋからの遅延検出信号とのナンド演算を行って、演算信号を生成する。
インバータ１０Ｍは、演算信号を反転して、立ち上がりエッジ検出信号１０ａを出力する。立ち上がりエッジ検出信号１０ａは、８分周信号８ａと基準クロック信号ｂとの位相差が、所定の範囲内になったことを示している。
【００４３】
この例のデジタル周波数同期−ＯＵＴ検出回路１１は、図１７に示すように、Ｄ型フリップフロップ１１Ａ，１１Ｂ，１１Ｄと、インバータ１１Ｃと、ＥＯＲ回路１１Ｅと、ＯＲ回路１１Ｆとを備えている。
フリップフロップ１１Ａは、８分周信号８ａをクロックとして、基準クロック信号ｂをラッチしてハイレベルの出力を発生する。フリップフロップ１１Ｂは、８分周信号８ｂをクロックとして、基準クロック信号ｂをラッチしてハイレベルの出力を発生する。フリップフロップ１１Ｃは、インバータ１１Ｃを介する８分周信号８ａの反転信号である８分周信号８ａ＊ （＊ は反転信号を表す）をクロックとして、基準クロック信号ｂをラッチしてハイレベルの出力を発生する。ＥＯＲ回路１１Ｅは、ＮＯＲゲート１１１ ，１１２ ，ＮＡＮＤゲート１１３ ，インバータ１１４ からなり、フリップフロップ１１Ａの出力と、フリップフロップ１１Ｄの出力との排他的論理和の演算出力を発生する。ＯＲ回路１１Ｆは、ＮＯＲ回路１１５ とインバータ１１６ とからなり、ＥＯＲ回路１１Ｅの出力と、フリップフロップ１１Ｂの出力との論理和の演算出力によって、検出信号１１ａを発生する。
【００４４】
デジタル周波数同期−ＯＵＴ検出回路１１は、８分周信号８ａ，８分周信号８ｂ，８分周信号８ｂ＊ のそれぞれの立ち上がりエッジと、基準クロック信号ｂとの、位相関係によって、８分周信号８ａと基準クロック信号ｂとの位相差の状態を判定する。
【００４５】
次に、図１８，図１９を参照して、この例のデジタル周波数同期−ＯＵＴ検出回路１１における、周波数同期外れの検出動作を説明する。
図１８において、（ａ）〜（ｄ）は、基準クロック信号ｂに対する、８分周信号８ａ，８分周信号８ｂ，８分周信号８ａ＊ の、相対的位置関係の変化を示し、８分周信号８ａ，８分周信号８ｂ，８分周信号８ａ＊ のそれぞれの立ち上がりエッジの位置が、基準クロック信号ｂのハイレベルの半周期間に存在する場合をＨとし、存在しない場合をＬとして示している。
図中、（ａ），（ｂ）は、逓倍ＰＬＬの系における位相同期が終了して、クロックリカバリの系に切り替えられた直後の状態を示し、８分周信号８ａと基準クロック信号ｂとの間に、出力クロック信号ｃの半周期に相当する８００ｐｓの位相差が生じたことが示されている。このとき、（ａ）においては、８分周信号８ｂと８分周信号８ａ＊ のそれぞれの立ち上がりエッジがＨで、８分周信号８ａの立ち上がりエッジのみがＬである。また、（ｂ）においては、８分周信号８ａと８分周信号８ｂのそれぞれの立ち上がりエッジがＨで、８分周信号８ａ＊ の立ち上がりエッジのみがＬである。
次に、（ｃ）は、出力クロック信号の周波数変化に基づいて、各８分周信号の立ち上がりエッジの位相が遅れる側に変化したが、８分周信号８ｂと８分周信号８ａ＊ のそれぞれの立ち上がりエッジがＨで、８分周信号８ａの立ち上がりエッジのみがＬである状態を表している。（ｄ）では、さらに各８分周信号の立ち上がりエッジの位相が遅れる側に変化して、８分周信号８ａ＊ の立ち上がりエッジのみがＨで、８分周信号８ａと８分周信号８ｂのそれぞれの立ち上がりエッジがＬになった状態を示している。
【００４６】
また、図１９においては、同様に、（ａ），（ｂ）は逓倍ＰＬＬの系における位相同期が終了して、クロックリカバリの系に切り替えられた直後の状態を示している。そして、（ｃ）では、出力クロック信号の周波数変化に基づいて、各８分周信号の立ち上がりエッジの位相が進む側に変化したが、８分周信号８ａと８分周信号８ｂのそれぞれの立ち上がりエッジがＨで、８分周信号８ａ＊ の立ち上がりエッジのみがＬである状態を表している。（ｄ）では、さらに各８分周信号の立ち上がりエッジの位相が進む側に変化して、８分周信号８ａの立ち上がりエッジのみがＨで、８分周信号８ｂと８分周信号８ａ＊ のそれぞれの立ち上がりエッジがＬになった状態を示している。
【００４７】
この際における周波数同期外れ検出の判定基準をまとめて表すと、図２０に示す真理値表のようになる。図中、○印を付して示す（１），（４）は位相追従中の状態を示し、図１８，図１９に示された（ｄ）の状態に対応している。○印を付して示す（２），（３）は同期がとれた直後の状態を示し、図１８，１９に示された、（ａ），（ｂ）の状態に対応している。デジタル周波数同期−ＯＵＴ検出回路１１は、これらの場合には、出力クロック信号ａが、基準クロック信号ｂに対して周波数同期状態にあることを判定して、検出信号１１ａをハイレベルにする。
また、×印を付して示す（５），（６）は位相同期はずれ又は低い程度の周波数同期外れ状態を示し、×印を付して示す（７）は高い程度の周波数同期はずれ状態を示している。デジタル周波数同期−ＯＵＴ検出回路１１は、これらの場合には、出力クロック信号ａが、基準クロック信号ｂに対して位相同期はずれの状態、又は周波数同期はずれの状態であることを判定して、検出信号１１ａをロウレベルにする。
【００４８】
このように、デジタル周波数同期−ＯＵＴ検出回路１１は、クロック信号を分周した信号と基準クロック信号との位相差が、例えば図２０に示される所定の範囲内であることを検出したとき、検出信号１１ａをハイレベルにして、クロック信号が周波数同期状態であることを示す。
【００４９】
この例の立ち下がりエッジ検出回路１２は、図２１に示すように、インバータ１２Ａ〜１２Ｌ，１２Ｎと、ＮＡＮＤゲート１２Ｍとを備えている。
インバータ１２Ａは、デジタル周波数同期−ＯＵＴ検出回路１１からの検出信号１１ａを反転する。インバータ１２Ｂ〜１２Ｌは遅延回路を形成し、検出信号１１ａを遅延して、遅延検出信号を生成する。ＮＡＮＤゲート１０Ｍは、検出信号１１ａの反転信号と、インバータ１２Ｌからの遅延検出信号とのナンド演算を行って、演算信号を生成する。インバータ１２Ｎは、演算信号を反転して、図２２に示すように、立ち下がりエッジ検出信号１２ａを出力する。立ち下がりエッジ検出信号１２ａは、クロック信号を分周した信号と基準クロック信号との位相差が、所定の範囲外になったことを示している。
【００５０】
ＳＦ−Ｆ／Ｆ１３は、立ち上がりエッジ検出信号１０ａをセット端子Ｓに与えられることによってセットしてハイレベルの出力を発生し、立ち下がりエッジ検出信号１２ａをリセット端子Ｒに与えられることによってリセットしてロウレベルの出力を発生する。
ＳＦ−Ｆ／Ｆ１３の出力は、モード切り替え信号１３ａとして、モード切り替えセレクタ５に与えられる。モード切り替えセレクタ５は、モード切り替え信号１３ａがハイレベルのとき、チャージポンプ回路３の出力電圧を選択して、ＬＰＦ６に供給し、モード切り替え信号１３ａがロウレベルのとき、チャージポンプ回路４の出力電圧を選択して、ＬＰＦ６に供給する。
【００５１】
次に、図１乃至図２２を参照して、この例のクロック再生装置の動作を説明する。
なお、以下においては、例えば６２２ＭｂｐｓのＮＲＺ（Non Return to Zero）信号ａを入力データ信号とし、７７．７５ＭＨｚの基準クロック信号ｂを用いて、６２２ＭＨｚの出力クロック信号ｃを再生する場合について説明する。
【００５２】
デジタル周波数同期−ＯＵＴ検出回路１１は、常時、基準クロック信号ｂに対する、８分周信号８ａ，８ｂの周波数の変化を監視している。いま、なんらかの原因によって、ＶＣＯ７からの出力クロック信号ｃの周波数が大幅に変化すると、デジタル周波数同期−ＯＵＴ検出回路１１は、検出信号１１ａを出力する。これによって、立ち下がりエッジ検出回路１２は、エッジ検出信号１２ａを出力するので、ＳＲ−Ｆ／Ｆ１３からのモード切り替え信号１３ａがロウレベルになって、モード切り替えセレクタ５は、チャージポンプ回路４の出力電圧を選択する状態となる。
この状態では、位相／周波数比較器２からのＵＰ信号２ｃと、ＤＮ信号２ｄとによって、チャージポンプ回路４で生成された出力電圧がＬＰＦ６に供給され、これによってＬＰＦ６を経て生成された制御電圧がＶＣＯ７に供給されるので、ＶＣＯ７はこの制御電圧に応じた周波数の出力クロック信号ｃを発生して出力する。
出力クロック信号ｃは、分周器８において８分周されて、８分周信号８ａが生成される。位相／周波数比較器２は、基準クロック信号ｂと８分周信号８ａとを入力として、ＵＰ信号２ｃと、ＤＮ信号２ｄとを生成するので、逓倍ＰＬＬの系が、位相周波数比較モードによって、両信号の位相が一致するように帰還動作を行い、これによって、８分周信号８ａの周波数が基準クロック信号ｂの周波数に近づく。
【００５３】
８分周信号８ａと基準クロック信号ｂの周波数が異なっている状態では、位相／周波数比較器２は、互いにデューティ比が異なる出力信号２ａ，２ｂを出力するので、アナログ周波数同期−ＩＮ検出回路９は、検出信号９ａを出力せず、したがって、立ち上がりエッジ検出回路１０は、立ち上がりエッジ検出信号１０ａを出力しない。
逓倍ＰＬＬの系の動作によって、８分周信号８ａと基準クロック信号ｂの周波数が近づくと、位相／周波数比較器２は、互いにデューティ比が接近した出力信号２ａ，２ｂを出力するので、アナログ周波数−ＩＮ検出回路９は、検出信号９ａをロウレベルからハイレベルに変化させる。立ち上がりエッジ検出回路１０は、検出信号９ａの立ち上がりエッジを検出して、立ち上がりエッジ検出信号１０ａを出力するので、ＳＲ−Ｆ／Ｆ１３は、モード切り替え信号１３ａをハイレベルにする。
モード切り替え信号１３ａがハイレベルになることによって、モード切り替えセレクタ５は、チャージポンプ回路３の出力を選択する。この状態では、位相比較器１からのＵＰ信号１ａと、ＤＮ信号１ｂとによって、チャージポンプ回路３で生成された出力電圧がＬＰＦ６に供給され、これによってＬＰＦ６で生成された制御電圧がＶＣＯ７に供給され、ＶＣＯ７はこの制御電圧に応じた周波数の出力クロック信号ｃを発生して出力する。
位相比較器１は、出力クロック信号ｃと入力データ信号ａとを入力して、ＵＰ信号１ａとＤＮ信号１ｂとを生成するので、クロックリカバリの系が位相比較モードによって両信号の位相が一致するように帰還動作を行い、これによって、出力クロック信号ｃが、入力データ信号ａに同期するようになる。
【００５４】
デジタル周波数同期−ＯＵＴ検出回路１１は、常時、基準クロック信号ｂに対する、８分周信号８ａ，８ｂの周波数の変化を監視しているが、クロックリカバリの系が動作中には、デジタル周波数同期−ＯＵＴ検出回路１１と立ち下がりエッジ検出回路１２とは、出力クロック信号ｃの生成に関与していない。
そして、なんらかの原因によって、ＶＣＯ７からの出力クロック信号ｃの周波数が大幅に変化すると、デジタル周波数同期−ＯＵＴ検出回路１１が、検出信号１１ａを出力することによって、再び、逓倍ＰＬＬの系の動作が開始される。
【００５５】
すなわち、この例のクロック再生装置は、外部からの基準クロック信号（７８ＭＨｚ）に対して逓倍ＰＬＬの系として動作して、８分周信号の周波数と位相を同期させる系と、入力データ信号（６２２ＭＨｚ）に対して、クロックリカバリの系として動作して、出力クロック信号の周波数と位相を同期させる系との２つの系統を持っている。
最初、逓倍ＰＬＬの系が動作して、基準クロック信号に対して周波数と位相の同期をとり、この同期がとれた時点で、クロックリカバリの系にデジタル的に切り替えることによって、入力データ信号に対して、位相同期をとるように動作する。
そして、クロックリカバリの系が動作中に、入力データ信号の周波数が大幅に変動して、クロックリカバリの系が入力データ信号に対して追従できなくなったときは、デジタル周波数同期−ＯＵＴ検出回路によってこの状態を検出して、再び逓倍ＰＬＬの系に切り替えるようにする。
【００５６】
この場合、追従すべき入力データ信号周波数の許容変動量（ジッタトレランス）は、予め定められているので、この範囲の変動に対しては、クロックリカバリ動作によって対応し、逓倍ＰＬＬの系に対する切り替えを行わないようにすることが必要である。
図２３は、ジッタトレランスの一例を示したものであって、ＩＴＵ−Ｔ（International Telecommunication Union-Telecommunication Standardization Sector）Ｇ．９５８に規定されている、ＳＯＮＥＴ（Synchronous Optical Network ）の場合のジッタトレランスを示し、３００Ｈｚ〜２５ＫＨｚの範囲内において、入力ジッタ振幅１．５ＵＩ（Unit Interval ）ｐ−ｐまで追従すべきことが示されている。なおここで、１ＵＩは、入力データ信号の１クロック周期（１データ）に対応する周波数ずれを表している。
しかしながら、実際には、この規定の範囲を超えて、例えば、３ＵＩｐ−ｐ以上のジッタトレランスを要求されることがある。
【００５７】
この例のクロック再生装置では、デジタル周波数同期−ＯＵＴ検出回路１１において、８分周信号８ａ，８分周信号８ｂ，８分周信号８ａ＊ のそれぞれの立ち上がりエッジの位置が、基準クロック信号ｂのハイレベルの半周期間に存在するか否かを検出して、検出結果を、予め定められている、検出結果の組み合わせを示す真理値表と対照することによって、同期外れを検出するので、上述のような、広い範囲のジッタトレランスに対応する同期外れの検出を行うことができる。
【００５８】
図２４〜図２７は、この実施例における周波数同期外れ検出動作の一例を示したものであって、位相比較モードに切り替わった直後から、入力データ信号の周波数が次第に上昇した場合の、同期外れ検出動作を例示している。
【００５９】
図２４においては、立ち上がりエッジ検出信号１０ａの発生によって、モード切り替え信号１３ａがロウレベルからハイレベルに変化し、クロックリカバリの系に切り替わって、位相比較モードになった直後の状態を示している。この場合は、８分周信号８ｂの立ち上がりエッジは、基準クロック信号ｂのハイレベルのほぼ中央位置にあり、８分周信号８ａ，８分周信号８ｂ，８分周信号８ａ＊ のそれぞれの立ち上がりエッジによる検出結果は、Ｈ，Ｈ，Ｌであって、デジタル周波数同期−ＯＵＴ検出回路１１は、検出信号１１ａを発生しない。
図２５においては、入力データ信号ａのジッタによって、８分周信号８ｂの立ち上がりエッジは、基準クロック信号ｂのハイレベルの範囲から外れ、８分周信号８ａの立ち上がりエッジが、基準クロック信号ｂのハイレベルのほぼ中央位置になって、８分周信号８ａ，８分周信号８ｂ，８分周信号８ａ＊ のそれぞれの立ち上がりエッジによる検出結果は、Ｈ，Ｌ，Ｌとなるが、まだ、デジタル周波数同期−ＯＵＴ検出回路１１は、検出信号１１ａを発生しない。
図２６においては、さらに周波数変化が増加して、８分周信号８ａ，８分周信号８ｂ，８分周信号８ａ＊ のそれぞれの立ち上がりエッジによる検出結果は、Ｈ，Ｌ，Ｈとなり、これによって、デジタル周波数同期−ＯＵＴ検出回路１１から検出信号１１ａが発生し、したがって、モード切り替え信号１３ａがハイレベルからロウレベルに変化し、逓倍ＰＬＬの系に切り替えられて、位相周波数比較モードになったことが示されている。
【００６０】
図２７は、入力データ信号の周波数が次第に上昇した場合に、モード切り替え信号１３ａがハイレベルとなる、位相比較モードの期間において、出力クロック信号ｃに生じる、最大の周波数ずれを示したものであって、図示のように、位相比較モードの期間内に、最大３．５ＵＩの周波数ずれが生じたことが示されている。
【００６１】
図２８〜図３１は、この実施例における周波数同期外れ検出動作の他の例を示したものであって、位相比較モードに切り替わった直後から、入力データ信号の周波数が次第に低下した場合の、同期外れ検出動作を例示している。
【００６２】
図２８においては、立ち上がりエッジ検出信号１０ａの発生によって、モード切り替え信号１３ａがロウレベルからハイレベルに変化し、クロックリカバリの系に切り替わって、位相比較モードになった直後の状態を示している。この場合は、８分周信号８ｂの立ち上がりエッジは、基準クロック信号ｂのハイレベルのほぼ中央位置にあり、８分周信号８ａ，８分周信号８ｂ，８分周信号８ａ＊ のそれぞれの立ち上がりエッジによる検出結果は、Ｈ，Ｈ，Ｌであって、デジタル周波数同期−ＯＵＴ検出回路１１は、検出信号１１ａを発生しない。
図２９においては、入力データ信号ａのジッタによって、８分周信号８ｂの立ち上がりエッジは、基準クロック信号ｂのハイレベルの範囲から外れ、８分周信号８ａ＊ の立ち上がりエッジが、基準クロック信号ｂのハイレベルのほぼ中央位置になって、８分周信号８ａ，８分周信号８ｂ，８分周信号８ａ＊ のそれぞれの立ち上がりエッジによる検出結果は、Ｌ，Ｌ，Ｈとなるが、まだ、デジタル周波数同期−ＯＵＴ検出回路１１は、検出信号１１ａを発生しない。図３０においては、さらに周波数変化が増加して、８分周信号８ａ，８分周信号８ｂ，８分周信号８ａ＊ のそれぞれの立ち上がりエッジによる検出結果は、Ｌ，Ｌ，Ｌとなり、これによって、デジタル周波数同期−ＯＵＴ検出回路１１から検出信号１１ａが発生して、立ち下がりエッジ検出信号１２ａがロウレベルになり、したがって、モード切り替え信号１３ａがハイレベルからロウレベルに変化し、逓倍ＰＬＬの系に切り替えられて、位相周波数比較モードになったことが示されている。
【００６３】
図３１は、入力データ信号の周波数が次第に低下した場合に、モード切り替え信号１３ａがハイレベルとなる、位相比較モードの期間において、出力クロック信号ｃに生じる、最大の周波数ずれを示したものであって、図示のように、位相比較モードの期間内に、最大３．５ＵＩの周波数ずれが生じたことが示されている。
【００６４】
図３２は、入力データ信号の周波数が次第に低下して、一旦、周波数ずれがない状態になったのちに、入力データ信号の周波数が次第に上昇した場合に、モード切り替え信号１３ａがハイレベルとなる、位相比較モードの期間において、出力クロック信号ｃに生じる最大の周波数ずれを示したものであって、図示のように、位相比較モードの期間内に、最大４．５ＵＩの周波数ずれが生じたことが示されている。
【００６５】
このように、この例のクロック再生装置では、クロックリカバリ動作時の制御信号と逓倍ＰＬＬ動作時の制御信号とは、分離して切り替えてＶＣＯ７に供給されるので、アナログ加算器を使用した場合のように、不必要な誤差が生じる恐れがないとともに、同期外れ検出を位相の比較によって行うので、同期外れ検出に必要な時間が短いとともに、同期確立を位相差の検出によって行うので、同期確立を迅速に検出することができる。
また、同期外れ検出の対象となる位相差の範囲が広いので、入力データ信号周波数の大幅な変化範囲に対して、クロックリカバリ動作を継続することができ、広い範囲のジッタトレランスの要求に対応することができる。
さらに、周波数の比較と、周波数同期状態に入ったことと、同期外れになったことの判定とを、低い周波数で行っているので、確実な動作を行えるとともに、低消費電力化を図ることができる。
【００６６】
以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られたものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、分周器８の分周比は８分周に限らず、ｎを整数として、ｎ分周というように任意に設定することができる。この場合、分周比を大きくしたときは、対応可能なジッタトレランスの範囲を広くすることができるとともに、分周比を小さく設定したときは、対応可能なジッタトレランスの範囲が狭くなる。また、８分周信号８ａの参照信号となる基準クロック信号ｂは、入力データ信号の基本周波数に対応して水晶発振回路により供給されるが、周波数が入力データ信号に比べて十分安定していれば、他の発振回路によって供給されるようにしてもよい。また、図１に示した、この例のクロック再生装置において、チャージポンプ回路３とチャージポンプ回路４が、同一の構成の場合には、モード切り替えセレクタ５との順序を入れ替え、かつ、２つのチャージポンプ回路を１つに節約してもよい。
【００６７】
【発明の効果】
以上説明したように、この発明のクロック再生装置では、周波数同期したことの検出は、位相／周波数比較器とアナログ周波数同期−ＩＮ検出回路とを用いてアナログ的に厳しく検出しているので、精度良く確実に周波数同期が行われる。一方、周波数同期が外れたことの検出は、デジタル周波数同期−ＯＵＴ検出回路を用いてデジタル的に緩く検出するので、比較的大きな周波数のずれ（例えば数１００ｐｐｍ程度）が生じるまでは、検出が行われない。
そのため、クロックリカバリの系では、確実に入力データ信号の周波数に同期をとることができるとともに、位相比較モードで動作中に、入力データ信号の周波数が広い範囲に変化しても、マージンを持って確実に追従することができるので、広い範囲のジッタトレランスの要求に対応することができる。さらに、周波数同期が外れた場合には、これを検出して、逓倍ＰＬＬの系を動作させるので、再び、周波数同期を回復して、迅速にクロックリカバリの系の動作に戻ることができる。
【図面の簡単な説明】
【図１】この発明の一実施例であるクロック再生装置の構成を示す回路図である。
【図２】同実施例における位相比較器の構成例を示すブロック図である。
【図３】同実施例における位相比較器の動作を説明するための波形図（１）である。
【図４】同実施例における位相比較器の動作を説明するための波形図（２）である。
【図５】同実施例における位相比較器の動作を説明するための波形図（３）である。
【図６】同実施例における位相／周波数比較器の構成例を示す回路図である。
【図７】同実施例における位相／周波数比較器の出力の波形を示す波形図である。
【図８】同実施例における位相／周波数比較器が出力するＵＰ信号の波形を示す波形図である。
【図９】同実施例における位相／周波数比較器が出力するＤＮ信号の波形を示す波形図である。
【図１０】同実施例における位相／周波数比較器が出力するＵＰ信号及びＤＮ信号の波形を示す波形図である。
【図１１】同実施例におけるチャージポンプ回路の構成例を示す回路図である。
【図１２】同実施例におけるＬＰＦの構成例を示す回路図である。
【図１３】同実施例におけるアナログ周波数同期−ＩＮ検出回路の構成例を示す回路図である。
【図１４】同実施例におけるアナログ周波数同期−ＩＮ検出回路の動作を説明するための波形図である。
【図１５】同実施例における立ち上がりエッジ検出回路の構成例を示す回路図である。
【図１６】同実施例における立ち上がりエッジ検出回路の動作を説明するための波形図である。
【図１７】同実施例におけるデジタル周波数同期−ＯＵＴ検出回路の構成例を示す回路図である。
【図１８】同実施例におけるデジタル周波数同期−ＯＵＴ検出回路の動作を説明するための波形図（１）である。
【図１９】同実施例におけるデジタル周波数同期−ＯＵＴ検出回路の動作を説明するための波形図（２）である。
【図２０】同実施例におけるデジタル周波数同期−ＯＵＴ検出回路の周波数同期はずれ検出真理値表を示す図である。
【図２１】同実施例における立ち下がりエッジ検出回路の構成例を示す回路図である。
【図２２】同実施例における立ち下がりエッジ検出回路の動作を説明するための波形図である。
【図２３】ジッタトレランスの一例を示す図である。
【図２４】同実施例における周波数同期外れ検出動作を説明するための波形図（１）である。
【図２５】同実施例における周波数同期外れ検出動作を説明するための波形図（２）である。
【図２６】同実施例における周波数同期外れ検出動作を説明するための波形図（３）である。
【図２７】同実施例における同期外れ検出時の周波数ずれを示す図（１）である。
【図２８】同実施例における周波数同期外れ検出動作を説明するための波形図（４）である。
【図２９】同実施例における周波数同期外れ検出動作を説明するための波形図（５）である。
【図３０】同実施例における周波数同期外れ検出動作を説明するための波形図（６）である。
【図３１】同実施例における同期外れ検出時の周波数ずれを示す図（２）である。
【図３２】同実施例における同期外れ検出時の周波数ずれを示す図（３）である。
【図３３】従来のクロック再生装置の一構成例を示すブロック図である。
【図３４】第１の従来例におけるループフィルタと電圧制御発振器の周波数特性を示す図である。
【図３５】従来のクロック再生装置の他の構成例を示すブロック図である。
【符号の説明】
１ 位相比較器（第１の比較手段）
２ 位相／周波数比較器（第２の比較手段）
３ チャージポンプ回路（第１の比較手段）
４ チャージポンプ回路（第２の比較手段）
５ モード切り替えセレクタ（切り替え手段）
６ ＬＰＦ（フィルタ手段）
７ ＶＣＯ（電圧制御発振手段）
８ 分周器
９ アナログ周波数同期−ＩＮ検出回路（第１の検出手段）
１０ 立ち上がりエッジ検出回路（第１の検出手段）
１１ デジタル周波数同期−ＯＵＴ検出回路（第２の検出手段）
１２ 立ち下がりエッジ検出回路（第２の検出手段）
１３ ＳＲ−Ｆ／Ｆ
【発明の属する技術分野】
この発明は、入力デジタル信号からクロック信号を再生するための、クロック再生装置に関する。
【０００２】
【従来の技術】
デジタル信号を用いた通信装置等においては、クロック再生装置を備えて、信号処理に用いるクロック信号を、相手側から受け取った入力信号から再生して発生させることによって、入力信号のクロック周波数の変化に対して、常に追従できるようにするのが一般的である。
図３３は、従来のクロック再生装置の一例を示す図、図３４は、この従来例におけるクロック再生装置のオープンループ状態での周波数特性を示す図である。このクロック再生装置は、特開昭６３−２４９９７号公報において、クロック抽出回路として、開示されているものである。
この従来例のクロック再生装置においては、図３３に示すように、ゲート１０１と、位相比較器１０２と、加算器１０３と、ループフィルタ１０４と、ＶＣＯ（Voltage Controlled Oscillator ：電圧制御発振器）１０５と、分周器１０６と、周波数比較器１０７とを備えた構成を有している。
【０００３】
ゲート１０１は、ドロップアウト信号によって、入力データであるデジタル信号を遮断する。位相比較器１０２は、ゲート１０１からのデジタル信号と分周器１０６からのクロック信号との、位相差に応じた出力を発生する。
周波数比較器１０７は、基準信号とクロック信号との、周波数差に応じた出力を発生する。加算器１０３は、位相比較器１０２からの出力と、周波数比較器１０７からの出力とを加算する。ループフィルタ１０４は、図３４（ａ）に示すように、周波数ｆ１１１と周波数ｆ１１２との間で平坦な周波数特性を持ち、加算器１０３からの加算結果に応じた電圧を発生して、ＶＣＯ１０５に出力する。
クロック再生装置全体としては、オープンループ状態において、図３４（ｂ）に示すような周波数特性を持ち、ループフィルタ１０４からの出力電圧に応じた周波数の信号を発生する。分周器１０６は、ＶＣＯ１０５が発生した信号を分周して、クロック信号を生成する。
【０００４】
次に、図３３に示されたクロック再生装置の動作を説明する。位相比較器１０２において、入力デジタル信号とクロック信号との位相差に応じた出力を発生するとともに、周波数比較器１０７において、クロック信号と基準信号との周波数差に応じた出力を発生する。そして、加算器１０３において、位相比較器１０２の出力と周波数比較器１０７の出力とを加算し、加算結果の信号をループフィルタ１０４を介して帯域制限して得られた電圧をＶＣＯ１０５に供給することによって、ＶＣＯ１０５が発生した信号を分周器１０６で分周して、クロック信号を生成する。したがって、図３３に示されたクロック再生装置によれば、入力デジタル信号とクロック信号との位相比較結果、又はクロック信号と基準信号との周波数比較結果の、いずれか卓越した方の出力に応じて、位相比較モード又は周波数比較モードで動作して、入力デジタル信号又は基準信号に同期したクロック信号を発生することができる。
【０００５】
しかしながら、図３３に示された従来例のクロック再生装置では、加算器１０３がアナログ回路で構成されているので、加算器１０３の直線性が悪いと、加算結果が影響を受ける。そのため、位相比較器１０２からの位相差に基づく出力と、周波数比較器１０７からの周波数差に基づく出力とに正確に対応する加算結果が得られないので、入力デジタル信号に応じた周波数のクロック信号を再生することができない。
また、加算器１０３は、アナログ回路からなっているため、製造時の誤差に基づいて動作等にばらつきが生じる恐れがあり、そのため、均一なクロック再生装置を実現することができない。
さらに、この従来例のクロック再生装置では、位相比較モードで動作中に、周波数比較結果の出力が外乱となって、正常な動作を妨げられることがある。
【０００６】
これに対して、位相比較モードの系と、周波数比較モードの系とを完全に分離することによって、このような問題点を解消したクロック再生装置が提案されている。
【０００７】
図３５は、従来のクロック再生装置の他の例を示したものであって、特開平１１−４１２２２号公報において、非同期データ復調回路として、開示されているものである。
この従来例のクロック再生装置においては、図３５に示すように、位相比較部２０１と、位相・周波数比較部２０２と、選択部２０３と、ループフィルタ２０４と、ＶＣＯ２０５と、周波数検出部２０６と、タイマー２０７とを備えた構成を有している。
この図３５のクロック再生装置では、アナログ回路による加算器はないので、図３３の従来例のような、製造時の誤差に基づく均一性の不足という問題は解決されている。
【０００８】
位相比較部２０１は、入力データ信号と出力クロック信号との位相を比較することによって、出力クロック信号周波数を上昇させるためのＵＰ信号、又は低下させるためのＤＮ信号を発生する。位相・周波数比較部２０２は、出力クロック信号と基準クロック信号との周波数を比較することによって、出力クロック信号周波数を上昇させるためのＵＰ信号、又は低下させるためのＤＮ信号を発生する。選択部２０３は、位相比較部２０１又は位相・周波数比較部２０２の出力を選択して、選択結果のＵＰ信号又はＤＮ信号を出力する。ループフィルタ２０４はチャージポンプ回路を含み、入力信号に対して直流再生及び帯域制限を行って得た信号をＶＣＯ２０５に供給する。ＶＣＯ２０５は、ループフィルタ２０４の出力電圧に応じた周波数の信号を発振する。周波数検出部２０６は、システムリセット信号の入力ごとに、出力クロック信号と基準クロック信号とのそれぞれの周波数を計数して、それぞれの計数結果の差が所定値を超えたとき、出力信号Ｅｏを発生する。タイマー２０７は、信号Ｅｏの発生によって起動し、一定の動作時間中、有意になる信号を出力する。選択部２０３は、タイマー２０７の出力発生期間中、位相・周波数比較部２０２の出力を選択し、それ以外の期間は、位相比較部２０１の出力を選択する。
【０００９】
次に、図３５に示されたクロック再生装置の動作を説明する。入力データ信号周波数に対する、ＶＣＯ２０５の出力クロック信号の同期が確立した状態では、周波数検出部２０６は出力を発生せず、したがって、タイマー１０７は不動作状態であって、選択部２０３は、位相比較部２０１の出力を選択している。この状態では、クロック再生装置は、入力データ信号と出力クロック信号との、位相比較モードでのＰＬＬ（Phase Locked Loop ：位相同期ループ）動作を行って、出力クロック信号周波数を入力データ信号に追従させる制御を行っている。
一方、入力データ信号周波数に対する、ＶＣＯ２０５の出力クロック信号の同期が外れた状態では、周波数検出部２０６からの出力信号Ｅｏの発生によって、タイマー２０７が動作し、選択部２０３は、タイマー動作期間中、位相・周波数比較部２０２の出力を選択している。この状態では、クロック再生装置は、基準クロック信号と出力クロック信号との、位相周波数比較モードでのＰＬＬ動作を行って、出力クロック信号周波数を基準クロック信号に同期させる制御を行う。この際、タイマー２０７の動作時間Ｔｏを、同期確立に必要かつ十分な時間に選ぶことによって、動作時間Ｔｏの終了時、クロック再生装置は、基準クロック信号に同期した状態になっているので、選択部２０３が再び位相比較部２０１の出力を選択したとき、直ちに入力データ信号に同期して動作することができる。
【００１０】
【発明が解決しようとする課題】
しかしながら、図３５に示された従来例のクロック再生装置では、入力データ信号周波数の変動に追従してクロック再生動作を継続できる範囲である、ジッタトレランスが狭いという問題があった。
これは、入力データ信号と出力データ信号との位相を、一旦同期させたのちに入力データ信号の位相が緩やかに変動する場合には、同期外れと判定せずに連続して追従することが望ましいが、位相比較モードから位相周波数比較モードへ切り替えるときの所定の位相差の大きさと、逆の切り替え時の所定の位相差の大きさとが同一であるので、位相周波数比較モードで位相差をできるだけ小さくなるように追い込む際の所定の位相差に合わせて、２つの所定の位相差を同じ大きさに設定せざるを得ないためである。
また、この従来例では、同期外れ発生時、位相比較モードに戻るまでに、無駄な時間を費やす恐れがあるという問題があった。
これは、同期外れ時に、位相比較モードに戻るまでの時間は、タイマー２０７で定まる所定時間に定められているため、同期確立が早期に行われた場合でも、タイマー時間の終了まで待たなければならず、無駄時間が発生する場合があるためである。
【００１１】
この発明は、上述の事情に鑑みてなされたものであって、位相比較モードの系と、位相周波数比較モードの系とを分離し、さらに、位相周波数比較モードにおいて位相差が所定の位相差に等しいか、より小さくなって同期が合ったことの検出は、位相比較モードにおいて同期が外れたことの検出よりも厳しく、すなわち所定の位相差をより小さく設定することによって、入力データ信号の位相や周波数が変動する場合に、出力クロック信号の位相を確実に合わせて同期をとることができるとともに、ジッタトレランスを大きくすることができる、クロック再生装置を提供することを目的としている。
また、同期外れが発生したときに、位相比較モードに戻るまでに無駄な時間を費やすことがないようにすることを目的としている。
【００１２】
【課題を解決するための手段】
上記課題を解決するため、請求項１記載の発明は、クロック再生装置に係り、入力された制御信号に応じた周波数のクロック信号を発生する発振手段と、入力データ信号と上記クロック信号との位相を比較して、該両信号の位相差を修正するための第１の制御信号を生成する第１の比較手段と、上記クロック信号を分周した信号と参照信号との位相を比較して、上記クロック信号の周波数ずれを修正するための第２の制御信号を生成する第２の比較手段と、上記第１の制御信号又は第２の制御信号を選択して、上記発振手段に供給するための制御信号を出力する切り替え手段と、上記クロック信号を分周した信号と上記参照信号との位相差が第１の所定の範囲内になったことを検出すると、第１の検出信号を出力する第１の検出手段と、上記クロック信号を分周した信号と上記参照信号との位相差が上記第１の所定の範囲よりも広い第２の所定の範囲外になったことを検出すると、第２の検出信号を出力する第２の検出手段とを有する制御手段とを備え、該制御手段が、上記第１の検出手段が上記第１の検出信号を出力すると、上記切り替え手段に上記第１の制御信号を選択させる一方、上記第２の検出手段が上記第２の検出信号を出力すると、上記切り替え手段に上記第２の制御信号を選択させることを特徴としている。
【００１３】
また、請求項２記載の発明は、請求項１記載のクロック再生装置に係り、上記第２の検出手段が、上記参照信号の半周期間における、上記クロック信号を分周したそれぞれ異なる位相を有する複数の信号のエッジの存否の状態が所定状態でないことを検出したとき、上記検出信号を発生することを特徴としている。
また、請求項３記載の発明は、請求項２記載のクロック再生装置に係り、上記第２の検出手段における、上記クロック信号を分周したそれぞれ異なる位相を有する複数の信号が、上記クロック信号を分周した信号と、上記クロック信号を分周した信号に対して９０°位相を異にする信号と、上記クロック信号を分周した信号に対して１８０°位相を異にする信号とからなることを特徴としている。
【００１４】
また、請求項４記載の発明は、請求項１乃至３のいずれか１記載のクロック再生装置に係り、上記クロック信号を分周した信号が、上記クロック信号をｎ分周した信号であることを特徴としている。
また、請求項５記載の発明は、請求項１乃至４のいずれか１記載のクロック再生装置に係り、上記第１の検出手段が、上記参照信号を計数する複数段の計数手段と、該計数手段が計数終了したときセットし、上記クロック信号を分周した信号と上記参照信号との位相差が所定範囲内になったときリセットする保持手段とを備え、該保持手段のリセット時の出力状態に対応して上記検出信号を発生することを特徴としている。
【００１５】
また、請求項６記載の発明は、請求項１乃至５のいずれか１記載のクロック再生装置に係り、上記発振手段が、入力された制御信号の高域成分を除去するフィルタ手段と、該フィルタ手段の出力電圧に応じた周波数のクロック信号を発生する電圧制御発振手段とからなることを特徴としている。
また、請求項７記載の発明は、請求項１乃至６のいずれか１記載のクロック再生装置に係り、上記第１の検出手段が、上記クロック信号を分周した信号と上記参照信号との位相差が上記第１の所定の範囲内になったことをアナログ的に検出し、かつ上記第２の検出手段が、上記クロック信号を分周した信号と上記参照信号との位相差が上記第１の所定の範囲よりも広い上記第２の所定の範囲外になったことをデジタル的に検出することを特徴としている。
【００１６】
【作用】
この発明の構成では、最初、第２の比較手段からの、クロック信号を分周した信号と参照信号との位相の比較結果に基づく、クロック信号の周波数ずれを修正するための第２の制御信号を発振手段に供給して、この制御信号に応じた周波数のクロック信号を発生させることによって、逓倍ＰＬＬの系として動作する。
逓倍ＰＬＬの系として動作中に、第１の検出手段で、クロック信号を分周した信号と参照信号との位相差が第１の所定範囲内になったことを検出したとき、切り替え手段を動作させて、第１の比較手段からの、入力データ信号とクロック信号との位相の比較結果に基づく、両信号の周波数差を修正するための第１の制御信号を発振手段に供給して、この制御信号に応じた周波数のクロック信号を発生させることによって、クロックリカバリの系として動作する。
そして、クロックリカバリの系として動作中に、第２の検出手段で、クロック信号を分周した信号と参照信号との位相差が第２の所定範囲外になったことを検出したとき、切り替え手段を動作させて、第２の制御信号を発振手段に供給して、再び逓倍ＰＬＬの系として動作する。
この発明によれば、第２の検出手段で第２の所定範囲外として設定できる位相差の範囲が広いので、入力データ信号周波数の大幅な変化範囲に対して、クロックリカバリ動作を継続することができ、広い範囲のジッタトレランスの要求に対応することができる。
【００１７】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。説明は、実施例を用いて具体的に行う。
図１は、この発明の一実施例であるクロック再生装置の構成を示す回路図、図２は、同実施例における位相比較器の構成例を示すブロック図、図３は、同実施例における位相比較器の動作を説明するための波形図（１）、図４は、同実施例における位相比較器の動作を説明するための波形図（２）、図５は、同実施例における位相比較器の動作を説明するための波形図（３）、図６は、同実施例における位相／周波数比較器の構成例を示す回路図、図７は、同実施例における位相／周波数比較器の出力の波形を示す波形図、図８は、同実施例における位相／周波数比較器が出力するＵＰ信号の波形を示す波形図、図９は、同実施例における位相／周波数比較器が出力するＤＮ信号の波形を示す波形図、図１０は、同実施例における位相／周波数比較器が出力するＵＰ信号及びＤＮ信号の波形を示す波形図、図１１は、同実施例におけるチャージポンプ回路の構成例を示す回路図、図１２は、同実施例におけるＬＰＦ（Low Pass Filter ：低域通過ろ波器）の構成例を示す回路図、図１３は、同実施例におけるアナログ周波数同期−ＩＮ検出回路の構成例を示す回路図、図１４は、同実施例におけるアナログ周波数同期−ＩＮ検出回路の動作を説明するための波形図、図１５は、同実施例における立ち上がりエッジ検出回路の構成例を示す回路図、図１６は、同実施例における立ち上がりエッジ検出回路の動作を説明するための波形図、図１７は、同実施例におけるデジタル周波数同期−ＯＵＴ検出回路の構成例を示す回路図、図１８は、同実施例におけるデジタル周波数同期−ＯＵＴ検出回路の動作を説明するための波形図（１）、図１９は、同実施例におけるデジタル周波数同期−ＯＵＴ検出回路の動作を説明するための波形図（２）、図２０は、同実施例におけるデジタル周波数同期−ＯＵＴ検出回路の周波数同期はずれ検出真理値表を示す図、図２１は、同実施例における立ち下がりエッジ検出回路の構成例を示す回路図、図２２は、同実施例における立ち下がりエッジ検出回路の動作を説明するための波形図、図２３は、ジッタトレランスの一例を示す図、図２４は、同実施例における周波数同期外れ検出動作を説明するための波形図（１）、図２５は、同実施例における周波数同期外れ検出動作を説明するための波形図（２）、図２６は、同実施例における周波数同期外れ検出動作を説明するための波形図（３）、図２７は、同実施例における同期外れ検出時の周波数ずれを示す図（１）、また、図２８は、同実施例における周波数同期外れ検出動作を説明するための波形図（４）、図２９は、同実施例における周波数同期外れ検出動作を説明するための波形図（５）、図３０は、同実施例における周波数同期外れ検出動作を説明するための波形図（６）、図３１は、同実施例における同期外れ検出時の周波数ずれを示す図（２）、また、図３２は、同実施例における同期外れ検出時の周波数ずれを示す図（３）である。
【００１８】
この例のクロック再生装置は、図１に示すように、位相比較器１と、位相／周波数比較器２と、チャージポンプ回路３と、チャージポンプ回路４と、モード切り替えセレクタ５と、ＬＰＦ６と、ＶＣＯ７と、分周器８と、アナログ周波数同期−ＩＮ検出回路９と、立ち上がりエッジ検出回路１０と、デジタル周波数同期−ＯＵＴ検出回路１１と、立ち下がりエッジ検出回路１２と、ＳＲ−Ｆ／Ｆ（Set Reset Flip Flop ）１３とから概略構成されている。
【００１９】
位相比較器１は、入力データ信号ａと出力クロック信号ｃとの位相を比較して、比較結果に基づいて、両信号の周波数差を修正するためのＵＰ信号１ａとＤＮ信号１ｂとを生成する。位相／周波数比較器２は、基準クロック信号ｂと、出力クロック信号ｃを８分周した信号８ａとの周波数及び位相を比較して、比較結果に基づいて、位相差を示す信号２ａ，２ｂを出力するとともに、出力クロック信号の周波数ずれを修正するためのＵＰ信号２ｃとＤＮ信号２ｄとを生成する。チャージポンプ回路３は、位相比較器１からのＵＰ信号１ａとＤＮ信号１ｂとに基づいて、出力電圧を生成する。チャージポンプ回路４は、位相／周波数比較器２からのＵＰ信号２ｃとＤＮ信号２ｄとに基づいて、出力電圧を生成する。モード切り替えセレクタ５は、モード切り替え信号１３ａに応じて、チャージポンプ回路３とチャージポンプ回路４のそれぞれの出力電圧を切り替えて出力する。ＬＰＦ６は、モード切り替えセレクタ５の出力電圧から高域成分を除去して、制御電圧を出力する。ＶＣＯ７は、ＬＰＦ６からの制御電圧に応じた周波数の出力クロック信号ｃを発生する。分周器８は、出力クロック信号ｃを８分周して、８分周信号８ａを生成する。アナログ周波数同期−ＩＮ検出回路９は、８分周信号８ａと基準クロック信号ｂとの位相差が所定の範囲内になったことをアナログ的に検出して、検出信号９ａを出力する。立ち上がりエッジ検出回路１０は、アナログ周波数同期−ＩＮ検出回路９の出力における立ち上がりエッジを検出して、立ち上がりエッジ検出信号１０ａを出力する。
デジタル周波数同期−ＯＵＴ検出回路１１は、８分周信号８ａと基準クロック信号ｂとの位相差が所定の範囲外になったことをデジタル的に検出して、検出信号１１ａを出力する。立ち下がりエッジ検出回路１２は、デジタル周波数同期−ＯＵＴ検出回路１１の出力における立ち下がりエッジを検出して、立ち下がりエッジ検出信号１２ａを出力する。ＳＲ−Ｆ／Ｆ１３は、立ち上がりエッジ検出回路１０からの立ち上がりエッジ検出信号１０ａに応じてセットし、立ち下がりエッジ検出回路１２からの立ち下がりエッジ検出信号１２ａに応じてリセットして、モード切り替え信号１３ａを出力する。
【００２０】
図１において、位相比較器１−チャージポンプ回路３−モード切り替えセレクタ５−ＬＰＦ６−ＶＣＯ７−位相比較器１の系は、クロックリカバリの系を構成し、位相比較モードで動作する。位相／周波数比較器２−チャージポンプ回路４−モード切り替えセレクタ５−ＬＰＦ６−ＶＣＯ７−分周器８−位相／周波数比較器２の系は、逓倍ＰＬＬの系を構成し、位相周波数比較モードで動作する。また、アナログ周波数同期−ＩＮ検出回路９，立ち上がりエッジ検出回路１０，ＳＲ−Ｆ／Ｆ１３は、周波数同期（入り）検出ブロックを形成し、デジタル周波数同期−ＯＵＴ検出回路１１，立ち下がりエッジ検出回路１２，ＳＲ−Ｆ／Ｆ１３は、周波数同期（外れ）検出ブロックを形成している。
【００２１】
以下、各部の構成と動作について、さらに詳細に説明する。
この例の位相比較器１は、図２に示すように、Ｄ型フリップフロップ１Ａ，１Ｂと、インバータ１Ｃと、ＥＯＲ（排他的論理和）回路１Ｄ，１Ｅと、インバータ１Ｆとからなっている。
フリップフロップ１Ａの入力端子Ｄには、入力データ信号ａが入力され、クロック端子には、ＶＣＯ７からのクロック信号ｃが入力されている。フリップフロップ１Ｂの入力端子Ｄには、フリップフロップ１Ａの出力信号１ｃが入力され、クロック端子には、インバータ１Ｃを経てクロック信号ｃを反転した反転クロック信号１ｅが入力されている。
ＥＯＲ１Ｄは、入力データ信号ａと、フリップフロップ１Ａの出力信号１ｃとの排他的論理和の演算を行い、演算結果をインバータ１Ｆを経て反転して、ＵＰ信号１ａを出力する。また、ＥＯＲ１Ｅは、フリップフロップ１Ａの出力信号１ｃと、フリップフロップ１Ｂの出力信号１ｄとの排他的論理和の演算を行い、演算結果によって、ＤＮ信号１ｂを出力する。
【００２２】
位相比較器１は、入力データ信号ａの位相と、ＶＣＯ７からの出力クロック信号ｃの位相とを比較して、比較結果に基づいて、両信号の位相差を修正するための、ＵＰ信号１ａとＤＮ信号１ｂとを生成する。この際、後段のチャージポンプ回路３に対して、ＵＰ信号１ａはロウレベル時がアクティブとなり、ＤＮ信号１ｂは、ハイレベル時がアクティブになるとともに、出力クロック信号ｃの位相が入力データ信号ａに対して同期したときは、クロック信号ｃの立ち上がりエッジの位置が、入力データ信号ａの中央になって、ＵＰ信号１ａとＤＮ信号１ｂのパルス幅が等しくなり、それ以外のときは、ＵＰ信号１ａとＤＮ信号１ｂのパルス幅が変化するように動作する。
【００２３】
例えば、出力クロック信号ｃの位相が入力データ信号ａに比べて遅れている場合には、出力信号１ｃ，反転クロック信号１ｅ及び出力信号１ｄの波形は、図３に示すようになり、ＵＰ信号１ａの下向きパルス幅は、ＤＮ信号１ｂの上向きパルス幅に比べて広くなる。
また、出力クロック信号ｃの位相が入力データ信号ａと同期している場合には、出力信号１ｃ，反転クロック信号１ｅ及び出力信号１ｄの波形は、図４に示すようになり、ＵＰ信号１ａの下向きパルス幅は、ＤＮ信号１ｂの上向きパルス幅と同じになる。
さらに、出力クロック信号ｃの位相が入力データ信号ａに比べて進んでいる場合には、出力信号１ｃ，反転クロック信号１ｅ及び出力信号１ｄの波形は、図５に示すようになり、ＵＰ信号１ａの下向きパルス幅は、ＤＮ信号１ｂの上向きパルス幅に比べて狭くなる。
【００２４】
なお、このような位相比較器は、下記の文献に記載されているものである。Charles R Hogge,Jr. "A Self Correcting Clock Recovery Circuit" IEEE TRANSACTIONS ON ELECTRON DEVICES, Vol.ED-32, No.12, DEC.1985
【００２５】
この例の位相／周波数比較器２は、図６に示すように、インバータ２Ａ，２Ｂ，２Ｍ，２Ｎ，２Ｐ，２Ｒ〜２Ｔ，２Ｖ〜２Ｙと、ＮＡＮＤゲート２Ｃ〜２Ｈ，２Ｊ，２Ｋと、ＮＯＲゲート２Ｌ，２Ｑ，２Ｕとを備えている。これらのうち、ＮＡＮＤゲート２Ｄ，２Ｅによって、第１フリップフロップが形成され、ＮＡＮＤゲート２Ｇ，２Ｈによって第２フリップフロップが形成されている。また、ＮＯＲゲート２Ｑと、インバータ２Ｒ，２Ｓとによって、リセット回路が形成されている。
【００２６】
基準クロック信号ｂは、インバータ２Ａを経て、ＮＡＮＤゲート２Ｃに加えられる。ＮＡＮＤゲート２Ｃは、前回の出力と基準クロック信号ｂとのナンド演算を行って、演算結果をＮＡＮＤゲート２Ｆに出力する。ＮＡＮＤゲート２Ｆは、第１フリップフロップの出力とＮＡＮＤゲート２Ｃからの出力とのナンド演算を行って、出力信号２ａを生成する。
また、分周器８からの８分周信号８ａは、インバータ２Ｂを経て、ＮＡＮＤゲート２Ｊに加えられる。ＮＡＮＤゲート２Ｊは、前回の出力と８分周信号８ａとのナンド演算を行って、演算結果をＮＡＮＤゲート２Ｋに出力する。ＮＡＮＤゲート２Ｋは、第２フリップフロップの出力とＮＡＮＤゲート２Ｊからの出力とのナンド演算を行って、出力信号２ｂを生成する。
【００２７】
出力信号２ａ，２ｂの関係は、図７に示すようになる。すなわち、出力信号２ａは、基準クロック信号ｂに基づいて生成されるものであって、そのデューティ比は固定されている。一方、出力信号２ｂは、ＶＣＯ７からの出力クロック信号ｃを８分周した、８分周信号８ａに基づいて生成されるものであって、そのデューティ比は、８分周信号８ａと基準クロック信号ｂとの位相差に基づいて変化する。したがって、位相／周波数比較器２は、出力クロック信号ｃの周波数の監視結果を、出力信号２ａ，２ｂによって示すことになる。すなわち、位相／周波数比較器２は、基準クロック信号ｂを基に、８分周信号８ａの位相変動を調べて、出力クロック信号ｃの周波数変動を、出力信号２ａ，２ｂのデューティ比の変化で表す。
【００２８】
さらに、位相／周波数比較器２において、出力信号２ａは、ＮＯＲゲート２Ｌに出力される。ＮＯＲゲート２Ｌでは、リセット回路からのリセット信号と、出力信号２ａとのノア演算を行って、インバータ２Ｍに出力する。インバータ２Ｍは、ＮＯＲゲート２Ｌからの出力を反転して、出力信号を生成する。インバータ２Ｍからの出力信号は、ＮＡＮＤゲート２Ｃに出力されるとともに、インバータ２Ｎ，２Ｐを経て、ＵＰ信号２ｃとして出力される。
また、出力信号２ｂは、ＮＯＲゲート２Ｕに出力される。ＮＯＲゲート２Ｕでは、リセット回路からのリセット信号と、出力信号２ｂとのノア演算を行って、インバータ２Ｖに出力する。インバータ２Ｖは、ＮＯＲゲート２Ｕからの出力を反転して、出力信号を生成する。インバータ２Ｖからの出力信号は、ＮＡＮＤゲート２Ｊに出力されるとともに、インバータ２Ｗ，２Ｘを経てＤＮ信号２ｄとして出力される。
【００２９】
ＵＰ信号２ｃとＤＮ信号２ｄとの関係は、次のようになる。すなわち、位相／周波数比較器２に入力される基準クロック信号ｂに比べて、８分周信号８ａの周波数が低いときは、図８に示すように、８分周信号８ａと基準クロック信号ｂとの立ち上がりで発生した下向きのパルスによって、ＵＰ信号２ｃが出力される。この間、位相／周波数比較器２は、ＤＮ信号２ｄを出力しない。
また、基準クロック信号ｂに比べて、８分周信号８ａの周波数が高いときは、図９に示すように、８分周信号８ａと基準クロック信号ｂとの立ち上がりで発生した上向きのパルスによって、ＤＮ信号２ｄが出力される。この間、位相／周波数比較器２は、ＵＰ信号２ｃを出力しない。
さらに、８分周信号８ａの周波数が基準クロック信号ｂの周波数に一致したのち、８分周信号８ａの位相が基準クロック信号ｂに対して遅れると、位相／周波数比較器２は、図１０に示すように、ＵＰ信号２ｃを出力し、８分周信号８ａの位相が基準クロック信号ｂに対して進むと、位相／周波数比較器２は、同じく図１０に示すように、ＤＮ信号２ｄを出力する。
【００３０】
このように、８分周信号８ａの周波数が基準クロック信号ｂの周波数に近づくと、ＵＰ信号２ｃ又はＤＮ信号２ｄのパルス幅が小さくなり、８分周信号の周波数が基準クロック信号ｂの周波数に一致すると、ＵＰ信号２ｃもＤＮ信号２ｄも出力されなくなる。したがって、位相／周波数比較器２は、８分周信号８ａと基準クロック信号ｂとの、周波数差が大きいときの検出に適している。
【００３１】
チャージポンプ回路３は、位相比較器１のＵＰ信号１ａ，ＤＮ信号１ｂを入力され、チャージポンプ回路４は、位相／周波数比較器２のＵＰ信号２ａ，ＤＮ信号２ｄを入力されて、それぞれＶＣＯ７に対する制御電圧を生成する。チャージポンプ回路３と、チャージポンプ回路４とは、同一の構成を有し、同一の動作を行うので、以下においては、チャージポンプ回路４を例として、その構成と動作を説明する。
この例のチャージポンプ回路４は、図１１に示すように、Ｐ（Positive）型ＭＯＳ（Metal Oxide Semiconductor ）ＦＥＴ（Field Effect Transistor ）４Ａ，４Ｂ，４Ｅ，４Ｆ，４Ｊ，４Ｋ，４Ｌ，４Ｎと、Ｎ（Negative）型ＭＯＳＦＥＴ４Ｃ，４Ｄ，４Ｇ，４Ｈ，４Ｐ，４Ｒ〜４Ｔと、インバータ４Ｍ，４Ｑとを備えている。
【００３２】
トランジスタ４Ｃには、予め設定されたバイアス電圧が入力されているので、トランジスタ４Ｃは、このバイアス電圧に応じた第１設定電流を流すことによって、トランジスタ４Ａとの接続点４ａを第１設定電圧にしている。
トランジスタ４Ａ，４Ｂは、カレントミラー回路を構成し、第１設定電流と同じ値の電流をトランジスタ４Ｄに流す。トランジスタ４Ｄは、抵抗負荷として動作し、第１設定電流によって、トランジスタ４Ｂとの接続点４ｂを第１レベルの電圧にする。トランジスタ４Ｅは、第１設定電圧に応じた第２設定電流を流す。トランジスタ４Ｇ，４Ｈは、カレントミラー回路を構成し、第２設定電流と同じ値の電流をトランジスタ４Ｆに流す。トランジスタ４Ｆは、抵抗負荷として動作し、第２設定電流によって、トランジスタ４Ｈとの接続点４ｃを第２レベルの電圧にする。
【００３３】
トランジスタ４Ｊ，４Ｋは、第２レベルの電圧に応じて、ソース，ドレイン間の電圧を設定され、トランジスタ４Ｓ，４Ｔは、第１レベルの電圧に応じて、ドレイン，ソース間の電圧を設定される。また、トランジスタ４Ｌ，４Ｎとインバータ４Ｍからなる回路は、ＵＰ信号２ｃに応じて、トランジスタ４Ｐ，４Ｒに流す電流の大きさを切り替え、トランジスタ４Ｐ，４Ｒとインバータ４Ｑからなる回路は、ＤＮ信号２ｄに応じて、トランジスタ４Ｓに流す電流の大きさを切り替える。
【００３４】
これによって、チャージポンプ回路４は、トランジスタ４Ｌ，４Ｐの接続点における出力電圧によって、ＵＰ信号２ｃがロウレベルの期間中は電流を流出させ、ＤＮ信号２ｄがハイレベルの期間中は電流を流入させる。さらに、ＵＰ信号２ｃがハイレベルで、かつ、ＤＮ信号２ｄがロウレベルの期間中は、電流の出入を行わない。
【００３５】
モード切り替えセレクタ５は、モード切り替え信号１３ａのハイレベル又はロウレベルに応じて、チャージポンプ回路３又はチャージポンプ回路４の出力電圧を、ＬＰＦ６に出力する。これによって、チャージポンプ回路３又はチャージポンプ回路４は、ＵＰ信号１ａ又は２ｃがロウレベルのとき、ＬＰＦ６に電荷を充電し、ＤＮ信号１ｂ又は２ｄがハイレベルのとき、ＬＰＦ６の電荷を放電する。また、ＵＰ信号１ａ又は２ｃがハイレベルで、かつ、ＤＮ信号１ｂ又は２ｄがロウレベルのときは、ＬＰＦ６の電荷の充放電は行われず、直前の電圧レベルを保持する。
【００３６】
この例のＬＰＦ６は、図１２に示すように、抵抗６Ａと、コンデンサ６Ｂ，６Ｃとを備えていて、チャージポンプ回路３又はチャージポンプ回路４の出力電圧の高域成分を除去して、低域成分のみを通過させる作用を行う。
これによって、チャージポンプ回路からの出力電圧の急激な変化を除去して、ＶＣＯ７に対する制御電圧を生成する。
【００３７】
分周器８は、ＶＣＯ７からの出力クロック信号ｃを８分周して、８分周信号８ａを生成するとともに、８分周信号８ａを９０°移相して、８分周信号８ｂを生成する。
【００３８】
この例のアナログ周波数同期−ＩＮ検出回路９は、図１３に示すように、インバータ９Ａ，９Ｂ，９Ｄ，９Ｅ，９Ｆ，９Ｈ，９Ｊ，９Ｌ，９Ｍ，９Ｐ，９Ｒと、ＥＯＲゲート９Ｃと、Ｄ型フリップフロップ９Ｇ，９Ｋ，９Ｎ，９Ｓと、ＮＡＮＤゲート９Ｑとを備えている。
インバータ９Ａ，９Ｂ，９Ｄ，９Ｅと、ＥＯＲゲート９Ｃとは、リセット回路を形成し、位相／周波数比較器２の出力信号２ａ，２ｂに基づいて、リセット信号を生成する。すなわち、ＥＯＲゲート９Ｃは、インバータ９Ａで反転した出力信号２ａと、インバータ９Ｂで反転した出力信号２ｂとの排他的論理和の演算を行うことによって、出力信号２ａのレベルと、出力信号２ｂのレベルとが異なる場合に、ハイレベルのリセット信号を生成する。
リセット信号は、図１４に示すように、出力信号２ａ，２ｂのレベルが異なる期間が短くなるのに伴ってそのパルス幅が次第に狭くなり、出力信号２ａ，２ｂのパルス幅が等しくなったときは、リセット信号は出力されなくなる。
【００３９】
インバータ９Ｆ，９Ｈ，９Ｊ，９Ｌ，９Ｍ，９Ｐと、フリップフロップ９Ｇ，９Ｋ，９Ｎとは、３段のカウンタを構成する。フリップフロップ９Ｇ，９Ｋ，９Ｎのクリア端子ＣＬＲには、リセット信号が入力される。
カウンタの初段のフリップフロップ９Ｇのクロック端子には、インバータ９Ｆを経て、基準クロック信号ｂが入力される。また、フリップフロップ９Ｇの出力は、インバータ９Ｈを経て、フリップフロップ９Ｇの入力端子Ｄに加えられる。これによって、フリップフロップ９Ｇは、基準クロック信号ｂのパルスが入力されるごとに、その出力の状態が反転する。カウンタの２段目のフリップフロップ９Ｋのクロック端子には、フリップフロップ９Ｇの出力が、インバータ９Ｊを経て入力される。また、フリップフロップ９Ｋの出力は、インバータ９Ｌを経て、フリップフロップ９Ｋの入力端子Ｄに加えられる。これによって、フリップフロップ９Ｋは、フリップフロップ９Ｇの出力がハイレベルからロウレベルに変化するたびに、その出力の状態が反転する。 カウンタの３段目のフリップフロップ９Ｎのクロック端子には、フリップフロップ９Ｋの出力が、インバータ９Ｍを経て入力される。また、フリップフロップ９Ｎの出力は、インバータ９Ｐを経て、フリップフロップ９Ｎの入力端子Ｄに加えられる。これによって、フリップフロップ９Ｎは、フリップフロップ９Ｋの出力がハイレベルからロウレベルに変化するたびに、その出力の状態が反転する。
【００４０】
これによって、３段のカウンタを構成するフリップフロップ９Ｇ，９Ｋ，９Ｎの出力は、基準クロック信号ｂのパルスが加えられるたびに、次のように変化する。
（１，０，０），（０，１，０），（１，１，０），（１，１，１）
ＮＡＮＤゲート９Ｑとインバータ９Ｒとからなる回路は、フリップフロップ９Ｇ，９Ｋ，９Ｎの出力が（１，１，１）の状態になったとき、ハイレベルの出力をフリップフロップ９Ｓのクロック端子に加える。
一方、３段のフリップフロップ９Ｇ，９Ｋ，９Ｎのクリア端子ＣＬＲには、リセット信号が入力される。したがって、フリップフロップ９Ｇ，９Ｋ，９Ｎの出力状態が、（１，１，１）に達する前に、リセット信号が入力されると、フリップフロップ９Ｇ，９Ｋ，９Ｎはリセットされる。
そして、８分周信号８ａと基準クロック信号ｂの周波数がほぼ一致すると、リセット信号のパルス幅が十分短くなって、フリップフロップ９Ｇ，９Ｋ，９Ｎはリセットされなくなるので、フリップフロップ９Ｇ，９Ｋ，９Ｎの出力状態が（１，１，１）になり、その結果、ＮＡＮＤゲート９Ｑとインバータ９Ｒは、ロウレベルからハイレベルに変化する出力をフリップフロップ９Ｓに加える。
【００４１】
フリップフロップ９Ｓのクロック端子には、インバータ９Ｒの出力が加えられ、入力端子Ｄには、電源電圧ＶＤＤが入力される。そこで、リセット信号がクリア端子ＣＬＲに入力されたのちに、インバータ９Ｒからの出力がロウレベルからハイレベルに変化すると、フリップフロップ９Ｓからの出力である検出信号９ａはハイレベルになる。
このように、アナログ周波数同期−ＩＮ検出回路９は、８分周信号８ａと基準クロック信号ｂとの位相差が、ＥＯＲゲート９Ｃが出力パルスを発生しなくなる所定の範囲内になったとき、ハイレベルの検出信号９ａを出力する。
【００４２】
この例の立ち上がりエッジ検出回路１０は、図１５に示すように、インバータ１０Ａ〜１０Ｋ，１０Ｍと、ＮＡＮＤゲート１０Ｌとを備えている。
インバータ１０Ａ〜１０Ｋは遅延回路を形成し、図１６に示すように、検出信号９ａを遅延して、遅延検出信号を生成する。ＮＡＮＤゲート１０Ｌは、検出信号９ａと、インバータ１０Ｋからの遅延検出信号とのナンド演算を行って、演算信号を生成する。
インバータ１０Ｍは、演算信号を反転して、立ち上がりエッジ検出信号１０ａを出力する。立ち上がりエッジ検出信号１０ａは、８分周信号８ａと基準クロック信号ｂとの位相差が、所定の範囲内になったことを示している。
【００４３】
この例のデジタル周波数同期−ＯＵＴ検出回路１１は、図１７に示すように、Ｄ型フリップフロップ１１Ａ，１１Ｂ，１１Ｄと、インバータ１１Ｃと、ＥＯＲ回路１１Ｅと、ＯＲ回路１１Ｆとを備えている。
フリップフロップ１１Ａは、８分周信号８ａをクロックとして、基準クロック信号ｂをラッチしてハイレベルの出力を発生する。フリップフロップ１１Ｂは、８分周信号８ｂをクロックとして、基準クロック信号ｂをラッチしてハイレベルの出力を発生する。フリップフロップ１１Ｃは、インバータ１１Ｃを介する８分周信号８ａの反転信号である８分周信号８ａ＊ （＊ は反転信号を表す）をクロックとして、基準クロック信号ｂをラッチしてハイレベルの出力を発生する。ＥＯＲ回路１１Ｅは、ＮＯＲゲート１１１ ，１１２ ，ＮＡＮＤゲート１１３ ，インバータ１１４ からなり、フリップフロップ１１Ａの出力と、フリップフロップ１１Ｄの出力との排他的論理和の演算出力を発生する。ＯＲ回路１１Ｆは、ＮＯＲ回路１１５ とインバータ１１６ とからなり、ＥＯＲ回路１１Ｅの出力と、フリップフロップ１１Ｂの出力との論理和の演算出力によって、検出信号１１ａを発生する。
【００４４】
デジタル周波数同期−ＯＵＴ検出回路１１は、８分周信号８ａ，８分周信号８ｂ，８分周信号８ｂ＊ のそれぞれの立ち上がりエッジと、基準クロック信号ｂとの、位相関係によって、８分周信号８ａと基準クロック信号ｂとの位相差の状態を判定する。
【００４５】
次に、図１８，図１９を参照して、この例のデジタル周波数同期−ＯＵＴ検出回路１１における、周波数同期外れの検出動作を説明する。
図１８において、（ａ）〜（ｄ）は、基準クロック信号ｂに対する、８分周信号８ａ，８分周信号８ｂ，８分周信号８ａ＊ の、相対的位置関係の変化を示し、８分周信号８ａ，８分周信号８ｂ，８分周信号８ａ＊ のそれぞれの立ち上がりエッジの位置が、基準クロック信号ｂのハイレベルの半周期間に存在する場合をＨとし、存在しない場合をＬとして示している。
図中、（ａ），（ｂ）は、逓倍ＰＬＬの系における位相同期が終了して、クロックリカバリの系に切り替えられた直後の状態を示し、８分周信号８ａと基準クロック信号ｂとの間に、出力クロック信号ｃの半周期に相当する８００ｐｓの位相差が生じたことが示されている。このとき、（ａ）においては、８分周信号８ｂと８分周信号８ａ＊ のそれぞれの立ち上がりエッジがＨで、８分周信号８ａの立ち上がりエッジのみがＬである。また、（ｂ）においては、８分周信号８ａと８分周信号８ｂのそれぞれの立ち上がりエッジがＨで、８分周信号８ａ＊ の立ち上がりエッジのみがＬである。
次に、（ｃ）は、出力クロック信号の周波数変化に基づいて、各８分周信号の立ち上がりエッジの位相が遅れる側に変化したが、８分周信号８ｂと８分周信号８ａ＊ のそれぞれの立ち上がりエッジがＨで、８分周信号８ａの立ち上がりエッジのみがＬである状態を表している。（ｄ）では、さらに各８分周信号の立ち上がりエッジの位相が遅れる側に変化して、８分周信号８ａ＊ の立ち上がりエッジのみがＨで、８分周信号８ａと８分周信号８ｂのそれぞれの立ち上がりエッジがＬになった状態を示している。
【００４６】
また、図１９においては、同様に、（ａ），（ｂ）は逓倍ＰＬＬの系における位相同期が終了して、クロックリカバリの系に切り替えられた直後の状態を示している。そして、（ｃ）では、出力クロック信号の周波数変化に基づいて、各８分周信号の立ち上がりエッジの位相が進む側に変化したが、８分周信号８ａと８分周信号８ｂのそれぞれの立ち上がりエッジがＨで、８分周信号８ａ＊ の立ち上がりエッジのみがＬである状態を表している。（ｄ）では、さらに各８分周信号の立ち上がりエッジの位相が進む側に変化して、８分周信号８ａの立ち上がりエッジのみがＨで、８分周信号８ｂと８分周信号８ａ＊ のそれぞれの立ち上がりエッジがＬになった状態を示している。
【００４７】
この際における周波数同期外れ検出の判定基準をまとめて表すと、図２０に示す真理値表のようになる。図中、○印を付して示す（１），（４）は位相追従中の状態を示し、図１８，図１９に示された（ｄ）の状態に対応している。○印を付して示す（２），（３）は同期がとれた直後の状態を示し、図１８，１９に示された、（ａ），（ｂ）の状態に対応している。デジタル周波数同期−ＯＵＴ検出回路１１は、これらの場合には、出力クロック信号ａが、基準クロック信号ｂに対して周波数同期状態にあることを判定して、検出信号１１ａをハイレベルにする。
また、×印を付して示す（５），（６）は位相同期はずれ又は低い程度の周波数同期外れ状態を示し、×印を付して示す（７）は高い程度の周波数同期はずれ状態を示している。デジタル周波数同期−ＯＵＴ検出回路１１は、これらの場合には、出力クロック信号ａが、基準クロック信号ｂに対して位相同期はずれの状態、又は周波数同期はずれの状態であることを判定して、検出信号１１ａをロウレベルにする。
【００４８】
このように、デジタル周波数同期−ＯＵＴ検出回路１１は、クロック信号を分周した信号と基準クロック信号との位相差が、例えば図２０に示される所定の範囲内であることを検出したとき、検出信号１１ａをハイレベルにして、クロック信号が周波数同期状態であることを示す。
【００４９】
この例の立ち下がりエッジ検出回路１２は、図２１に示すように、インバータ１２Ａ〜１２Ｌ，１２Ｎと、ＮＡＮＤゲート１２Ｍとを備えている。
インバータ１２Ａは、デジタル周波数同期−ＯＵＴ検出回路１１からの検出信号１１ａを反転する。インバータ１２Ｂ〜１２Ｌは遅延回路を形成し、検出信号１１ａを遅延して、遅延検出信号を生成する。ＮＡＮＤゲート１０Ｍは、検出信号１１ａの反転信号と、インバータ１２Ｌからの遅延検出信号とのナンド演算を行って、演算信号を生成する。インバータ１２Ｎは、演算信号を反転して、図２２に示すように、立ち下がりエッジ検出信号１２ａを出力する。立ち下がりエッジ検出信号１２ａは、クロック信号を分周した信号と基準クロック信号との位相差が、所定の範囲外になったことを示している。
【００５０】
ＳＦ−Ｆ／Ｆ１３は、立ち上がりエッジ検出信号１０ａをセット端子Ｓに与えられることによってセットしてハイレベルの出力を発生し、立ち下がりエッジ検出信号１２ａをリセット端子Ｒに与えられることによってリセットしてロウレベルの出力を発生する。
ＳＦ−Ｆ／Ｆ１３の出力は、モード切り替え信号１３ａとして、モード切り替えセレクタ５に与えられる。モード切り替えセレクタ５は、モード切り替え信号１３ａがハイレベルのとき、チャージポンプ回路３の出力電圧を選択して、ＬＰＦ６に供給し、モード切り替え信号１３ａがロウレベルのとき、チャージポンプ回路４の出力電圧を選択して、ＬＰＦ６に供給する。
【００５１】
次に、図１乃至図２２を参照して、この例のクロック再生装置の動作を説明する。
なお、以下においては、例えば６２２ＭｂｐｓのＮＲＺ（Non Return to Zero）信号ａを入力データ信号とし、７７．７５ＭＨｚの基準クロック信号ｂを用いて、６２２ＭＨｚの出力クロック信号ｃを再生する場合について説明する。
【００５２】
デジタル周波数同期−ＯＵＴ検出回路１１は、常時、基準クロック信号ｂに対する、８分周信号８ａ，８ｂの周波数の変化を監視している。いま、なんらかの原因によって、ＶＣＯ７からの出力クロック信号ｃの周波数が大幅に変化すると、デジタル周波数同期−ＯＵＴ検出回路１１は、検出信号１１ａを出力する。これによって、立ち下がりエッジ検出回路１２は、エッジ検出信号１２ａを出力するので、ＳＲ−Ｆ／Ｆ１３からのモード切り替え信号１３ａがロウレベルになって、モード切り替えセレクタ５は、チャージポンプ回路４の出力電圧を選択する状態となる。
この状態では、位相／周波数比較器２からのＵＰ信号２ｃと、ＤＮ信号２ｄとによって、チャージポンプ回路４で生成された出力電圧がＬＰＦ６に供給され、これによってＬＰＦ６を経て生成された制御電圧がＶＣＯ７に供給されるので、ＶＣＯ７はこの制御電圧に応じた周波数の出力クロック信号ｃを発生して出力する。
出力クロック信号ｃは、分周器８において８分周されて、８分周信号８ａが生成される。位相／周波数比較器２は、基準クロック信号ｂと８分周信号８ａとを入力として、ＵＰ信号２ｃと、ＤＮ信号２ｄとを生成するので、逓倍ＰＬＬの系が、位相周波数比較モードによって、両信号の位相が一致するように帰還動作を行い、これによって、８分周信号８ａの周波数が基準クロック信号ｂの周波数に近づく。
【００５３】
８分周信号８ａと基準クロック信号ｂの周波数が異なっている状態では、位相／周波数比較器２は、互いにデューティ比が異なる出力信号２ａ，２ｂを出力するので、アナログ周波数同期−ＩＮ検出回路９は、検出信号９ａを出力せず、したがって、立ち上がりエッジ検出回路１０は、立ち上がりエッジ検出信号１０ａを出力しない。
逓倍ＰＬＬの系の動作によって、８分周信号８ａと基準クロック信号ｂの周波数が近づくと、位相／周波数比較器２は、互いにデューティ比が接近した出力信号２ａ，２ｂを出力するので、アナログ周波数−ＩＮ検出回路９は、検出信号９ａをロウレベルからハイレベルに変化させる。立ち上がりエッジ検出回路１０は、検出信号９ａの立ち上がりエッジを検出して、立ち上がりエッジ検出信号１０ａを出力するので、ＳＲ−Ｆ／Ｆ１３は、モード切り替え信号１３ａをハイレベルにする。
モード切り替え信号１３ａがハイレベルになることによって、モード切り替えセレクタ５は、チャージポンプ回路３の出力を選択する。この状態では、位相比較器１からのＵＰ信号１ａと、ＤＮ信号１ｂとによって、チャージポンプ回路３で生成された出力電圧がＬＰＦ６に供給され、これによってＬＰＦ６で生成された制御電圧がＶＣＯ７に供給され、ＶＣＯ７はこの制御電圧に応じた周波数の出力クロック信号ｃを発生して出力する。
位相比較器１は、出力クロック信号ｃと入力データ信号ａとを入力して、ＵＰ信号１ａとＤＮ信号１ｂとを生成するので、クロックリカバリの系が位相比較モードによって両信号の位相が一致するように帰還動作を行い、これによって、出力クロック信号ｃが、入力データ信号ａに同期するようになる。
【００５４】
デジタル周波数同期−ＯＵＴ検出回路１１は、常時、基準クロック信号ｂに対する、８分周信号８ａ，８ｂの周波数の変化を監視しているが、クロックリカバリの系が動作中には、デジタル周波数同期−ＯＵＴ検出回路１１と立ち下がりエッジ検出回路１２とは、出力クロック信号ｃの生成に関与していない。
そして、なんらかの原因によって、ＶＣＯ７からの出力クロック信号ｃの周波数が大幅に変化すると、デジタル周波数同期−ＯＵＴ検出回路１１が、検出信号１１ａを出力することによって、再び、逓倍ＰＬＬの系の動作が開始される。
【００５５】
すなわち、この例のクロック再生装置は、外部からの基準クロック信号（７８ＭＨｚ）に対して逓倍ＰＬＬの系として動作して、８分周信号の周波数と位相を同期させる系と、入力データ信号（６２２ＭＨｚ）に対して、クロックリカバリの系として動作して、出力クロック信号の周波数と位相を同期させる系との２つの系統を持っている。
最初、逓倍ＰＬＬの系が動作して、基準クロック信号に対して周波数と位相の同期をとり、この同期がとれた時点で、クロックリカバリの系にデジタル的に切り替えることによって、入力データ信号に対して、位相同期をとるように動作する。
そして、クロックリカバリの系が動作中に、入力データ信号の周波数が大幅に変動して、クロックリカバリの系が入力データ信号に対して追従できなくなったときは、デジタル周波数同期−ＯＵＴ検出回路によってこの状態を検出して、再び逓倍ＰＬＬの系に切り替えるようにする。
【００５６】
この場合、追従すべき入力データ信号周波数の許容変動量（ジッタトレランス）は、予め定められているので、この範囲の変動に対しては、クロックリカバリ動作によって対応し、逓倍ＰＬＬの系に対する切り替えを行わないようにすることが必要である。
図２３は、ジッタトレランスの一例を示したものであって、ＩＴＵ−Ｔ（International Telecommunication Union-Telecommunication Standardization Sector）Ｇ．９５８に規定されている、ＳＯＮＥＴ（Synchronous Optical Network ）の場合のジッタトレランスを示し、３００Ｈｚ〜２５ＫＨｚの範囲内において、入力ジッタ振幅１．５ＵＩ（Unit Interval ）ｐ−ｐまで追従すべきことが示されている。なおここで、１ＵＩは、入力データ信号の１クロック周期（１データ）に対応する周波数ずれを表している。
しかしながら、実際には、この規定の範囲を超えて、例えば、３ＵＩｐ−ｐ以上のジッタトレランスを要求されることがある。
【００５７】
この例のクロック再生装置では、デジタル周波数同期−ＯＵＴ検出回路１１において、８分周信号８ａ，８分周信号８ｂ，８分周信号８ａ＊ のそれぞれの立ち上がりエッジの位置が、基準クロック信号ｂのハイレベルの半周期間に存在するか否かを検出して、検出結果を、予め定められている、検出結果の組み合わせを示す真理値表と対照することによって、同期外れを検出するので、上述のような、広い範囲のジッタトレランスに対応する同期外れの検出を行うことができる。
【００５８】
図２４〜図２７は、この実施例における周波数同期外れ検出動作の一例を示したものであって、位相比較モードに切り替わった直後から、入力データ信号の周波数が次第に上昇した場合の、同期外れ検出動作を例示している。
【００５９】
図２４においては、立ち上がりエッジ検出信号１０ａの発生によって、モード切り替え信号１３ａがロウレベルからハイレベルに変化し、クロックリカバリの系に切り替わって、位相比較モードになった直後の状態を示している。この場合は、８分周信号８ｂの立ち上がりエッジは、基準クロック信号ｂのハイレベルのほぼ中央位置にあり、８分周信号８ａ，８分周信号８ｂ，８分周信号８ａ＊ のそれぞれの立ち上がりエッジによる検出結果は、Ｈ，Ｈ，Ｌであって、デジタル周波数同期−ＯＵＴ検出回路１１は、検出信号１１ａを発生しない。
図２５においては、入力データ信号ａのジッタによって、８分周信号８ｂの立ち上がりエッジは、基準クロック信号ｂのハイレベルの範囲から外れ、８分周信号８ａの立ち上がりエッジが、基準クロック信号ｂのハイレベルのほぼ中央位置になって、８分周信号８ａ，８分周信号８ｂ，８分周信号８ａ＊ のそれぞれの立ち上がりエッジによる検出結果は、Ｈ，Ｌ，Ｌとなるが、まだ、デジタル周波数同期−ＯＵＴ検出回路１１は、検出信号１１ａを発生しない。
図２６においては、さらに周波数変化が増加して、８分周信号８ａ，８分周信号８ｂ，８分周信号８ａ＊ のそれぞれの立ち上がりエッジによる検出結果は、Ｈ，Ｌ，Ｈとなり、これによって、デジタル周波数同期−ＯＵＴ検出回路１１から検出信号１１ａが発生し、したがって、モード切り替え信号１３ａがハイレベルからロウレベルに変化し、逓倍ＰＬＬの系に切り替えられて、位相周波数比較モードになったことが示されている。
【００６０】
図２７は、入力データ信号の周波数が次第に上昇した場合に、モード切り替え信号１３ａがハイレベルとなる、位相比較モードの期間において、出力クロック信号ｃに生じる、最大の周波数ずれを示したものであって、図示のように、位相比較モードの期間内に、最大３．５ＵＩの周波数ずれが生じたことが示されている。
【００６１】
図２８〜図３１は、この実施例における周波数同期外れ検出動作の他の例を示したものであって、位相比較モードに切り替わった直後から、入力データ信号の周波数が次第に低下した場合の、同期外れ検出動作を例示している。
【００６２】
図２８においては、立ち上がりエッジ検出信号１０ａの発生によって、モード切り替え信号１３ａがロウレベルからハイレベルに変化し、クロックリカバリの系に切り替わって、位相比較モードになった直後の状態を示している。この場合は、８分周信号８ｂの立ち上がりエッジは、基準クロック信号ｂのハイレベルのほぼ中央位置にあり、８分周信号８ａ，８分周信号８ｂ，８分周信号８ａ＊ のそれぞれの立ち上がりエッジによる検出結果は、Ｈ，Ｈ，Ｌであって、デジタル周波数同期−ＯＵＴ検出回路１１は、検出信号１１ａを発生しない。
図２９においては、入力データ信号ａのジッタによって、８分周信号８ｂの立ち上がりエッジは、基準クロック信号ｂのハイレベルの範囲から外れ、８分周信号８ａ＊ の立ち上がりエッジが、基準クロック信号ｂのハイレベルのほぼ中央位置になって、８分周信号８ａ，８分周信号８ｂ，８分周信号８ａ＊ のそれぞれの立ち上がりエッジによる検出結果は、Ｌ，Ｌ，Ｈとなるが、まだ、デジタル周波数同期−ＯＵＴ検出回路１１は、検出信号１１ａを発生しない。図３０においては、さらに周波数変化が増加して、８分周信号８ａ，８分周信号８ｂ，８分周信号８ａ＊ のそれぞれの立ち上がりエッジによる検出結果は、Ｌ，Ｌ，Ｌとなり、これによって、デジタル周波数同期−ＯＵＴ検出回路１１から検出信号１１ａが発生して、立ち下がりエッジ検出信号１２ａがロウレベルになり、したがって、モード切り替え信号１３ａがハイレベルからロウレベルに変化し、逓倍ＰＬＬの系に切り替えられて、位相周波数比較モードになったことが示されている。
【００６３】
図３１は、入力データ信号の周波数が次第に低下した場合に、モード切り替え信号１３ａがハイレベルとなる、位相比較モードの期間において、出力クロック信号ｃに生じる、最大の周波数ずれを示したものであって、図示のように、位相比較モードの期間内に、最大３．５ＵＩの周波数ずれが生じたことが示されている。
【００６４】
図３２は、入力データ信号の周波数が次第に低下して、一旦、周波数ずれがない状態になったのちに、入力データ信号の周波数が次第に上昇した場合に、モード切り替え信号１３ａがハイレベルとなる、位相比較モードの期間において、出力クロック信号ｃに生じる最大の周波数ずれを示したものであって、図示のように、位相比較モードの期間内に、最大４．５ＵＩの周波数ずれが生じたことが示されている。
【００６５】
このように、この例のクロック再生装置では、クロックリカバリ動作時の制御信号と逓倍ＰＬＬ動作時の制御信号とは、分離して切り替えてＶＣＯ７に供給されるので、アナログ加算器を使用した場合のように、不必要な誤差が生じる恐れがないとともに、同期外れ検出を位相の比較によって行うので、同期外れ検出に必要な時間が短いとともに、同期確立を位相差の検出によって行うので、同期確立を迅速に検出することができる。
また、同期外れ検出の対象となる位相差の範囲が広いので、入力データ信号周波数の大幅な変化範囲に対して、クロックリカバリ動作を継続することができ、広い範囲のジッタトレランスの要求に対応することができる。
さらに、周波数の比較と、周波数同期状態に入ったことと、同期外れになったことの判定とを、低い周波数で行っているので、確実な動作を行えるとともに、低消費電力化を図ることができる。
【００６６】
以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られたものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、分周器８の分周比は８分周に限らず、ｎを整数として、ｎ分周というように任意に設定することができる。この場合、分周比を大きくしたときは、対応可能なジッタトレランスの範囲を広くすることができるとともに、分周比を小さく設定したときは、対応可能なジッタトレランスの範囲が狭くなる。また、８分周信号８ａの参照信号となる基準クロック信号ｂは、入力データ信号の基本周波数に対応して水晶発振回路により供給されるが、周波数が入力データ信号に比べて十分安定していれば、他の発振回路によって供給されるようにしてもよい。また、図１に示した、この例のクロック再生装置において、チャージポンプ回路３とチャージポンプ回路４が、同一の構成の場合には、モード切り替えセレクタ５との順序を入れ替え、かつ、２つのチャージポンプ回路を１つに節約してもよい。
【００６７】
【発明の効果】
以上説明したように、この発明のクロック再生装置では、周波数同期したことの検出は、位相／周波数比較器とアナログ周波数同期−ＩＮ検出回路とを用いてアナログ的に厳しく検出しているので、精度良く確実に周波数同期が行われる。一方、周波数同期が外れたことの検出は、デジタル周波数同期−ＯＵＴ検出回路を用いてデジタル的に緩く検出するので、比較的大きな周波数のずれ（例えば数１００ｐｐｍ程度）が生じるまでは、検出が行われない。
そのため、クロックリカバリの系では、確実に入力データ信号の周波数に同期をとることができるとともに、位相比較モードで動作中に、入力データ信号の周波数が広い範囲に変化しても、マージンを持って確実に追従することができるので、広い範囲のジッタトレランスの要求に対応することができる。さらに、周波数同期が外れた場合には、これを検出して、逓倍ＰＬＬの系を動作させるので、再び、周波数同期を回復して、迅速にクロックリカバリの系の動作に戻ることができる。
【図面の簡単な説明】
【図１】この発明の一実施例であるクロック再生装置の構成を示す回路図である。
【図２】同実施例における位相比較器の構成例を示すブロック図である。
【図３】同実施例における位相比較器の動作を説明するための波形図（１）である。
【図４】同実施例における位相比較器の動作を説明するための波形図（２）である。
【図５】同実施例における位相比較器の動作を説明するための波形図（３）である。
【図６】同実施例における位相／周波数比較器の構成例を示す回路図である。
【図７】同実施例における位相／周波数比較器の出力の波形を示す波形図である。
【図８】同実施例における位相／周波数比較器が出力するＵＰ信号の波形を示す波形図である。
【図９】同実施例における位相／周波数比較器が出力するＤＮ信号の波形を示す波形図である。
【図１０】同実施例における位相／周波数比較器が出力するＵＰ信号及びＤＮ信号の波形を示す波形図である。
【図１１】同実施例におけるチャージポンプ回路の構成例を示す回路図である。
【図１２】同実施例におけるＬＰＦの構成例を示す回路図である。
【図１３】同実施例におけるアナログ周波数同期−ＩＮ検出回路の構成例を示す回路図である。
【図１４】同実施例におけるアナログ周波数同期−ＩＮ検出回路の動作を説明するための波形図である。
【図１５】同実施例における立ち上がりエッジ検出回路の構成例を示す回路図である。
【図１６】同実施例における立ち上がりエッジ検出回路の動作を説明するための波形図である。
【図１７】同実施例におけるデジタル周波数同期−ＯＵＴ検出回路の構成例を示す回路図である。
【図１８】同実施例におけるデジタル周波数同期−ＯＵＴ検出回路の動作を説明するための波形図（１）である。
【図１９】同実施例におけるデジタル周波数同期−ＯＵＴ検出回路の動作を説明するための波形図（２）である。
【図２０】同実施例におけるデジタル周波数同期−ＯＵＴ検出回路の周波数同期はずれ検出真理値表を示す図である。
【図２１】同実施例における立ち下がりエッジ検出回路の構成例を示す回路図である。
【図２２】同実施例における立ち下がりエッジ検出回路の動作を説明するための波形図である。
【図２３】ジッタトレランスの一例を示す図である。
【図２４】同実施例における周波数同期外れ検出動作を説明するための波形図（１）である。
【図２５】同実施例における周波数同期外れ検出動作を説明するための波形図（２）である。
【図２６】同実施例における周波数同期外れ検出動作を説明するための波形図（３）である。
【図２７】同実施例における同期外れ検出時の周波数ずれを示す図（１）である。
【図２８】同実施例における周波数同期外れ検出動作を説明するための波形図（４）である。
【図２９】同実施例における周波数同期外れ検出動作を説明するための波形図（５）である。
【図３０】同実施例における周波数同期外れ検出動作を説明するための波形図（６）である。
【図３１】同実施例における同期外れ検出時の周波数ずれを示す図（２）である。
【図３２】同実施例における同期外れ検出時の周波数ずれを示す図（３）である。
【図３３】従来のクロック再生装置の一構成例を示すブロック図である。
【図３４】第１の従来例におけるループフィルタと電圧制御発振器の周波数特性を示す図である。
【図３５】従来のクロック再生装置の他の構成例を示すブロック図である。
【符号の説明】
１ 位相比較器（第１の比較手段）
２ 位相／周波数比較器（第２の比較手段）
３ チャージポンプ回路（第１の比較手段）
４ チャージポンプ回路（第２の比較手段）
５ モード切り替えセレクタ（切り替え手段）
６ ＬＰＦ（フィルタ手段）
７ ＶＣＯ（電圧制御発振手段）
８ 分周器
９ アナログ周波数同期−ＩＮ検出回路（第１の検出手段）
１０ 立ち上がりエッジ検出回路（第１の検出手段）
１１ デジタル周波数同期−ＯＵＴ検出回路（第２の検出手段）
１２ 立ち下がりエッジ検出回路（第２の検出手段）
１３ ＳＲ−Ｆ／Ｆ
Claims (6)
- 入力された制御信号に応じた周波数のクロック信号を発生する発振手段と、
入力データ信号と前記クロック信号との位相を比較して、該両信号の位相差を修正するための第１の制御信号を生成する第１の比較手段と、
前記クロック信号を分周した信号と参照信号との位相を比較して、前記クロック信号の周波数ずれを修正するための第２の制御信号を生成する第２の比較手段と、
前記第１の制御信号又は第２の制御信号を選択して、前記発振手段に供給するための制御信号を出力する切り替え手段と、
前記クロック信号を分周した信号と前記参照信号との位相差が第１の所定の範囲内になったことを検出すると、第１の検出信号を出力する第１の検出手段と、前記クロック信号を分周した信号と前記参照信号との位相差が前記第１の所定の範囲よりも広い第２の所定の範囲外になったことを検出すると、第２の検出信号を出力する第２の検出手段とを有する制御手段とを備え、
該制御手段は、
前記第１の検出手段が前記第１の検出信号を出力すると、前記切り替え手段に前記第１の制御信号を選択させる一方、前記第２の検出手段が前記第２の検出信号を出力すると、前記切り替え手段に前記第２の制御信号を選択させることを特徴とし、さらに、
前記第２の検出手段は、前記参照信号の半周期間における、前記クロック信号を分周したそれぞれ異なる位相を有する複数の信号のエッジの存否の状態が所定状態でないことを検出したとき、前記検出信号を発生することを特徴とするクロック再生装置。 - 前記第２の検出手段における、前記クロック信号を分周したそれぞれ異なる位相を有する複数の信号が、前記クロック信号を分周した信号と、前記クロック信号を分周した信号に対して９０°位相を異にする信号と、前記クロック信号を分周した信号に対して１８０°位相を異にする信号とからなることを特徴とする請求項１記載のクロック再生装置。
- 前記クロック信号を分周した信号が、前記クロック信号をｎ分周した信号であることを特徴とする請求項１乃至２のいずれか１記載のクロック再生装置。
- 前記第１の検出手段が、前記参照信号を計数する複数段の計数手段と、該計数手段が計数終了したときセットし、前記クロック信号を分周した信号と前記参照信号との位相差が所定範囲内になったときリセットする保持手段とを備え、
該保持手段のリセット時の出力状態に対応して前記検出信号を発生することを特徴とする請求項１乃至３のいずれか１記載のクロック再生装置。 - 前記発振手段が、入力された制御信号の高域成分を除去するフィルタ手段と、該フィルタ手段の出力電圧に応じた周波数のクロック信号を発生する電圧制御発振手段とからなることを特徴とする請求項１乃至４のいずれか１記載のクロック再生装置。
- 前記第１の検出手段は、前記クロック信号を分周した信号と前記参照信号との位相差が前記第１の所定の範囲内になったことをアナログ的に検出し、
かつ前記第２の検出手段は、前記クロック信号を分周した信号と前記参照信号との位相差が前記第１の所定の範囲よりも広い前記第２の所定の範囲外になったことをデジタル的に検出することを特徴とする請求項１乃至５のいずれか１記載のクロック再生装置。
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