JP2014143574A

JP2014143574A - データフレーム生成回路及びデータフレーム生成方法

Info

Publication number: JP2014143574A
Application number: JP2013010847A
Authority: JP
Inventors: Hironobu Hongo; 廣信本郷
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2013-01-24
Filing date: 2013-01-24
Publication date: 2014-08-07
Also published as: US20140205299A1; US9553684B2

Abstract

【課題】光伝送網によって伝送されるデータの各データフレームに、低周波のビート雑音が発生しないように信号を格納すること。
【解決手段】データフレーム生成回路において、フレーム生成部１は、システムクロックに基づいてクライアント信号を格納したデータフレームを出力するとともに、データフレームに格納したクライアント信号の格納数をデータフレームごとに出力する。記憶部２は、ビート雑音を発生させる可能性のある信号数の範囲を記憶している。比較部３は、フレーム生成部１から出力された格納数を信号数の範囲と比較する。制御部４は、比較部３による比較結果に基づいてシステムクロックの周波数を制御し、格納数が信号数の範囲に含まれる場合に、格納数が信号数の範囲から外れるようにシステムクロックの周波数を変更する。
【選択図】図１

Description

この発明は、データフレーム生成回路及びデータフレーム生成方法に関する。

従来、無線信号を光信号に変換して伝送する光伝送装置がある。このような光伝送装置において、無線信号を光信号に変換する装置ごとに、伝送される光信号のビート雑音レベルを測定し、ビート雑音レベルに基づいて発光波長を制御することによって、ビート雑音を低減するようにしたものがある（例えば、特許文献１参照）。

特開平７−２３５９０４号公報

光伝送技術の一つに、ＯＴＮ（ＯｐｔｉｃａｌＴｒａｎｓｐｏｒｔＮｅｔｗｏｒｋ）がある。ＯＴＮは、ＩＴＵ−Ｔ（ＩｎｔｅｒｎａｔｉｏｎａｌＴｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎＵｎｉｏｎ−Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｓｅｃｔｏｒ）勧告Ｇ．７０９により規定される光伝送網である。

ＯＴＮ等の光伝送網において、スタッフ同期方式の時分割多重変換装置が用いられることがある。スタッフパルス（余剰パルス）は、データフレームに格納される低次群ＰＣＭ（ＰｕｌｓｅＣｏｄｅＭｏｄｕｌａｔｉｏｎ、パルス符号変調）信号に挿入される。スタッフパルスを挿入することによって、伝送速度の異なる複数の低次群ＰＣＭ信号を同期させることができる。

データを送信する側の装置は、各低次群ＰＣＭ信号に挿入するスタッフパルスの挿入頻度を調整することによって、伝送速度の異なる複数の低次群ＰＣＭ信号を同期させ、多重化して受信側へ伝送する。また、データを送信する側の装置は、スタッフパルスの情報を受信側へ伝送する。データを受信する側の装置は、多重化されているデータを分離するときにスタッフパルスを除去することによって、元のＰＣＭ信号を再生する。

データを送信する側の装置において、データフレームを生成する回路に入力される低次群ＰＣＭ信号の周波数偏差、及びデータフレームを生成する回路に入力されるシステムクロックの周波数偏差によって、各データフレームに格納される低次群ＰＣＭ信号の数が決まる。つまり、各データフレームに格納される低次群ＰＣＭ信号の数は固定ではなく、変化する。

データを受信する側の装置は、各データフレームに格納されているＰＣＭ信号の数に基づいて、例えばＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ、位相ロックループ）によってクロック信号を再生する。そのため、データを送信する側の装置においてデータフレームを生成する際に各データフレームに格納される低次群ＰＣＭ信号の数が変化すると、データを受信する側の装置においてジッタやビートなどの雑音が発生し、その影響によって受信信号から再生されるクロック信号の純度が落ちてしまう。

ＩＴＵ−Ｔにおける光伝送網の規格において問題となるのは、およそ１０ＫＨｚ以上のオフセット周波数における雑音である。ＰＬＬのカットオフ周波数を数Ｈｚ程度にすることによって、およそ１０ＫＨｚ以上のオフセット周波数における雑音を除去することができる。従って、光伝送網において、データを受信する側の装置は、ジッタの少ないクロック信号を再生することができる。

ところで、近年、光伝送網を用いて携帯電話システムの基地局へデータを転送する技術が検討されている。携帯電話システムの基地局は、ＰＬＬによってデータからクロック信号を再生し、このクロック信号をマイクロ波のローカル発振器の基準信号に用いることがある。この場合に問題となるのは、およそ１ＫＨｚ以下のオフセット周波数における雑音である。そのため、携帯電話システムの基地局は、高純度のクロック信号を再生する必要がある。

しかしながら、上述したように光伝送網においては、およそ１０ＫＨｚ以上のオフセット周波数における雑音を除去することができるが、およそ１ＫＨｚ以下のオフセット周波数における雑音を除去することができない。例えば光伝送網において、各データフレームに格納される低次群ＰＣＭ信号の数が１００万回に１回の割合で変化すると、１００万回に１回の割合に相当する低周波のビート雑音が発生する。このような低周波のビート雑音は、光伝送網に設けられる光中継装置などの光伝送装置によって減衰させられずに通過してしまう。そのため、光伝送網からデータを受信する携帯電話システムの基地局は、低周波のビート雑音の影響を受けてしまい、高純度のクロック信号を再生することができないという問題点がある。

従って、光伝送網を用いて携帯電話システムの基地局へデータを転送する場合、光伝送網において低周波のビート雑音を発生させないことが重要である。光伝送網において低周波のビート雑音が発生しなければ、携帯電話システムの基地局において低周波のビート雑音の影響を受けずに高純度のクロック信号を再生することができる。

光伝送網によって伝送されるデータの各データフレームに、低周波のビート雑音が発生しないように信号を格納することができるデータフレーム生成回路及びデータフレーム生成方法を提供することを目的とする。

データフレーム生成回路は、フレーム生成部、記憶部、比較部及び制御部を有する。フレーム生成部は、システムクロックに基づいてクライアント信号を格納したデータフレームを出力する。また、フレーム生成部は、データフレームに格納したクライアント信号の格納数をデータフレームごとに出力する。記憶部は、ビート雑音を発生させる可能性のある信号数の範囲を記憶している。比較部は、フレーム生成部から出力された格納数を信号数の範囲と比較する。制御部は、比較部による比較結果に基づいてシステムクロックの周波数を制御する。制御部は、格納数が信号数の範囲に含まれる場合に、格納数が信号数の範囲から外れるようにシステムクロックの周波数を変更する。

データフレーム生成方法は、システムクロックに基づいてクライアント信号を格納したデータフレームを出力するとともに、データフレームに格納したクライアント信号の格納数をデータフレームごとに出力する。次いで、格納数を、ビート雑音を発生させる可能性のある信号数の範囲と比較し、その比較結果に基づいて、格納数が信号数の範囲に含まれる場合に、格納数が信号数の範囲から外れるようにシステムクロックの周波数を変更することを繰り返す。

データフレーム生成回路及びデータフレーム生成方法によれば、光伝送網によって伝送されるデータの各データフレームに、低周波のビート雑音が発生しないように信号を格納することができる。

図１は、実施の形態にかかるデータフレーム生成回路の一例を示す図である。図２は、図１に示すデータフレーム生成回路における信号の流れを示す図である。図３は、図１に示すデータフレーム生成回路のハードウェア構成の一例を示す図である。図４は、実施の形態にかかるデータフレーム生成方法の一例を示す図である。図５は、ＯＴＮにおけるデータフレームの一例を示す図である。図６は、実施の形態にかかるデータフレーム生成回路の別の例を示す図である。図７は、図６に示すデータフレーム生成回路における信号の流れを示す図である。図８は、図７に示すデータフレーム生成回路における周波数変更処理部の動作の一例を説明する図である。図９は、位相雑音の測定結果の一例を示す図である。図１０は、デジタル有線伝送システムの一例を示す図である。

以下に添付図面を参照して、このデータフレーム生成回路及びデータフレーム生成方法の好適な実施の形態を詳細に説明する。以下の各実施例の説明においては、同様の構成要素には同一の符号を付して、重複する説明を省略する。

・データフレーム生成回路の一例
図１は、実施の形態にかかるデータフレーム生成回路の一例を示す図である。図２は、図１に示すデータフレーム生成回路における信号の流れを示す図である。図１及び図２に示すように、データフレーム生成回路は、フレーム生成部１、記憶部２、比較部３及び制御部４を有する。

フレーム生成部１は制御部４、クライアント信号の入力端子５、データフレームの出力端子６及びクライアント信号の格納数（Ｎ_frameと表記する）の出力端子７に接続されている。クライアント信号の入力端子５は、データフレーム生成回路の前段に配置される図示しない例えば受信処理部に接続されていてもよい。クライアント信号の入力端子５には、データフレーム生成回路の前段に配置される図示しない例えば受信処理部からクライアント信号が入力する。

フレーム生成部１は、制御部４から出力されるシステムクロックに基づいて、クライアント信号の入力端子５から入力するクライアント信号をデータフレームに格納し、クライアント信号を格納したデータフレームをデータフレームの出力端子６へ出力する。データフレームの出力端子６は、データフレーム生成回路の後段に配置される図示しない例えば送信処理部に接続されていてもよい。

フレーム生成部１は、データフレームに格納したクライアント信号の格納数Ｎ_frameを、データフレームごとにクライアント信号の格納数Ｎ_frameの出力端子７へ出力する。クライアント信号の格納数Ｎ_frameの出力端子７は、データフレーム生成回路の後段に配置される図示しない例えば送信処理部に接続されていてもよい。また、クライアント信号の格納数Ｎ_frameの出力端子７は比較部３の入力端に接続されている。

比較部３はクライアント信号の格納数Ｎ_frameの出力端子７及び記憶部２に接続されている。記憶部２は信号数の範囲を記憶している。信号数の範囲は、ビート雑音を発生させる可能性のあるクライアント信号の数を表す。従って、データフレームに格納されたクライアント信号の格納数Ｎ_frameが、ビート雑音を発生させる可能性のある信号数の範囲に含まれると、ビート雑音が発生するおそれがある。データフレームに格納されたクライアント信号の格納数Ｎ_frameが、ビート雑音を発生させる可能性のある信号数の範囲に含まれないと、ビート雑音は発生しない。

比較部３は、フレーム生成部１から出力されたクライアント信号の格納数Ｎ_frameを、記憶部２に記憶されているビート雑音を発生させる可能性のある信号数の範囲と比較する。

制御部４は比較部３及びフレーム生成部１に接続されている。制御部４はフレーム生成部１にシステムクロックを供給する。制御部４は、比較部３による比較結果に基づいてシステムクロックの周波数を制御する。例えば制御部４は、クライアント信号の格納数Ｎ_frameが、ビート雑音を発生させる可能性のある信号数の範囲に含まれる場合に、クライアント信号の格納数Ｎ_frameが、ビート雑音を発生させる可能性のある信号数の範囲から外れるようにシステムクロックの周波数を変更する。

なお、制御部４とは異なる処理ブロックからフレーム生成部１にシステムクロックが供給されてもよい。その場合、制御部４は、制御部４とは異なる処理ブロックからフレーム生成部１に供給されるシステムクロックの周波数を変更してもよい。

図１に示すデータフレーム生成回路において、フレーム生成部１、記憶部２、比較部３及び制御部４がそれぞれハードウェアによって実現されていてもよい。あるいは、フレーム生成部１、比較部３及び制御部４はフトウェアの処理によって実現されてもよい。フレーム生成部１、比較部３及び制御部４がソフトウェアの処理によって実現される場合のハードウェア構成の一例について説明する。

図３は、図１に示すデータフレーム生成回路のハードウェア構成の一例を示す図である。図３に示すように、データフレーム生成回路は例えばプロセッサ１０１、インタフェース１０２、不揮発性メモリ１０３及び揮発性メモリ１０４を有する。プロセッサ１０１、インタフェース１０２、不揮発性メモリ１０３及び揮発性メモリ１０４はバス１０５に接続されていてもよい。

プロセッサ１０１は、後述するデータフレーム生成方法を実現するプログラムを処理する。それによって、図１に示すデータフレーム生成回路におけるフレーム生成部１、比較部３及び制御部４が実現される。プロセッサ１０１の一例として、例えばＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ、中央処理装置）、ＤＳＰ（ＤｉｇｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｏｒ、デジタルシグナルプロセッサ）、ＡＳＩＣ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ、エーシック）、またはＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ、フィールドプログラマブルゲートアレイ）などのプログラマブルロジックデバイスが挙げられる。

不揮発性メモリ１０３は、ブートプログラムや後述するデータフレーム生成方法を実現するプログラムを記憶している。不揮発性メモリ１０３は、上述した信号数の範囲を記憶している。プロセッサ１０１がプログラマブルロジックデバイスである場合には、不揮発性メモリ１０３はプログラマブルロジックデバイスの回路情報を記憶していてもよい。不揮発性メモリ１０３の一例として、マスクＲＯＭ（マスクロム）、ＥＥＰＲＯＭ（ＥｌｅｃｔｒｉｃａｌｌｙＥｒａｓａｂｌｅＰｒｏｇｒａｍｍａｂｌｅＲｅａｄＯｎｌｙＭｅｍｏｒｙ、イーイーピーロム）またはフラッシュメモリなどのＲＯＭ（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ、ロム）が挙げられる。

揮発性メモリ１０４はプロセッサ１０１の作業領域として用いられる。揮発性メモリ１０４は、不揮発性メモリ１０３から読み出されたプログラムや信号数の範囲や回路情報を保持する。揮発性メモリ１０４の一例としてＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ、ディーラム）やＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ、エスラム）などのＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ、ラム）が挙げられる。不揮発性メモリ１０３及び揮発性メモリ１０４は、図１に示すデータフレーム生成回路における記憶部２の一例である。

インタフェース１０２は、クライアント信号の入力及びデータフレームやクライアント信号の格納数Ｎ_frameの出力を司る。

・データフレーム生成方法の一例
図４は、実施の形態にかかるデータフレーム生成方法の一例を示す図である。図４に示すデータフレーム生成方法は、図１に示すデータフレーム生成回路において実施されてもよい。本実施例では、図４に示すデータフレーム生成方法が、図１に示すデータフレーム生成回路において実施されるとして説明する。

データフレーム生成方法が開始されると、フレーム生成部１は、システムクロックに基づいてクライアント信号を格納したデータフレームを生成して出力する。また、フレーム生成部１は、データフレームに格納したクライアント信号の格納数Ｎ_frameをデータフレームごとに出力する（ステップＳ１）。

次いで、比較部３は、フレーム生成部１から出力されたクライアント信号の格納数Ｎ_frameを、記憶部２に記憶されているビート雑音を発生させる可能性のある信号数の範囲と比較する（ステップＳ２）。比較の結果、データフレームに格納されたクライアント信号の格納数Ｎ_frameが、ビート雑音を発生させる可能性のある信号数の範囲に含まれる場合（ステップＳ３：Ｙｅｓ）、制御部４は、フレーム生成部１に供給されるシステムクロックの周波数を変更する（ステップＳ４）。

その際、制御部４は、データフレームに格納されるクライアント信号の格納数Ｎ_frameが、ビート雑音を発生させる可能性のある信号数の範囲から外れるように、システムクロックの周波数を変更する。そして、ステップＳ１に戻り、データ生成回路を有する装置におけるデータフレームの生成及び出力が終了するまで、ステップＳ１〜ステップＳ４を繰り返す。

一方、比較部３における比較の結果、データフレームに格納されたクライアント信号の格納数Ｎ_frameが、ビート雑音を発生させる可能性のある信号数の範囲に含まれない場合（ステップＳ３：Ｎｏ）、システムクロックの周波数を変更しないでステップＳ１に戻る。

図１に示すデータ生成回路または図４に示すデータ生成方法によれば、データフレームに格納されるクライアント信号の格納数Ｎ_frameが、ビート雑音を発生させる可能性のある信号数の範囲から外れるように、システムクロックの周波数が制御される。それによって、低周波のビート雑音が発生しないように各データフレームにクライアント信号を格納することができる。

従って、図１に示すデータ生成回路または図４に示すデータ生成方法によれば、光伝送網を用いるデータ伝送において低周波のビート雑音が発生するのを防ぐことができる。光伝送網において低周波のビート雑音が発生しないことによって、光伝送網からデータが転送される携帯電話システムの基地局において、低周波のビート雑音の影響を受けずに高純度のクロック信号を再生することができる。

図１に示すデータ生成回路は、例えばＩＴＵ−Ｔ勧告Ｇ．７０９により規定されるＯＴＮにおいて用いられる光伝送装置に適用できる。以下に、一例として、図１に示すデータ生成回路をＩＴＵ−Ｔ勧告Ｇ．７０９により規定されるＯＴＮに適用する場合について説明する。

・ＯＴＮにおけるデータフレーム
図５は、ＯＴＮにおけるデータフレームの一例を示す図である。図５に示すように、各データフレーム１１は、オーバーヘッド（ＯｖｅｒＨｅａｄ、ＯＨ）部１２、ペイロード部１３及び前方誤り訂正（ＦｏｒｗａｒｄＥｒｒｏｒＣｏｒｒｅｃｔｉｏｎ、ＦＥＣ）部１４を有する。オーバーヘッド部１２にはフレーム情報が格納される。ペイロード部１３には低次群ＰＣＭ信号の情報が格納される。前方誤り訂正部１４には誤り訂正情報が格納される。

ペイロード部１３に格納されるクライアントのデータは、ライトイネーブル信号（ＷｒｉｔｅＥｎａｂｌｅ、ＷＥ）で示される。ペイロード部１３に格納される低次群ＰＣＭ信号の数は、ライトイネーブル信号とシステムクロックとの論理積によって決まる。データフレーム１１に格納されるクライアント信号の格納数Ｎ_frameは、ペイロード部１３に格納される低次群ＰＣＭ信号の数によって決まる。

以下、ペイロード部１３に格納される低次群ＰＣＭ信号の数を「フレーム内低次群ＰＣＭ信号格納数」と表記する。Ｎ_frameをフレーム内低次群ＰＣＭ信号格納数とする。

図を見やすくするため、図５に示す例では、フレーム内低次群ＰＣＭ信号格納数Ｎ_frameは、最初のフレームでは１３であり、次のフレームでは１４である。なお、実際には、フレーム内低次群ＰＣＭ信号格納数Ｎ_frameは数千〜数万程度である。以下の説明では、フレーム内低次群ＰＣＭ信号格納数Ｎ_frameが１４程度である場合を例にして説明する。

データフレーム１１は例えば１００μｓの周期で繰り返される。フレーム内低次群ＰＣＭ信号格納数Ｎ_frameは、入力信号であるクライアント信号の周波数偏差及びデータフレーム１１を生成するシステムクロックの周波数偏差により決まる。従って、フレーム内低次群ＰＣＭ信号格納数Ｎ_frameは例えば１００μｓごとに値が変化することになる。

各データフレーム１１におけるフレーム内低次群ＰＣＭ信号格納数Ｎ_frameは整数であるが、フレーム内低次群ＰＣＭ信号格納数Ｎ_frameの長期的な平均値は例えば１３．５のように小数点を含む値となることがある。例えばフレーム内低次群ＰＣＭ信号格納数Ｎ_frameが１３であるデータフレーム１１と１４であるデータフレーム１１とがほぼ同じ割合で出現する場合、フレーム内低次群ＰＣＭ信号格納数Ｎ_frameの平均値は１３．５となる。

・データフレーム生成回路の別の例
図６は、実施の形態にかかるデータフレーム生成回路の別の例を示す図である。図７は、図６に示すデータフレーム生成回路における信号の流れを示す図である。図６及び図７に示すように、データフレーム生成回路は、フレーム生成ブロック２１、平均Ｎ_frame算出器２２、ルックアップテーブル（ＬｏｏｋＵｐＴａｂｌｅ、ＬＵＴ）２３及びコンパレータ回路２４を有する。フレーム生成ブロック２１はフレーム生成部の一例である。平均Ｎ_frame算出器２２及びコンパレータ回路２４は比較部の一例である。ルックアップテーブル２３は記憶部の一例である。

また、データフレーム生成回路は、周波数変更処理部２５、デジタルアナログ変換器（ＤｉｇｉｔａｌｔｏＡｎａｌｏｇＣｏｎｖｅｒｔｅｒ、ＤＡＣ）２６、ローパスフィルタ（ＬｏｗＰａｓｓＦｉｌｔｅｒ、ＬＰＦ）２７及び電圧制御発振器（ＶｏｌｔａｇｅＣｏｎｔｒｏｌｌｅｄＯｓｃｉｌｌａｔｏｒ、ＶＣＯ）２８を有する。周波数変更処理部２５、デジタルアナログ変換器２６、ローパスフィルタ２７及び電圧制御発振器２８は制御部の一例である。

フレーム生成ブロック２１は電圧制御発振器２８の出力端、クライアント信号の入力端子２９、データフレームの出力端子３０及びフレーム内低次群ＰＣＭ信号格納数Ｎ_frameの出力端子３１に接続されている。クライアント信号の入力端子２９は、データフレーム生成回路の前段に配置される図示しない例えば受信処理部に接続されていてもよい。クライアント信号の入力端子２９には、データフレーム生成回路の前段に配置される図示しない例えば受信処理部からクライアント信号が入力する。

フレーム生成ブロック２１は、電圧制御発振器２８から出力されるシステムクロックに基づいて、クライアント信号の入力端子２９から入力するクライアント信号を例えば図５に示すようにデータフレームに格納することによって、低次群ＰＣＭ信号を格納したデータフレームを生成する。フレーム生成ブロック２１は、生成したデータフレームをデータフレームの出力端子３０へ出力する。データフレームの出力端子３０は、データフレーム生成回路の後段に配置される図示しない例えば送信処理部に接続されていてもよい。

フレーム生成ブロック２１は、フレーム内低次群ＰＣＭ信号格納数Ｎ_frameをデータフレームごとにフレーム内低次群ＰＣＭ信号格納数Ｎ_frameの出力端子３１へ出力する。フレーム内低次群ＰＣＭ信号格納数Ｎ_frameの出力端子３１は、データフレーム生成回路の後段に配置される図示しない例えば送信処理部に接続されていてもよい。また、フレーム内低次群ＰＣＭ信号格納数Ｎ_frameの出力端子３１は平均Ｎ_frame算出器２２の入力端に接続されている。

平均Ｎ_frame算出器２２はフレーム内低次群ＰＣＭ信号格納数Ｎ_frameの出力端子３１に接続されている。平均Ｎ_frame算出器２２は、フレーム生成ブロック２１から出力されるフレーム内低次群ＰＣＭ信号格納数Ｎ_frameの単位時間あたりの平均値を算出する。平均Ｎ_frame算出器２２は、算出したフレーム内低次群ＰＣＭ信号格納数Ｎ_frameの平均値を出力する。

コンパレータ回路２４は平均Ｎ_frame算出器２２及びルックアップテーブル２３に接続されている。ルックアップテーブル２３には、ビート雑音を発生させる可能性のあるフレーム内低次群ＰＣＭ信号格納数Ｎ_frameの平均値の範囲が記録されている。

データフレームに格納されたフレーム内低次群ＰＣＭ信号格納数Ｎ_frameが、ビート雑音を発生させる可能性のあるフレーム内低次群ＰＣＭ信号格納数Ｎ_frameの平均値の範囲に含まれると、ビート雑音が発生するおそれがある。データフレームに格納されたフレーム内低次群ＰＣＭ信号格納数Ｎ_frameが、ビート雑音を発生させる可能性のあるフレーム内低次群ＰＣＭ信号格納数Ｎ_frameの平均値の範囲に含まれないと、ビート雑音は発生しない。

コンパレータ回路２４は、平均Ｎ_frame算出器２２から出力されたフレーム内低次群ＰＣＭ信号格納数Ｎ_frameの平均値を、ルックアップテーブル２３に記録されているビート雑音を発生させる可能性のあるフレーム内低次群ＰＣＭ信号格納数Ｎ_frameの平均値の範囲と比較する。コンパレータ回路２４は、フレーム内低次群ＰＣＭ信号格納数Ｎ_frameの平均値が、ビート雑音を発生させる可能性のあるフレーム内低次群ＰＣＭ信号格納数Ｎ_frameの平均値の範囲に入っている場合、一致信号を出力する。

コンパレータ回路２４は、フレーム内低次群ＰＣＭ信号格納数Ｎ_frameの平均値が、ビート雑音を発生させる可能性のあるフレーム内低次群ＰＣＭ信号格納数Ｎ_frameの平均値の範囲に入っていない場合、不一致信号を出力する。例えば一致信号は「１」であり、不一致信号は「０」であってもよい。

周波数変更処理部２５はコンパレータ回路２４に接続されている。周波数変更処理部２５は、コンパレータ回路２４から一致信号が入力するとデジタルアナログ変換器２６の出力電圧を変化させるように動作する。周波数変更処理部２５は、コンパレータ回路２４から不一致信号が入力するとデジタルアナログ変換器２６に対して何もしない。コンパレータ回路２４から一致信号が入力する場合の周波数変更処理部２５の動作の一例については後述する。

デジタルアナログ変換器２６は周波数変更処理部２５に接続されている。周波数変更処理部２５がデジタルアナログ変換器２６の出力電圧を変化させるように動作する場合、デジタルアナログ変換器２６の出力電圧が変化する。周波数変更処理部２５がデジタルアナログ変換器２６に対して何もしない場合には、デジタルアナログ変換器２６の出力電圧は変化しない。

ローパスフィルタ２７はデジタルアナログ変換器２６に接続されている。デジタルアナログ変換器２６の出力電圧は、ローパスフィルタ２７を通過することによって直流電圧に変換される。周波数変更処理部２５がデジタルアナログ変換器２６の出力電圧を変化させるように動作し、それによってデジタルアナログ変換器２６の出力電圧が変化する際、デジタルアナログ変換器２６の出力電圧は、ローパスフィルタ２７を通過することによってなだらかに変化する。

電圧制御発振器２８はローパスフィルタ２７及びフレーム生成ブロック２１のシステムクロック入力端子に接続されている。電圧制御発振器２８は、ローパスフィルタ２７の出力電圧に応じた周波数で発振し、ローパスフィルタ２７の出力電圧に応じた周波数のシステムクロックをフレーム生成ブロック２１に供給する。

図６に示すデータフレーム生成回路において、フレーム生成ブロック２１、平均Ｎ_frame算出器２２、ルックアップテーブル２３、コンパレータ回路２４及び周波数変更処理部２５がそれぞれハードウェアによって実現されていてもよい。あるいは、フレーム生成ブロック２１、平均Ｎ_frame算出器２２、コンパレータ回路２４及び周波数変更処理部２５はソフトウェアの処理によって実現されてもよい。

フレーム生成ブロック２１、平均Ｎ_frame算出器２２、コンパレータ回路２４及び周波数変更処理部２５がソフトウェアの処理によって実現される場合のハードウェア構成は、図３に示す構成と同様であってもよい。図３に示す構成においてプロセッサ１０１は、上述したデータフレーム生成方法と同様の方法を実現するプログラムを処理する。それによって、図６に示すデータフレーム生成回路におけるフレーム生成ブロック２１、平均Ｎ_frame算出器２２、コンパレータ回路２４及び周波数変更処理部２５が実現される。また、ルックアップテーブル２３は、図３に示す構成における不揮発性メモリ１０３及び揮発性メモリ１０４によって実現される。

・周波数変更処理部の動作の一例
図８は、図７に示すデータフレーム生成回路における周波数変更処理部の動作の一例を説明する図である。図８において、縦軸はフレーム内低次群ＰＣＭ信号格納数Ｎ_frameであり、横軸は時間である。図８に示す例では、図５に示す例と同様に、フレーム内低次群ＰＣＭ信号格納数Ｎ_frameが１４程度であるとしている。

図８において黒丸は各時刻におけるフレーム内低次群ＰＣＭ信号格納数Ｎ_frameの現在の設定を示す。白丸は各時刻におけるフレーム内低次群ＰＣＭ信号格納数Ｎ_frameの変更候補の設定を示す。

黒丸及び白丸を通って時間軸に対して垂直に伸びる線分は、電圧制御発振器２８によるシステムクロックの制御によってフレーム内低次群ＰＣＭ信号格納数Ｎ_frameが可変される範囲を表す。時間軸に対して平行に伸びる２つの一点鎖線によって挟まれる領域は、信号数の範囲、すなわちビート雑音を発生させる可能性のあるフレーム内低次群ＰＣＭ信号格納数Ｎ_frameの平均値の範囲である。

周波数変更処理部２５は、各時刻において、フレーム内低次群ＰＣＭ信号格納数Ｎ_frameの現在の設定に基づいて変更候補を設定する。各時刻におけるフレーム内低次群ＰＣＭ信号格納数Ｎ_frameにおいて、現在の設定と変更候補の設定との差分は、ビート雑音を発生させる可能性のあるフレーム内低次群ＰＣＭ信号格納数Ｎ_frameの平均値の範囲の上限値と下限値との差分よりも大きくなるように設定される。

それによって、フレーム内低次群ＰＣＭ信号格納数Ｎ_frameの現在の設定と変更候補の設定とが同時に、ビート雑音を発生させる可能性のあるフレーム内低次群ＰＣＭ信号格納数Ｎ_frameの平均値の範囲に含まれることはない。従って、フレーム内低次群ＰＣＭ信号格納数Ｎ_frameの現在の設定が、ビート雑音を発生させる可能性のあるフレーム内低次群ＰＣＭ信号格納数Ｎ_frameの平均値の範囲に含まれたら、現在の設定から変更候補の設定に遷移すれば、ビート雑音の発生を防ぐことができる。

周波数変更処理部２５は、コンパレータ回路２４から一致信号が入力すると、フレーム内低次群ＰＣＭ信号格納数Ｎ_frameが現在の設定から変更候補の設定に遷移するように、電圧制御発振器２８の発振周波数を変える制御をする。例えば図８に示す例では、時刻Ｔ₁、Ｔ₂及びＴ₃と時間が進むに連れてフレーム内低次群ＰＣＭ信号格納数Ｎ_frameの現在の設定が１４に近づいていく。

そして、時刻Ｔ₃において、フレーム内低次群ＰＣＭ信号格納数Ｎ_frameの現在の設定が、ビート雑音を発生させる可能性のあるフレーム内低次群ＰＣＭ信号格納数Ｎ_frameの平均値の範囲に含まれている。それによって、直後の時刻Ｔ₄において、フレーム内低次群ＰＣＭ信号格納数Ｎ_frameの現在の設定は、図８に矢印で示すように、時刻Ｔ₃において変更候補の設定であった設定に遷移している。そして、時刻Ｔ₄においては、時刻Ｔ₃において現在の設定であった設定が候補の設定となっている。

時刻Ｔ₅、Ｔ₆及びＴ₇と時間が進むに連れてフレーム内低次群ＰＣＭ信号格納数Ｎ_frameの現在の設定が１４に近づいていく。そして、時刻Ｔ₇及びＴ₈において時刻Ｔ₃及びＴ₄と同様にフレーム内低次群ＰＣＭ信号格納数Ｎ_frameの現在の設定が遷移している。

このようにフレーム内低次群ＰＣＭ信号格納数Ｎ_frameの設定が遷移するように、周波数変更処理部２５はデジタルアナログ変換器２６の出力電圧を変化させる。電圧制御発振器２８の周波数の変化幅をΔｆとし、電圧制御発振器２８の変調感度をＫ_v［ｐｐｍ／Ｖ］とすると、デジタルアナログ変換器２６の出力電圧の変化量ΔＶ_dac［Ｖ］は次式で表される。

ΔＶ_dac＝Δｆ／Ｋ_v

なお、フレーム内低次群ＰＣＭ信号格納数Ｎ_frameの現在の設定が、ビート雑音を発生させる可能性のあるフレーム内低次群ＰＣＭ信号格納数Ｎ_frameの平均値の範囲に入らないように、電圧制御発振器２８の発振周波数を制御することができれば、その制御の仕方は問わない。

・位相雑音の周波数特性の測定例
図９は、位相雑音の測定結果の一例を示す図である。図９において、縦軸は位相雑音Ｌ（ｆ）［ｄＢｃ／Ｈｚ］であり、横軸はオフセット周波数［Ｈｚ］である。「実施例」は、低周波のビート雑音を含まないライトイネーブル信号をＰＬＬに入力した場合に発生する位相雑音の周波数特性である。「比較例」は、低周波のビート雑音を含むライトイネーブル信号をＰＬＬに入力した場合に発生する位相雑音の周波数特性である。

図９より、「実施例」は「比較例」と比べて、１０〜１００ＫＨｚのオフセット周波数の範囲において位相雑音が改善されており、特に１ＫＨｚ以下のオフセット周波数における位相雑音が低減されているのがわかる。「比較例」では、１８Ｈｚ付近のオフセット周波数において、低周波のビート雑音のスプリアスにより位相雑音が４０ｄＢ以上も劣化している。それに対して「実施例」では、１８Ｈｚ付近のオフセット周波数において低周波のビート雑音のスプリアスによる位相雑音の劣化は見られない。

図６に示すデータ生成回路によれば、データフレームに格納されるフレーム内低次群ＰＣＭ信号格納数Ｎ_frameが、ビート雑音を発生させる可能性のあるフレーム内低次群ＰＣＭ信号格納数Ｎ_frameの平均値の範囲から外れるように、システムクロックの周波数が制御される。それによって、低周波のビート雑音が発生しないように各データフレームに低次群ＰＣＭ信号を格納することができる。

従って、図６に示すデータ生成回路によれば、光伝送網を用いるデータ伝送において低周波のビート雑音が発生するのを防ぐことができる。光伝送網において低周波のビート雑音が発生しないことによって、光伝送網からデータが転送される携帯電話システムの基地局において、低周波のビート雑音の影響を受けずに高純度のクロック信号を再生することができる。

また、図６に示すデータ生成回路によれば、フレーム内低次群ＰＣＭ信号格納数Ｎ_frameの現在の設定と変更候補の設定とが交互に切り替わることによって、低周波のビート雑音の発生を防ぐことができる。従って、周波数変更処理部２５の動作が簡便となる。また、図６に示すデータ生成回路によれば、フレーム内低次群ＰＣＭ信号格納数Ｎ_frameの平均値を用いることによって、データフレームごとに出力されるフレーム内低次群ＰＣＭ信号格納数Ｎ_frameを用いる場合に比べて、システムクロックの周波数制御の動作が安定する。

図６に示すデータ生成回路によって、例えば図４に示すデータフレーム生成方法が実施されてもよい。図６に示すデータ生成回路は、例えばデジタル有線伝送システムに用いられる光伝送装置に適用可能である。

・デジタル有線伝送システムの一例
図１０は、デジタル有線伝送システムの一例を示す図である。図１０に示すように、デジタル有線伝送システムは、データの送信側において符号化装置４１、時分割多重変換装置４２及び端局中継装置４３を有する。端局中継装置４３には伝送媒体４４が接続される。図１０に示すデジタル有線伝送システムが光伝送システムである場合、伝送媒体４４は例えば光ファイバーケーブルなどの光伝送路であってもよい。

データの送信側において、例えば前段の図示しない信号処理装置から送られてきた信号は、符号化装置４１によってアナログ信号からデジタル信号に変換される。デジタル信号に変換された信号は、時分割多重変換装置４２によって時間軸上に多重化される。多重化された信号は、端局中継装置４３によって、伝送媒体４４に適した信号に変換されて伝送媒体４４に送り出される。

デジタル有線伝送システムは、データの受信側において端局中継装置４６、時分割多重変換装置４７及び復号化装置４８を有する。データの受信側において、伝送媒体４４によって伝送されてきた信号は、端局中継装置４６によって、時間軸上に多重化された信号に戻される。多重化された信号は、時分割多重変換装置４７によって個々の元のデジタル信号に分離される。分離された個々のデジタル信号は、復号化装置４８によって元のアナログ信号に変換されて、例えば後段の図示しない信号処理装置へ送られる。

伝送媒体４４による伝送距離が長い場合、伝送媒体４４の途中に再生中継装置４５が設けられることがある。伝送距離が長い場合、伝送媒体４４によって伝送された信号の波形が劣化することがある。再生中継装置４５は、伝送媒体４４によって伝送されてきた信号を、送信側の端局中継装置４３から出力されたパルス信号と同じパルス信号に再生して、再び伝送媒体４４へ送り出す。

図６に示すデータ生成回路は、例えば再生中継装置４５において、送信側の端局中継装置４３から出力されたパルス信号に基づいてシステムクロックを再生し、そのシステムクロックに基づいてデータフレームを生成することによって、元のパルス信号と同じパルス信号を再生する回路に適用することができる。

なお、図１または図６に示すデータ生成回路は、ＩＴＵ−Ｔ勧告Ｇ．７０９により規定されるＯＴＮに限らず、ＯＴＮ以外の光伝送網やデジタル有線伝送網に適用可能である。

上述した各実施例を含む実施形態に関し、さらに以下の付記を開示する。

（付記１）システムクロックに基づいてクライアント信号を格納したデータフレームを出力するとともに、前記データフレームに格納した前記クライアント信号の格納数を前記データフレームごとに出力するフレーム生成部と、ビートを発生させる可能性のある信号数の範囲を記憶している記憶部と、前記フレーム生成部から出力された前記格納数を前記信号数の範囲と比較する比較部と、前記比較部による比較結果に基づいて前記システムクロックの周波数を制御する制御部と、を備え、前記制御部は、前記格納数が前記信号数の範囲に含まれる場合に、前記格納数が前記信号数の範囲から外れるように前記システムクロックの周波数を変更することを特徴とするデータフレーム生成回路。

（付記２）前記制御部は、前記クライアント信号の第１の格納数及び第２の格納数を、前記第１の格納数と前記第２の格納数との差分が前記信号数の範囲の上限値と下限値との差分よりも大きくなるように設定し、前記第１の格納数及び前記第２の格納数のうちのいずれか一方の格納数が前記信号数の範囲に含まれる場合に、前記システムクロックの周波数を他方の格納数に対応する周波数に変更することを特徴とする付記１に記載のデータフレーム生成回路。

（付記３）前記制御部は、前記比較部による比較結果に応じて出力電圧が変化するデジタルアナログ変換器と、前記デジタルアナログ変換器の出力電圧に応じて発振周波数が変化する電圧制御発振器と、を有し、前記デジタルアナログ変換器は、前記第１の格納数及び前記第２の格納数のうちのいずれか一方の格納数が前記信号数の範囲に含まれる場合に、前記第１の格納数に対応する周波数と前記第２の格納数に対応する周波数との差分に対応する分の出力電圧を変化させ、前記電圧制御発振器は、前記デジタルアナログ変換器の出力電圧の変化に対応する分の発振周波数を変化させることによって、前記システムクロックの周波数を変更することを特徴とする付記２に記載のデータフレーム生成回路。

（付記４）前記比較部によって前記信号数の範囲と比較される前記格納数は、前記フレーム生成部から出力される前記格納数の単位時間あたりの平均値であることを特徴とする付記１乃至３のいずれか一項に記載のデータフレーム生成回路。

（付記５）システムクロックに基づいてクライアント信号を格納したデータフレームを出力するとともに、前記データフレームに格納した前記クライアント信号の格納数を前記データフレームごとに出力し、前記格納数を、ビートを発生させる可能性のある信号数の範囲と比較し、当該比較結果に基づいて、前記格納数が前記信号数の範囲に含まれる場合に、前記格納数が前記信号数の範囲から外れるように前記システムクロックの周波数を変更することを繰り返すことを特徴とするデータフレーム生成方法。

（付記６）前記クライアント信号の第１の格納数及び第２の格納数を、前記第１の格納数と前記第２の格納数との差分が前記信号数の範囲の上限値と下限値との差分よりも大きくなるように設定し、前記第１の格納数及び前記第２の格納数のうちのいずれか一方の格納数が前記信号数の範囲に含まれる場合に、前記システムクロックの周波数を他方の格納数に対応する周波数に変更することを特徴とする付記５に記載のデータフレーム生成方法。

（付記７）前記第１の格納数及び前記第２の格納数のうちのいずれか一方の格納数が前記信号数の範囲に含まれる場合に、前記比較結果に応じて出力電圧が変化するデジタルアナログ変換器の前記出力電圧を、前記第１の格納数に対応する周波数と前記第２の格納数に対応する周波数との差分に対応する分変化させ、前記デジタルアナログ変換器の出力電圧に応じて発振周波数が変化する電圧制御発振器の前記発振周波数を、前記デジタルアナログ変換器の出力電圧の変化に対応する分変化させることによって、前記システムクロックの周波数を変更することを特徴とする付記６に記載のデータフレーム生成方法。

（付記８）前記信号数の範囲と比較される前記格納数は、前記データフレームごとに出力される前記格納数の単位時間あたりの平均値であることを特徴とする付記５乃至７のいずれか一項に記載のデータフレーム生成方法。

１フレーム生成部
２記憶部
３比較部
４制御部
２１フレーム生成ブロック
２２平均Ｎ_frame算出器
２３ルックアップテーブル
２４コンパレータ回路
２５周波数変更処理部
２６デジタルアナログ変換器
２７ローパスフィルタ
２８電圧制御発振器

Claims

システムクロックに基づいてクライアント信号を格納したデータフレームを出力するとともに、前記データフレームに格納した前記クライアント信号の格納数を前記データフレームごとに出力するフレーム生成部と、
ビートを発生させる可能性のある信号数の範囲を記憶している記憶部と、
前記フレーム生成部から出力された前記格納数を前記信号数の範囲と比較する比較部と、
前記比較部による比較結果に基づいて前記システムクロックの周波数を制御する制御部と、
を備え、
前記制御部は、前記格納数が前記信号数の範囲に含まれる場合に、前記格納数が前記信号数の範囲から外れるように前記システムクロックの周波数を変更することを特徴とするデータフレーム生成回路。
前記制御部は、前記クライアント信号の第１の格納数及び第２の格納数を、前記第１の格納数と前記第２の格納数との差分が前記信号数の範囲の上限値と下限値との差分よりも大きくなるように設定し、
前記第１の格納数及び前記第２の格納数のうちのいずれか一方の格納数が前記信号数の範囲に含まれる場合に、前記システムクロックの周波数を他方の格納数に対応する周波数に変更することを特徴とする請求項１に記載のデータフレーム生成回路。
前記制御部は、前記比較部による比較結果に応じて出力電圧が変化するデジタルアナログ変換器と、前記デジタルアナログ変換器の出力電圧に応じて発振周波数が変化する電圧制御発振器と、を有し、
前記デジタルアナログ変換器は、前記第１の格納数及び前記第２の格納数のうちのいずれか一方の格納数が前記信号数の範囲に含まれる場合に、前記第１の格納数に対応する周波数と前記第２の格納数に対応する周波数との差分に対応する分の出力電圧を変化させ、
前記電圧制御発振器は、前記デジタルアナログ変換器の出力電圧の変化に対応する分の発振周波数を変化させることによって、前記システムクロックの周波数を変更することを特徴とする請求項２に記載のデータフレーム生成回路。
前記比較部によって前記信号数の範囲と比較される前記格納数は、前記フレーム生成部から出力される前記格納数の単位時間あたりの平均値であることを特徴とする請求項１乃至３のいずれか一項に記載のデータフレーム生成回路。
システムクロックに基づいてクライアント信号を格納したデータフレームを出力するとともに、前記データフレームに格納した前記クライアント信号の格納数を前記データフレームごとに出力し、
前記格納数を、ビートを発生させる可能性のある信号数の範囲と比較し、
当該比較結果に基づいて、前記格納数が前記信号数の範囲に含まれる場合に、前記格納数が前記信号数の範囲から外れるように前記システムクロックの周波数を変更することを繰り返すことを特徴とするデータフレーム生成方法。