JP4118175B2 - ジッタ抑制方法及び装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はジッタ抑制方法及び装置に関し、特に、基準クロックによるリタイミングを行って高次伝送フレームに多重化して伝送された任意の入力信号を再生する際に発生するジッタを抑制する方法及び装置に関するものである。
【０００２】
【従来の技術】
まず、一般的な高次多重化伝送システムについて、図38を参照して説明する。同図に示した高次多重化伝送システムは、多重化(分離)装置1及び2並びにその中間に配置された中継器3及び4で構成されている。多重化装置1及び2は、それぞれ、任意の低次伝送信号S1及びS3を入力し、高次伝送フレームFR1及びFR2にマッピングして、高次伝送フレーム区間FSに送出する。
【０００３】
また、多重化装置1及び2は、高次伝送フレームFR2及びFR1を受信し、デマッピングにより任意の伝送信号S2及びS4を再生して送出する。
中継器3及び4は、多重化装置1及び2の間の伝送距離による光伝送信号の劣化を補償し、伝送距離の延長を図るものである。
【０００４】
ここで、任意の伝送信号S1〜S4は、例えばSONET/SDHの信号などであり、高次伝送フレームFR1及びFR2は、これらの任意の伝送信号S1〜S4に、伝送路の監視・制御・品質情報や誤り訂正符号を付加した長距離伝送用フレームである。
このような伝送システムにおいて、多重化装置1及び2が高次伝送フレームFR1及びFR2をそれぞれ生成するためには、伝送速度の基準となるクロックが必要であり、この基準クロックの生成方法は、スルータイミング手法とリタイミング手法とに分類することができる。
【０００５】
スルータイミング手法は、入力された信号速度を基準クロックとして高次伝送フレームを生成するものである。
この場合、多重化装置1及び2は、任意の伝送信号S1及びS3のクロックを基準クロックとし、この基準クロックから一定倍分周した伝送クロックを生成して、伝送路の監視・制御・品質情報や誤り訂正符号を付加した高次伝送フレームFR1及びFR2にそれぞれ多重化する。
【０００６】
また、多重化装置1及び2は、高次伝送フレームFR2及びFR1に多重化された伝送信号S3及びS1をそれぞれ分離し、任意の伝送信号S2及びS4として再生する。
この場合、高次伝送フレームFR1及びFR2の速度は常に入力信号に追従しており、クロック乗換による速度差は無い。しかしながら、入力信号の周波数変動によって基準クロックも同時に変動するため、中継器3及び4を含む高次伝送フレーム区間FSにおけるクロック品質は入力信号に依存する。
【０００７】
リタイミング手法では、上記のスルータイミング手法とは異なり、入力された信号速度とは別の基準クロックによって高次伝送フレームを生成する。
この場合、多重化装置1及び2は、それぞれ任意の伝送信号S1及びS3を、装置内部で発生させた基準クロック又は外部から入力した基準クロックに乗り換えて高次伝送フレームFR1及びFR2に多重化し、また、高次伝送フレームFR2及びFR1に多重化された伝送信号S3及びS1のデータを分離し、任意の伝送信号S2及びS4としてそれぞれ再生する。
【０００８】
このようなリタイミング手法では、入力信号と基準クロックとの間に通常数パーセントの速度差があるが、このような速度差は高次伝送フレームに伝送路の監視・制御・品質情報や誤り訂正符号の他に、スタッフ情報を付加(スタッフ多重)することで吸収している。
【０００９】
従って、高次伝送フレームFR1及びFR2の周波数は、入力された任意の伝送信号速度に影響されないため、中継器3及び4を含む高次伝送フレーム区間のクロック品質を基準クロックで保証することができる。
リタイミング手法は、SONET/SDHに代表される同期網の多重化装置や、スタッフ多重方式を用いた伝送装置で用いられている。
【００１０】
上述したようにスタッフ多重方式は、非同期の入力信号を基準クロックでリタイミングして伝送する際に用いるものであり、入力信号と基準クロックに同期した出力信号の周波数速度差に応じたスタッフを挿入することにより入力信号を過不足無しに伝送することができるが、デスタッフの際にスタッフデータ量のデスタッフジッタが発生する。
【００１１】
現在の高速光伝送装置においては、論理回路のクロック速度が一般に伝送速度の数10分の一であることが多く、一回のスタッフで発生するデスタッフジッタは、数[UI]から数10[UI]に及ぶため、デスタッフジッタの抑圧が技術的な課題となっている。
【００１２】
従来より、ジッタの抑圧方法は、様々なものが提案されており、同期伝送網における終端装置から非同期伝送網に送出するためのクロックのジッタ抑圧回路に関し、ビット・スタッフによる位相変動分を少なくしてジッタを抑圧するものがある（例えば、特許文献1参照。）。
【００１３】
また、PLL回路のループゲインに影響を与えずに基準入力信号に含まれる比較的低い周波数成分のジッタを抑制するものもある（例えば、特許文献2参照。）。
さらには、同期伝送網から非同期伝送網にデータを送出する際のバイト・スタッフに基づくクロックのジッタを抑圧可能なジッタ抑圧回路も提案されている（例えば、特許文献3参照。）。
【００１４】
【特許文献１】
特開平７−２６５１５４号公報（要約）
【００１５】
【特許文献２】
特開平８−３２１７７２号公報（要約）
【００１６】
【特許文献３】
特開平９−２４７１１８号公報（要約）
【００１７】
【発明が解決しようとする課題】
高速光伝送においては、例えば、10Gbpsといった高速の光信号を扱うが、LSIの動作速度の限界による論理回路のクロック速度限界があるため、伝送速度から論理回路のシステムクロックへの分周比nが大きくなり、伝送信号をパラレル変換したビット数nが増大する。
【００１８】
このような伝送速度とシステムクロックの関係を図39を参照して説明する。同図(1)は、10Gbpsの光信号を送受信する伝送装置内における受信側の構成例を示したものであり、光モジュール1_10及びASIC(ApplicationSpecific Integrated Circuit) 1_20によって構成されている。光モジュール1_10は、さらに、光/電気変換部1_11及び速度変換部1_12によって構成され、ASIC1_20は、速度変換部1_21、ASIC論理回路部1_22、及び分周部1_23によって構成されている。
【００１９】
光モジュール1_10に入力される受信信号である10Gbpsの光信号は、光/電気変換部1_11によって10Gbpsの電気信号に変換され、このとき、同時に10GHzのクロック信号が生成される。
速度変換部1_12は、10Gbpsのデータをパラレル変換し、16本の600Mbpsの並列データとして出力すると共に、600MHzのクロック信号を出力する。さらに、ASIC1_20内の速度変換部1_21は、16本の600Mbpsの並列データをさらにパラレル変換し、128本の78Mbpsの並列データとして出力すると共に、78MHzのクロック信号を出力する。この78MHzのクロック信号は、分周部1_23で1/2分周され、38MHzの基準クロック源となる。
【００２０】
このように、10Gbpsの高速光伝送信号を受信する場合は、信号を128本の信号にパラレル変換し、1/128のクロック速度にしてASIC論理回路部1_22に与えている。
一方、同図(2)は、10Gbpsの高速光信号を送信する場合の伝送装置の送信側の構成例を示したものである。
【００２１】
この送信側の伝送装置は、ASIC 1_30及び光モジュール1_40で構成されている。ASIC1_30は、さらにASIC論理回路部1_31及び速度変換部1_32で構成され、また、光モジュール1_40は、速度変換部1_41及び電気/光変換部1_42で構成されている。ASIC1_30には、位相比較部1_33、ローパスフィルタ1_34、VCO(発振器)1_35及び分周部1_36をこの順に接続したPLL 1_50が図示の如く接続されている。
【００２２】
ASIC論理回路部1_31から出力される128本の78Mbpsの並列データは速度変換部1_32によって16本の600Mbpsのデータに変換されて出力される。また、このデータ出力に際しては、基準クロック源からPLL1_50に入力される38MHzのクロックが、ローパスフィルタ1_34を経由してVCO1_35から600MHzの出力クロックとして速度変換部1_32に与えられると共に、分周部1_36で1/8に分周された78MHzのクロックがASIC論理回路部1_31に与えられるようになっている。
【００２３】
速度変換部1_32では、上述の如く、入力された128本の78Mbps並列データを16本の600Mbps並列データにパラレル−シリアル変換し600MHzのクロック信号とともに出力する。光モジュール1_40内の速度変換部1_41では、入力された16本の600Mbps並列データをパラレル−シリアル変換して10Gbpsのデータに変換すると共に、10GHzのクロック信号を出力し、電気/光変換部1_42に与えている。この電気信号を、電気/光変換部1_42は10Gbpsの光信号に変換して出力する。
【００２４】
このように、10Gbpsの光信号を処理する場合、128本にパラレル変換した78MbpsデータがASIC論理回路1_22及び1_31で処理されることになる。この場合の分周比nはn=128となる。
この他、伝送信号の速度と分周比nとの関係を例示すると、2.4Gbpsの伝送信号の場合はn=32となり、600Mbps伝送信号の場合はn=8となり、また、155Mbpsの伝送信号の場合はn=2となる。
【００２５】
以上説明したように、論理回路のクロック速度限界のため、光伝送信号の速度が高速になればなるほど、論理回路のシステムクロックへの分周比nが大きくなり、伝送信号をパラレル変換したビット数nが増大する。特に、CMOS-LSIを用いた論理回路ではシステムクロックの速度限界が低いため、伝送速度に対するシステムクロックの分周比nを小さくすることは困難である。
【００２６】
また、高速度クロック処理が可能なデバイスであるGaAsやSiGeなどは高価であり、安価なCMOSデバイスで上記のように分周比nを小さくすることが困難である。
従来より、伝送信号を分周比nでパラレル変換したビット数nがスタッフ処理の単位である。
【００２７】
次に、デスタッフジッタについて説明する。
同図(2)に示した伝送装置の受信側でデスタッフを行う場合、スタッフを除去した後のデータ速度を変化させるために、PLL1_50の位相比較部1_33にASIC論理回路1_31から入力される位相比較信号を制御してスタッフを除去する前後のデータ速度を変化させる。
【００２８】
この様子を図40を用いて説明する。同図(1)及び(2)は、同図(1)に示す基準クロック源の38MHzクロックと同図(2)に示す位相比較部の入力信号の位相が合っている通常時の状態を示したものである。
これに対し、同図(3)及び(4)は、デスタッフ時の状態を示しており、同図(3)に示す基準クロック源の38MHzクロックに対して、同図(4)に示す位相比較部の入力信号の位相がデスタッフを行った分だけ変化している。
【００２９】
PLL 1_50は、位相比較信号の変化に応じて出力周波数を変化させ、通常時の状態に復旧しようとする。このため、図41(1)に示すように、データ出力周波数には、デスタッフ時に周波数の揺らぎが生じることになる(同図に示すようにデスタッフの前後ではデータ速度(周波数)は一致している)。
【００３０】
この場合のクロック波形は同図(2)に示すように周期が変動しており、これがジッタの原因となっている。
このようなクロックの周期変動が長期間累積されたものがジッタとして現れるため、クロックの1周期以上のジッタが現れることがある。
【００３１】
次に、ジッタ抑圧について説明する。
上記のデスタッフ制御では、どのようなスタッフ周期(スタッフ周波数)でも、一定量のジッタ(n)が発生することになる。これを示したのが図42(1)である。
しかしながら、カットオフ周波数fcを有する同図(2)に示すような一定勾配の減衰特性を持ったPLLを使用することによって、同図(3)に示すようにジッタを抑圧することが可能である。この場合、同図(1)に示す一定のジッタ発生量n[UI]に対しては、伝送規格STを考慮すると、同図(2)に示すPLLの減衰特性から、同図(3)に示す如く、ジッタ周波数が高ければ高いほどより多量のジッタを抑圧することができる。
【００３２】
また、同図(3)に示すジッタ減衰特性では、PLLのカットオフ周波数fcを例えばfc'まで下げれば、抑圧可能なジッタ量nがn'にまで上昇する。すなわち、PLLのカットオフ周波数fcが低ければ低いほどより多くのジッタ量を抑圧することができる。
【００３３】
ジッタ周波数はデスタッフで発生するサイクルであり、頻繁にデスタッフが発生すればするほどジッタ周波数は高くなる。ここで、デスタッフの頻度が高ければ高いほどジッタ周波数が上がり、ジッタ抑圧がし易くなるが、デスタッフの頻度が低ければ低いほどジッタ周波数が低くなり、ジッタ抑圧がし難くなる。
【００３４】
この様子を図43に示す。同図の横軸は信号の周波数偏差を示し、縦軸はジッタ量[UI]を示している。この場合、信号の周波数偏差が0ppmでスタッフが発生しない状態を中心として、この中心から僅かに周波数偏差があって、まれにスタッフが発生するジッタ周波数の低い時にジッタ量のピークがあり、周波数偏差が大きくなってジッタ周波数が増大するにつれてジッタ量が減衰する様子が示されている。
【００３５】
一方、伝送装置の受信機は周波数が高いほどジッタ耐力が低く、デスタッフジッタは受信機のジッタ耐力を十分に満足する値まで抑圧する必要がある。特に、伝送信号が高速になればなるほど、論理回路のクロック限界のため、伝送速度からシステムクロックへの分周比nが大きくなり、伝送信号をパラレル変換したビット数nが増大するため、スタッフ処理の単位がnビットの整数倍であることから、デスタッフジッタが、n×整数倍[UI]だけ発生することになる。
【００３６】
このように、デスタッフジッタの発生量が大きいと、これを抑圧するPLLのカットオフ周波数fcを低くする必要があるが、PLLのカットオフ周波数を下げると、PLLの応答が遅くなるという問題点がある。
また、PLLの特性として、一般的にはカットオフ周波数fcが低いと、ロックレンジ(PLLが同期状態を維持できる周波数レンジ)が狭くなり、伝送に必要な周波数レンジを保つことが出来なくなる。
【００３７】
さらに、カットオフ周波数fc付近にジッタを増幅するピークを持ってしまうため、満足な減衰特性を得ることが出来ない。
従って本発明は、基準クロックによるリタイミングを行って高次伝送フレームに多重化して伝送された任意の入力信号を再生する際に発生するジッタを抑制する方法及び装置において、カットオフ周波数の高いPLLが使用できるようにすることを目的とする。
【００３８】
【課題を解決するための手段】
上記の目的を達成するため、本発明では、抑圧すべきジッタ量を小さくし、ジッタ周波数を高くすることで、カットオフ周波数の高いPLLの使用を可能にする。
【００３９】
この基本原理について図1を用いて説明する。同図(1)は2.4Gbpsの伝送装置で必要となるPLL減衰特性例を示したものである。この場合、ジッタ発生量が32[UI]であるため、図示のような一定勾配に基づいて、目標伝送規格である1[UI],5KHz以上を満たすためにはPLLのカットオフ周波数fcが数10Hzという低い周波数になってしまう。
【００４０】
これに対し、同図(2)に示す如くジッタ発生量自体を1[UI]＋α程度に抑えれば、同じ勾配で、カットオフ周波数fcが高い周波数(約1KHz)のPLLを使用することが可能となる。
このようにジッタ量を小さくし、ジッタ周波数を高くするためには、(1)１回のスタッフ量を減らしスタッフ回数を増やす方法と、(2)デスタッフ時にスタッフを細かく分散する方法が考えられる。
【００４１】
そこで、本発明に係るジッタ抑制方法は、上記(1)の方法として、高次伝送フレームに多重化する任意の伝送信号のクロック乗換を、低速の論理回路で処理可能な所定ビット数のパラレルデータ毎に行うクロック乗換ステップと、該クロック乗換時に、所定データ長のスタッフを生成するスタッフ生成ステップと、該スタッフの生成間隔に応じ、該スタッフを構成する1ビットずつのビットスタッフを該生成間隔内に均等分散したタイミングで該所定ビット数のパラレルデータの任意の1ビットに挿入するビットスタッフ挿入ステップと、を備えたことを特徴としている。
【００４２】
すなわち、クロック乗換ステップでは、高次伝送フレームに多重化する任意の伝送信号のクロック乗換を低速の論理回路で処理可能な所定ビット数のパラレルデータ毎に行い、スタッフ生成ステップでは、必要な所定データ長のスタッフの発生を該クロック乗換時に生成する。
【００４３】
ビットスタッフ挿入ステップでは、該スタッフの生成間隔に応じ、該スタッフを構成する1ビットずつのビットスタッフを該生成間隔に均等分散したタイミングで該所定ビット数のパラレルデータの任意の1ビットに挿入する。
これにより、従来は一回に所定ビット数のスタッフを挿入していたのに対し、1ビットずつ複数回に分散して挿入することになるため、1回のスタッフ量が減少し、スタッフ回数が増える。
【００４４】
これは、図1に示した例において、同図1(1)に示したジッタ発生量32[UI]を同図(2)に示す如く1[UI]に抑圧することに相当する。従って、このようにして挿入されたスタッフをデスタッフする際には、抑圧すべきジッタ量が小さくなり、ジッタ周波数が高くなるため、カットオフ周波数が高いPLLの使用が可能になる。
【００４５】
上記の所定データ長は、該所定ビット数の自然数倍であればよい。
また、本発明に係るジッタ抑制方法は、上記(1)の方法として、高次伝送フレームの任意の１ビットに挿入されたビットスタッフを、低速の論理回路で処理可能な所定ビット数のパラレルデータから検出するビットスタッフ検出ステップと、該ビットスタッフを該パラレルデータから分離すると共にこれに応じたデスタッフ情報を出力するビットスタッフ分離ステップと、該デスタッフ情報に基づき、該高次伝送フレームに多重化された任意の伝送信号を再生するための基準クロックの位相を、該ビットスタッフの分離によって生じる位相差分だけ補正するクロック位相補正ステップと、を備えてもよい。
【００４６】
すなわち、ビットスタッフ検出ステップでは、高次伝送フレームの任意の１ビットに挿入されたビットスタッフを、低速の論理回路で処理可能なように該高次伝送フレームをパラレル変換して得られる所定ビット数のパラレルデータから検出する。また、ビットスタッフ分離ステップでは、ビットスタッフを該パラレルデータから分離すると共にこれに応じたデスタッフ情報を出力する。
【００４７】
さらに、クロック位相補正ステップでは、このデスタッフ情報に基づき、基準クロックを該ビットスタッフの分離によって生じる位相差分だけ補正する。
従って、該高次伝送フレームに多重化された任意の伝送信号（データ及び速度）が該基準クロックにより再生される。
【００４８】
さらに、本発明に係るジッタ抑制方法は、上記(2)の方法として、高次伝送フレームから、低速の論理回路で処理可能な所定ビット数の自然数倍のデータ長を有するスタッフを検出するスタッフ検出ステップと、該スタッフの検出間隔に応じて、該スタッフを構成する1ビットずつのビットスタッフを、該検出間隔内に均等分散したタイミングでデスタッフしたことを示すデスタッフ情報を出力するスタッフ分散ステップと、該デスタッフ情報に基づき、該高次伝送フレームに多重化された任意の伝送信号を再生するための基準クロックの位相を、該ビットスタッフの分離によって生じる位相差分だけ補正するクロック位相補正ステップと、を備えてもよい。
【００４９】
すなわち、スタッフ検出ステップでは、高次伝送フレームから、低速の論理回路で処理可能な所定ビット数の自然数倍のデータ長を有するスタッフを検出する。
スタッフ分散ステップでは、該スタッフを構成する1ビットずつのビットスタッフを、該検出間隔内に均等分散したタイミングでデスタッフしたことを示すデスタッフ情報を出力し、クロック位相補正ステップでは、このように分散されたタイミングで出力されるデスタッフ情報に基づき、基準クロックを該ビットスタッフの分離によって生じる位相差分だけ補正する。
【００５０】
これにより、高次伝送フレーム中に挿入された複数ビットのデータ長を有するスタッフを、デスタッフ時に細かく分散することができ、抑圧すべきジッタ量が小さくなり、ジッタ周波数が高くなるため、カットオフ周波数の高いPLLを使用することが可能となる。
【００５１】
また、上記(1)及び(2)の方法におけるクロック位相補正ステップが、該デスタッフ情報に基づき分離したビットスタッフの数をカウントするステップと、該カウント数に応じて位相遅延量を計算する位相計算ステップと、該高次伝送フレームの伝送クロックを1/N分周したクロックをさらに所定の分周比で分周するステップと、該所定の分周比で分周したクロックをそれぞれ1/N位相から(N-1)/N位相まで遅延させるステップと、該位相遅延量に基づき該所定の分周比で分周したクロック又は該1/N位相から(N-1)/N位相まで遅延させたクロックのいずれか1つを選択して該基準クロックとして出力する位相選択ステップと、を有してもよい。
【００５２】
すなわち、該クロック位相補正ステップでは、該デスタッフ情報に基づき分離したビットスタッフの数をカウントし、該カウント数に応じて位相遅延量を計算し、この位相遅延量に基づいて、該高次伝送フレームの伝送クロックを1/N分周したクロックをさらに所定の分周比で分周したクロック及び該所定の分周比で分周したクロックをそれぞれ1/N位相から(N-1)/N位相まで遅延させたクロックの中からいずれか1つを選択して基準クロックとして出力する。
【００５３】
これにより、ビットスタッフを分離することによって生じる位相遅延量に相当する分の位相補正がなされた該基準クロックが出力される。
また、上記のクロック位相補正ステップが、該高次伝送フレームの伝送クロックを所定の分周比で分周して該基準クロックを生成するステップと、該デスタッフ情報に基づき、該基準クロックの位相を該ビットスタッフの分離によって生じる位相遅延分だけ遅延させる遅延挿入ステップと、を有してもよい。
【００５４】
すなわち、該クロック位相補正ステップは、該高次伝送フレームの伝送クロックを所定の分周比で分周して該基準クロックを生成し、該デスタッフ情報に基づき、該基準クロックの位相を該ビットスタッフの分離によって生じる位相遅延分だけ遅延させる。
【００５５】
これにより、該高次伝送フレームの伝送クロックの1クロック分に相当する位相調整が可能となる。
上記の高次伝送フレームが高速光信号であれば、該クロック位相補正ステップを、該高速光信号を電気信号に変換する光モジュール内で実行してもよい。
【００５６】
上記の所定のビット数は、該所定の伝送周波数クロックを所定の分周比で分周したシステムクロックで動作する低速の論理回路で処理するパラレルデータのビット数であればよい。
上記の高次伝送フレームの伝送クロック周波数は、該任意の伝送信号に対し所定の付加情報及び常時一定量のスタッフデータをオフセットとして挿入する分だけ、該任意の伝送信号の周波数よりも高い周波数であればよい。
【００５７】
すなわち、該高次伝送フレームの伝送クロック周波数は、従来どおり該任意の伝送信号に対して所定の付加情報（例えば、伝送路の監視・制御・品質情報や誤り訂正符号等）を付加する分に加え、常時一定量のスタッフデータをオフセットとして挿入する分だけ、該任意の伝送信号の周波数よりも高い周波数とする。
【００５８】
これにより、デスタッフジッタが低周波数又は単発的に発生するのを防止するとともに、1ビットずつのビットスタッフを挿入する際及び複数ビットのスタッフを1ビットずつに分散して分離する際にスタッフ生成間隔分のデータを保持するためのメモリ量の最大値を決定することが可能となる。
【００５９】
また、上記の低速の論理回路をCMOSデバイスで構成してもよい。
また、本発明に係るジッタ抑制装置は、高次伝送フレームに多重化する任意の伝送信号のクロック乗換を、低速の論理回路で処理可能な所定ビット数のパラレルデータ毎に行うクロック乗換部と、該クロック乗換時に、所定データ長のスタッフを生成するスタッフ生成部と、該スタッフの生成間隔に応じ、該スタッフを構成する1ビットずつのビットスタッフを該生成間隔内に均等分散したタイミングで該所定ビット数のパラレルデータの任意の1ビットに挿入するビットスタッフ挿入部と、を備えたことを特徴としている。
【００６０】
上記の所定データ長は、該所定ビット数の自然数倍であればよい。
上記のビットスタッフ挿入部は、該所定ビット数のパラレルデータを入力するデータ入力部と、該所定ビット数のパラレルデータを出力するデータ出力部と、該所定ビット数以下のデータビットを該ビットスタッフの数に応じて保持するデータビット保持部と、該データ入力部と該データ出力部と該データビット保持部との間でビット切換えを行うビット切換部と、該スタッフ検出部が検出したスタッフの生成間隔を監視するスタッフ生成間隔監視部と、該生成間隔に応じて該スタッフをビットスタッフとして該生成間隔に均等分散させるビット分散部と、該ビット分散部によって分散されたビットスタッフを挿入するために該ビット切換部を制御するビット切換制御部と、を有すればよい。
【００６１】
また、本発明に係るジッタ抑制装置は、高次伝送フレームの任意の１ビットに挿入されたビットスタッフを、低速の論理回路で処理可能な所定ビット数のパラレルデータから検出するビットスタッフ検出部と、該ビットスタッフを該パラレルデータから分離すると共にこれに応じたデスタッフ情報を出力するビットスタッフ分離部と、該デスタッフ情報に基づき、該高次伝送フレームに多重化された任意の伝送信号を再生するための基準クロックの位相を、該ビットスタッフの分離によって生じる位相差分だけ補正するクロック位相補正部と、を備えてもよい。
【００６２】
上記のビットスタッフ分離部は、第１のタイミングで該所定ビット数のパラレルデータを入力する第1データ入力部と、該第１のタイミングの直前のタイミングで該所定ビット数のパラレルデータを入力する第2データ入力部と、該所定ビット数のパラレルデータを出力するデータ出力部と、該第1データ入力部と該第2データ入力部と該データ出力部とのビット切換えを行うビット切換部と、該ビットスタッフ検出部からの情報に基づき該ビットスタッフの位置を検出すると共に該デスタッフ情報を出力するビットスタッフ検出部と、該ビットスタッフ検出部によって検出されたビットスタッフの位置に基づき該ビットスタッフを分離するよう該ビット切換部を制御するビットスタッフ分離制御部と、を有すればよい。
【００６３】
また、本発明に係るジッタ抑制装置は、高次伝送フレームから、低速の論理回路で処理可能な所定ビット数の自然数倍のデータ長を有するスタッフを検出するスタッフ検出部と、該スタッフの検出間隔に応じて、該スタッフを構成する1ビットずつのビットスタッフを、該検出間隔内に均等分散したタイミングでデスタッフしたことを示すデスタッフ情報を出力するスタッフ分散部と、該デスタッフ情報に基づき、該高次伝送フレームに多重化された任意の伝送信号を再生するための基準クロックの位相を、該ビットスタッフの分離によって生じる位相差分だけ補正するクロック位相補正部と、を備えてもよい。
【００６４】
上記のクロック位相補正部が、該デスタッフ情報に基づき分離したビットスタッフの数をカウントするスタッフ数カウント部と、該カウント数に応じて位相遅延量を計算する位相計算部と、該高次伝送フレームの伝送クロックを1/N分周したクロックをさらに所定の分周比で分周するクロック分周部と、該所定の分周比で分周したクロックをそれぞれ1/N位相から(N-1)/N位相まで遅延させるN-1個の位相遅延部と、該位相遅延量に基づき該所定の分周比で分周したクロック又は該1/N位相から(N-1)/N位相まで遅延させたクロックのいずれか1つを選択して該基準クロックとして出力する位相選択部と、を有してもよい。
【００６５】
また、上記のクロック位相補正部が、該高次伝送フレームの伝送クロックを所定の分周比で分周して該基準クロックを生成する分周部と、該デスタッフ情報に基づき、該基準クロックの位相を該ビットスタッフの分離によって生じる位相遅延分だけ遅延させる遅延挿入部と、を有してもよい。
【００６６】
上記の高次伝送フレームが高速光信号であれば、該クロック位相補正部を、該高速光信号を電気信号に変換する光モジュール内に設ければよい。
上記の所定のビット数は、該所定の伝送周波数クロックを所定の分周比で分周したシステムクロックで動作する低速の論理回路で処理するパラレルデータのビット数であればよい。
【００６７】
上記の高次伝送フレームの伝送クロック周波数は、該任意の伝送信号に対し所定の付加情報及び常時一定量のスタッフデータをオフセットとして挿入する分だけ、該任意の伝送信号の周波数よりも高い周波数であればよい。
上記の低速の論理回路は、CMOSデバイスで構成してもよい。
【００６８】
【発明の実施の形態】
送信側多重化装置の実施例
図2は、本発明に係るジッタ抑制方法及び装置の実施例として送信側の多重化装置を示したものである。この実施例では、光/電気変換部110とビット同期部120とクロック乗換部130とビットスタッフ挿入部140とオーバーヘッド付加部150とP/S変換部160と電気/光変換部170とスタッフ生成部180と位相同期クロック生成部10と分周部20とが、下記の動作を呈するように図示の如く接続されている。
【００６９】
まず、光/電気変換部110は、任意の伝送信号に相当する光入力信号を入力し、電気信号に変換した後、n本のパラレル電気信号D_1〜D_nを出力する。
ビット同期部120は、さらに、1/m速度にパラレル変換して、入力データD_1〜D_nを、論理回路で処理可能なパラレルデータD1〜Dnmに変換すると共に入力信号の1/nm速度のクロックCnmを生成する。
【００７０】
クロック乗換部130は、ES(エラスティック・ストア)メモリを使用して、入力信号と出力信号のクロック乗換を行う。すなわち、入力信号の1/nm速度のクロックCnmから、高次伝送フレームである出力信号の1/nm速度のクロックに乗り換える。
【００７１】
ビットスタッフ挿入部140は、1ビット単位のスタッフ挿入を行う。
オーバーヘッド付加部150は、高次伝送フレームのオーバーヘッド及びビットスタッフの位置情報及び誤り訂正データなどを付加する。
P/S変換部160は、出力信号周波数の1/nm速度の入力パラレルデータD1〜Dnmから同周波数の1/n速度のパラレルデータD_1〜D_nにシリアル変換する。
【００７２】
電気/光変換部170は、出力信号周波数の1/n速度のパラレルデータD_1〜D_nをシリアル変換し、高次伝送フレームの光信号として伝送路に送出する。
スタッフ生成部180は、クロック乗換部130の入力信号と出力信号の位置情報を比較し、必要なスタッフを検出して生成する。
【００７３】
位相同期クロック生成部10は、高次伝送フレームで使用する基準クロックCrefに同期した出力信号のクロックを生成するものである。
分周部190は、位相同期クロック生成部10によって生成されたクロックを論理回路で処理可能な周波数に分周する。
【００７４】
この場合、基準クロックCrefは、高次伝送フレームを用いた光信号の基準クロックである。従って、出力信号周波数は基準クロックCrefの整数倍の周波数と同期している。
この出力信号周波数は、入力信号に高次伝送フレームのオーバーヘッドや誤り訂正データなどを付加し、さらに一定量のスタッフデータをオフセットとして挿入する分だけ入力信号よりも高い周波数とする。
【００７５】
スタッフデータにオフセットを挿入するのは、最大のネガティブスタッフが挿入されたときに削除できるビットスタッフが必要であるため、及びデスタッフジッタが低周波数及び単発で発生するのを防止するためである。
図3は、入力信号の周波数偏差に対して発生するデスタッフジッタを所定のカットオフ周波数のPLLで減衰させたときのジッタ量を示したものである。同図の実線Aは、入力信号の周波数偏差が0ppmのときにスタッフが発生しないように出力信号周波数を設定した場合のジッタ量を示したものであり、これは、図43で示したグラフと同様である。
【００７６】
これに対し、点線Bは、入力信号の周波数偏差が0ppmのときに一定量のスタッフが発生するように出力信号周波数を設定した場合のジッタ量である。実線A及び点線Bは共に2つのピークを持ち、その間にスタッフが発生しない部分が存在する。この部分が入力信号と出力信号の同期状態の中心であり、ジッタ周波数が最小となる。周波数偏差が大きくなりこの同期状態の中心から離れれば離れるほど、ジッタ周波数は高くなり、PLLのカットオフ周波数に応じて、すなわちカットオフ周波数からジッタは減衰する(図1及び42参照)。
【００７７】
同図の範囲Cは、伝送路で許容される入力信号の変動範囲であり、この範囲C内のジッタ周波数を高くする方がジッタの抑圧が容易になる。
従って、実施例(1)では、出力周波数は点線Bの値を持つように設定する。
このように、出力信号周波数が点線Bの値を持つように設定する理由は、この他、従来型のまとまった数バイトのスタッフを受信してそれをスタッフ発生間隔に分散してデスタッフジッタを下げる場合(後述)には、スタッフ発生間隔時間のデータを保持するメモリが必要となることを回避するためである。
【００７８】
同図の実線Aと点線Bの値のピーク間の中心付近においては、スタッフ周波数が極端に低くなるため、メモリ量が膨大な量または無限に必要になる。
そのため、このピークが範囲Cの外側になるように出力信号周波数を設定し、必要なメモリ量の最大値を決めることが出来ようにすることで、スタッフの分散を可能にしている。
【００７９】
図4は、ビットスタッフ挿入部140の構成例を詳細に示したものであり、特に、図2に示したクロック乗換部130、ビットスタッフ挿入部140、スタッフ検出部180、及びオーバーヘッド付加部160の相互関係をより詳細に示している。
スタッフ検出部180は、クロック乗換部130の入力信号及び出力信号の位置情報をそれぞれ検出する入力信号位置検出部181及び出力信号位置検出部182と、これらの位置検出部181及び182で検出した位置情報を比較して伝送位相差を検出する位置比較部183とで構成されている。
【００８０】
各位置検出部181及び182で検出する位置情報は、それぞれ、ESメモリを使用したクロック乗換を行っている場合における書込アドレス及び読出アドレスに相当する。
出力信号の位相位置変化は、入力信号の位相位置変化よりも僅かに多く、位相差は図5に示すように時間と共に増大する。このため、伝送位相差にスタッフ発生の閾値を設け、これを越えた際にはスタッフを発生してクロック乗換部130からのデータの読出を中止する。
【００８１】
これにより、位相差を一定範囲に保ち、データの欠落や余剰を防止する。
スタッフ発生の閾値は論理回路のシステムクロック1周期当りに伝送される信号のビット数(nmビット)又はその自然数倍とする。
ビットスタッフ挿入部140においては、ビット分散部145を中心として、データ入力部141、データビット保持部142、ビット切換部143、データ出力部147、スタッフ生成間隔監視部144、及びビット切換制御部146が図示の如く接続されている。
【００８２】
この内、スタッフ生成間隔監視部144は、スタッフ検出部180から通知されたスタッフ間隔をカウントする。ビット分散部145は、nビット又はその自然数倍のスタッフデータを1ビット毎に分散し、スタッフ生成間隔監視部144でカウントしたスタッフ生成間隔に均等分散する。
【００８３】
ビット切換制御部146は、ビット分散部145で分散したビットスタッフをデータ中に挿入するために、ビット切換部143の切換制御を行う。
データ入力部141は、クロック乗換部130からの読出データD1〜Dnmを入力する。また、スタッフ検出部180からのスタッフ発生通知により、データ入力を中止する。
【００８４】
データビット保持部142は、ビット切換部143で1ビットのスタッフを挿入したときに、データ出力部147に出力できなかったデータビットを保持し、次のデータ出力まで待機させる。
ビット切換部143は、ビット切換制御部146の制御により、データのビット切換を行い、ビットスタッフの挿入とデータビットの順番切換を行う。
【００８５】
データ出力部147は、ビットスタッフを挿入したデータをnmビットのパラレルデータD1〜Dnmとしてオーバーヘッド付加部150に出力する。
次に、図4に示したパラレルデータD1〜Dnmについてnm=8として場合を例にとり、ビットスタッフ挿入動作を図6及び図7を用いて説明する。
【００８６】
図6(1)は、スタッフが挿入されていない初期状態(通常状態)を示したものであり、データ入力部141とデータ出力部147は図示の如く一対一で接続されている。同図(2)は、1ビット目のビットスタッフを挿入したタイミング状態を示しており、出力データの2番目のビットD2にビットスタッフが挿入されている。
【００８７】
このとき、ビットスタッフを挿入したために出力できなかったデータビット2-D8は、データビット保持部142に図示の如く格納される。
なお、ビットスタッフの挿入位置は、パラレルデータD1〜D8中の任意のビットに挿入できる。
【００８８】
同図(3)は、同図(2)の次のタイミング状態を示したものであり、出力データは、データビット保持部142に格納したデータビット2-D8を上位ビットD1に出力し、残りのビットD2〜D8にデータ入力部141の上位7ビット3-D1〜3-D7を出力する。この結果、データビット3-D8は出力できずに残るので、データビット保持部142に格納することになる。
【００８９】
このような状態が次のビットスタッフの挿入があるまで持続される。
図7(1)は、2ビット目のビットスタッフを挿入した状態を示したものである。この場合、出力データの5番目のビットD5にビットスタッフが挿入されたものとし、出力できなかったデータビット4-D7及び4-D8は、データビット保持部142に図示の如く格納される。
【００９０】
同図(2)は、同図(1)の直後の状態を示したものであり、データビット保持部142から2ビット分データ入力部141からのデータビット上位6ビット分を出力データとしてデータ出力部147が出力している。
このような状態は、次のビットスタッフの挿入があるまで持続される。
【００９１】
同図(3)は、8ビット目のビットスタッフを挿入した直後の状態を示したものであり、データビット保持部142には入力データ8ビットの全てが格納されている。この場合、データ入力部141はデータの入力を一回中断し、データビット保持部142に格納された8ビットを全て出力した後に、図6(1)の状態に復旧する。
【００９２】
上記のビットスタッフ挿入動作について、信号の流れに注目し、あるタイミングでデータ入力部141に入力されたデータが次のタイミングで何処に出力されるかを示した図8〜13を用いて、1ビットから8ビットまでのビットスタッフの挿入動作を以下に説明する。
【００９３】
図8(1)は、スタッフが発生していない通常時の動作であり、データ入力部141に入力されたデータ1-D1〜1-D8は、次のタイミングでそのままデータ出力部147に出力されている。
同図(2)は、1ビット目のビットスタッフ挿入時の動作を示したものであり、データ入力部141に入力されたデータ2-D1〜2-D8の内、データ出力部147で図示の如くデータ2-D1の次のビットにビットスタッフを挿入するため、データ2-D2以降のビットが1ビットずつシフトされ、出力できなかった最下位ビット2-D8はデータビット保持部142に格納される。
【００９４】
同図(3)は、1ビット目のビットスタッフ挿入後の動作を示したものであり、図示の如く、データ入力部141に入力されたデータビットの内、最下位ビットは必ずデータビット保持部142に格納され、データ出力部147では、データビット保持部142に格納されている1ビットのデータとデータ入力部141の上位7ビットのデータを出力するようになり、次のビットスタッフを挿入するまでこの状態が持続する。
【００９５】
以下、図9から図13は2ビット目から7ビット目までのビットスタッフ挿入時及びビットスタッフ挿入後の動作を順に示しており、図9(1)、同図(3)、図10(2)、図11(1)、同図(3)、図12(2)及び図13(1)に示す如く、ビットスタッフが挿入される度に、データビット保持部142で保持するデータビット数が1ビットずつ増える。
【００９６】
また、図9(2)、図10(1)、同図(2)、図11(2)、図12(1)及び同図(3)に示す如く、ビットスタッフ挿入後、次のビットスタッフが挿入されるまでは、データ出力部147は、データビット保持部142に格納されたデータビットとデータ入力部141のデータの上位ビットを合せて8ビット出力する。
【００９７】
このようにして、順次ビットスタッフを挿入し、図13(1)に示す如く、8ビット目のビットスタッフの挿入が行われた直後は、同図(2)に示す状態になる。この場合、データビット保持部142に格納されているデータが8ビット(16-D11〜16-D8)になったことから、次のタイミングの出力データは全てデータビット保持部142からのデータ16-D11〜16-D8になる。
【００９８】
8ビット目のビットスタッフが挿入されると、1バイトのスタッフ時間が経過するため、入力データ(1バイト)は、バイトスタッフのために空きとなる。
同図(3)は1バイト分のビットスタッフの挿入が終了し、平常状態に復旧した状態を示したものであり、これは、図8(1)に示した状態に復旧したことを意味している。
【００９９】
受信側多重化装置の実施例 (1)
図14は、本発明に係るジッタ抑制方法及び装置の実施例として、1ビットずつ分散して挿入されたビットスタッフを、受信側でデスタッフする場合の受信側多重化装置を示したものである。
【０１００】
光/電気変換部210は、高次伝送フレーム区間からの高速光入力信号を受信し、n本のパラレル電気信号D_1〜D_nに変換する。
ビット同期部220は、さらに1/m速度にパラレル変換して、入力データD_1〜D_nを論理回路で処理可能なパラレルデータD1〜Dnmに変換すると共に、高次伝送フレームである入力信号の1/nm速度のクロックCnmを生成する。
【０１０１】
フレーム同期部230は、クロックCnmに基づいて、高次伝送フレームのフレーム同期を行う。
ビットスタッフ検出部240は、クロックCnmに基づいて、高次伝送フレームのオーバーヘッドからビットスタッフの位置情報S1を検出し、1ビット単位のデスタッフタイミングの生成を行う。
【０１０２】
オーバーヘッド分離部250は、クロックCnmに基づいて、高次伝送フレームからオーバーヘッドや誤り訂正データなどの付加情報を分離し、ペイロード内のデータのみを抽出する。
ビットスタッフ分離部260は、クロックCnmに基づいて、ビットスタッフ検出部240で検出したビットスタッフの位置情報S1に基づき、ビットスタッフを分離する。
【０１０３】
クロック乗換部270は、クロックCnmに基づいて、内蔵するESメモリを介して入力信号と出力信号のクロック乗換を行う。
P/S変換部280は、位相同期クロック生成部10からの出力クロックにより、出力信号周波数の1/nm速度のパラレルデータD1〜Dnmから1/n速度のパラレルデータD_1〜D_nにシリアル変換する。
【０１０４】
電気/光変換部290は、位相同期クロック生成部10からの出力クロックにより、出力信号周波数の1/n速度で入力されたパラレルデータD_1〜D_nをシリアル変換し、任意の伝送信号である光信号として伝送路に出力する。
クロック位相補正部30は、入力信号周波数を1/nm分周したクロックCnmの位相を入力信号1ビットの時間で補正し、出力信号の基準クロック周波数を制御する。
【０１０５】
位相同期クロック生成部10は、クロック位相補正部30で生成した基準クロックに同期した出力クロックを生成してP/S変換部280、電気/光変換部290、及び分周部20に与える。
分周部20は、出力クロックを論理回路で処理可能な周波数に分周してクロック乗換部270に与える。
【０１０６】
このようなデスタッフを行う側では、デスタッフにより元のデータの並びを再生すると共に、時間的な再生を行う必要がある。
この場合、デスタッフによりデータの並びを再生するのがビットスタッフ分離部260であり、まず、このビットスタッフ分離部260の動作を説明する。
【０１０７】
図15は、ビットスタッフ分離部260の構成例を示したものであり、第1データ入力部261、第2データ入力部262、ビットスタッフ位置検出部263、ビットスタッフ分離制御部264、ビット切換部265、及びデータ出力部266が、以下のような動作を呈するように図示の如く接続されている。
【０１０８】
第1データ入力部261は、ビットスタッフが分散して挿入されたnmビットのパラレルデータD1〜Dnmを入力する。第2データ入力部262は、第1データ入力部261の直前のタイミングでnmビットのパラレルデータD1〜Dnmを入力し、第1データ入力部261と共にビット切換部265にもnmビットのパラレルデータD1〜Dnmを出力するものである。また、スタッフビットをnm回検出する毎にデータをスルーして、第1データ入力部261及びビット切換部265に入力する。
【０１０９】
ビットスタッフ位置検出部263は、高次伝送フレームのオーバーヘッドに記録されたビットスタッフ位置情報S1(図14参照)をビットスタッフ検出部240から受けて、データ中のビットスタッフ位置を検出する。
ビットスタッフ分離制御部264は、ビットスタッフ位置検出部263からのビットスタッフ位置情報を受けてデータ中のビットスタッフを分離するために、ビット切換部265の制御を行う。
【０１１０】
ビット切換部265は、第1データ入力部261と第2データ入力部262のデータビットを切り換えてビットスタッフの分離を行う。
データ出力部266は、ビットスタッフを分離したデータをnmビットのパラレルデータD1〜Dnmとして出力する。
【０１１１】
ビットスタッフの分離(デスタッフ)動作例を図16〜18を用いて説明する。
図16(1)は、スタッフが挿入されていない初期状態(通常状態)で、第1データ入力部261とデータ出力部266が一対一で接続されている状態を示している。このとき、第2データ入力部262には3番目のビットデータ位置にビットスタッフ(Stuff)が挿入されている。なお、ビットスタッフは任意のビット位置から検出される可能性がある。
【０１１２】
同図(2)は、1ビット目のビットスタッフを検出した状態を示したものであり、第1データ入力部261とデータ出力部266は、図示の如くビットスタッフをスキップして接続されることを示している。
このため、データ3-D3〜3-D7は、同図(3)に示すように、ビットスタッフの分を詰めて接続し、さらに不足する1ビットは、第2データ入力部262からデータ3-D8がデータ出力部266に接続される。
【０１１３】
すなわち、同図(3)は、同図(2)に示した1つ目のビットスタッフを分離した後の状態を示したものであり、この状態からさらに、第1データ入力部261からの7ビット分のデータ4-D1〜4-D7及び第2データ入力部262からの1ビット分のデータ4-D8をデータ出力部266に図示の如く接続する。
【０１１４】
この状態は、次のビットスタッフを検出するまで持続される。
図17(1)は、2ビット目のビットスタッフを検出した状態を示したものであり、この例では、第2データ入力部262にデータが入力された時点でビットスタッフが検出されている。
【０１１５】
そこで、データ出力部266には、ビットスタッフをスキップして、データ6-D8を出力するように接続する。
同図(2)は、2ビット目のビットスタッフを分離した後の状態を示しており、第1データ入力部261からは上位2ビットをスキップし、6ビット分のデータ7-D1〜7-D6と、第2データ入力部262の上位2ビット分のデータ7-D7及び7-D8がデータ出力部266に与えられる。
【０１１６】
この状態は次のビットスタッフが検出されるまで持続される。
同図(3)は、8ビット目のビットスタッフを検出した状態を示したものであり、第2データ入力部262に入力されたビットスタッフをスキップすることで、第1データ入力部261から下位1ビットを出力し、第2データ入力部262から残り7ビットをデータ出力部266に与えている。
【０１１７】
図18は、8ビット目のビットスタッフを分離した直後の状態を示したものであり、第1データ入力部261の全てのビットが出力済みであるために破棄され、さらに第2データ入力部262では、次のデータn-D1〜n-D8をスルーして第1データ入力部261に直接入力する。
【０１１８】
また、第1データ入力部261とデータ出力部266を一対一の接続に復旧し、この次のタイミングで図16(1)の状態に復旧することになる。
上記のデスタッフ動作について、信号の流れに注目し、或るタイミングでデータ出力部266から出力されるデータが直前のタイミングで何処に入力されていたかを示した図19〜26を用いて、1ビット目から8ビット目までのビットスタッフのデスタッフ動作を以下に説明する。
【０１１９】
図19(1)は、通常時の動作を示したものであり、第1データ入力部261のデータ1-D1〜1-D8がそのままデータ出力部266に与えられている。そして、出力しようとするデータ中にビットスタッフが見つかるまではこの状態が持続される。
同図(2)は、1ビット目のビットスタッフ検出時の動作を示したものであり、第1データ入力部261で3ビット目にビットスタッフが挿入されているため、このデータをスキップし、データ出力部266には、第1データ入力部261からの7ビット分のデータ2-D1〜2-D7と、第2データ入力部262の最上位ビットのデータ2-D8が図示の如く与えられる。
【０１２０】
同図(3)は、1ビット目のビットスタッフ検出後の動作を示したものである。第1データ入力部261では、既に第2データ入力部262から入力したデータ2-D8をでスキップし、データ出力部266には、残りの7ビット分のデータ3-D1〜3-D7が与えられる。この場合、出力データが1ビット分不足するので、第2データ入力部262から最上位ビットのデータ3-D8が与えられる。
【０１２１】
この状態は、次のビットスタッフが検出されるまで持続する。
図20(1)は、2ビット目のビットスタッフ検出時の動作を示したものである。この場合、第1データ入力部261の7番目のビットにビットスタッフが挿入されている。従って、これをスキップし、データ出力部266には、第1データ入力部261からの6ビット分のデータ5-D1〜5-D6と、第2データ入力部262から上位2ビットのデータ5-D7及び5-D8が与えられる。
【０１２２】
同図(2)は、2ビット目のビットスタッフ検出後の動作を示したものである。第1データ入力部261では、既に第2データ入力部262から出力したデータ5-D7及び5-D8をスキップし、データ出力部266には、残りの6ビット分のデータ6-D1〜6-D6が与えられる。この場合、出力データが2ビット分不足するので、データ出力部266には、第2データ入力部262から上位2ビット分のデータ6-D7及び6-D8が与えられる。
【０１２３】
この状態は、次のビットスタッフが検出されるまで持続する。
同図(3)は3ビット目のビットスタッフを検出した時の状態を示したものであり、第1データ入力部261で最下位ビットのビットスタッフをスキップするため、データ出力部266には、第1データ入力部261から5ビット分のデータ8-D1〜8-D5及び第2データ入力部262から3ビット分のデータ8-D6〜8-D8が与えられる。
【０１２４】
図21(1)は、3ビット目のビットスタッフを検出後の状態を示したものであり、データ出力部266には、第1データ入力部261からの下位5ビット分のデータ9-D1〜9-D5及び第2データ入力部262から上位3ビット分のデータ9-D6〜9-D8が与えられる。
【０１２５】
さらに、同図(2)は4ビット目のビットスタッフを検出した時の状態を示したものである。この場合、第1データ入力部261では、上位3ビットまでを既にスキップしているため、第2データ入力部262の3ビット目でスタッフが検出される。
従って、データ出力部266には、第1データ入力部261からの下位5ビット分のデータ11-D1〜11-D5に加え、第2データ入力部262から上位2ビット分及び第4ビットの合計3ビット分のデータ11-D6〜11-D8が与えられる。
【０１２６】
4ビット目のビットスタッフを検出後は、図22(1)に示す如く、第1データ入力部261で上位4ビット分をスキップし、残りの4ビット分のデータ12-D1〜12-D4をデータ出力部266に与える。
この場合、出力データが4ビット分不足するので、データ出力部266には、第2データ入力部262から上位4ビット分のデータ12-D5〜12-D8が与えられる。
【０１２７】
この状態は、次のビットスタッフが検出されるまで持続する。
以下、同様にして、図22(2)、図23(2)、図24(2)、及び図25(2)は、それぞれ5ビット目から8ビット目までのビットスタッフを検出したときの動作を示している。図示の如くビットスタッフを検出する度に第1データ入力部261または第2データ入力部262でビットスタッフをスキップする動作を繰り返す。
【０１２８】
また、図23(1)、図24(1)、図25(1)、及び図26(1)は、それぞれ5ビット目から8ビット目までのビットスタッフ検出後の動作を示している。図示の如く、第1データ入力部261は、デスタッフを行ったビットスタッフの数だけデータをスキップし、残りの下位ビットをデータ出力部266に与えると共に、データ出力部266では、不足するデータを第2データ入力部262の上位ビットから入力する。
【０１２９】
なお、8ビット目のビットスタッフ検出後の状態を示した図26(1)においては、既に第2データ入力部262から出力したデータは第1データ入力部261でスキップするため、データ出力部266が入力するデータ24_D1〜24_D8は全て第2データ入力部262からのデータである。
【０１３０】
8ビット目のビットスタッフデータのデスタッフが完了すると1バイト分のデスタッフが完了するため、次の入力データは第2データ入力部262をスルーして第1データ入力部261からデータ出力部266に与える必要があり、この様子が同図(2)に示されている。
【０１３１】
また、同図(3)は、1バイト分のデスタッフが完了し、図19(1)と同様な通常状態に復旧した状態を示している。
次に、図14に示した受信側多重化装置におけるクロック位相補正部30の構成及び動作を説明する。
【０１３２】
図27は、図14に示した受信側多重化装置におけるクロック位相補正部30の構成例を示している。
図示の如く、クロック位相補正部30は、スタッフ数カウント部31、位相計算部32、クロック分周部33、1/n位相遅延部34_1、2/n位相遅延部34_2、・・・、(n-1)/n位相遅延部34_n-1(以下、位相遅延部34で総称することがある。)、及び位相選択部35によって、下記の動作を呈するように図示の如く接続されている。
【０１３３】
スタッフ数カウント部31は、ビットスタッフ分離部からのデスタッフ情報Idに基づき分離したビットスタッフのスタッフ数(ビット数)をカウントする。カウントの最大値は、入力信号の1/n分周のnであり、スタッフ数カウント部31は、0から最大nまでのカウントを繰り返す。
【０１３４】
位相計算部32は、スタッフ数カウント部31のカウント値を位相選択部35の選択信号に変換する。
クロック分周部33は、光入力信号をS/P変換部90で1/n分周して得たクロックCnを位相同期クロック生成部10へのPLL基準クロックCpに分周する。
【０１３５】
位相遅延部34を構成する各遅延部34_1〜34_n-1は、基準クロックCpの遅延量をデータ1ビットの周期時間毎に可変にするため、遅延量の異なる(n-1)個のディレイライン等の遅延素子でそれぞれ構成されている。
位相選択部35は、位相遅延部34からいずれか1つの遅延量を与えた基準クロックまたはクロック分周部33から直接与えられた遅延量の無いクロックを選択し、1ビットのデスタッフ時の位相補正を行った基準クロックCpとして出力する。
【０１３６】
この場合の選択は、位相計算部32で計算した位相情報を用いる。
なお、同図に示したS/P変換部90は、図14におけるビット同期部220に相当しており、図27では、説明のため光信号の1/n分周クロックを出力するように示しているが、これは、図14における1/nm分周に相当している。
【０１３７】
図28は、図27に示したクロック位相補正部30の動作を説明するための図であり、特に位相同期クロック生成部10内との接続関係を示している点が図27と異なっている。
図示の如く、位相同期クロック生成部10は、位相比較器11、LPF 12、及びVCO 13で構成されている。この構成は、図2に示す送信側多重化装置における位相同期クロック生成部10も同様である。また、クロック位相補正部30から出力されるPLL基準クロックCpは、位相同期クロック生成部10内の位相比較器11に入力されている。
【０１３８】
この場合、位相選択部35が選択する信号の例を示したものが図29に示されている。
同図(1)は、光入力信号の1/n分周クロックを示している。これは、通常時に位相比較信号として使用される。同図(2)は1/n周期遅延信号であり、1/n位相遅延部34_1から出力される信号である。これは、同図(1)の信号を1ビット時間だけ遅延させた信号であり、1ビット目のデスタッフ時に位相比較信号として使用する。
【０１３９】
同様に同図(3)〜同図(6)は、それぞれ、2/n周期遅延信号、3/n周期遅延信号、4/n周期遅延信号、及び(n-1)/n周期遅延信号を示している。
同図(1)に示した信号から、1ビットのデスタッフが行われる毎に、同図(2)、同図(3)、同図(4)・・・のように位相比較信号を選択すれば、位相同期クロックの補正をビット単位で行うことが可能になる。
【０１４０】
受信側多重化装置の実施例 (2)
図30は、受信側多重化装置の実施例(2)を示したものであり、これは上記の実施例(1)の変形例である。同図の光モジュール310、ビット同期部320、フレーム同期部330、ビットスタッフ検出部340、オーバーヘッド分離部350、ビットスタッフ分離部360、クロック乗換部370、P/S変換部380、及び電気/光変換部390は、それぞれ、図14に示した実施例(1)の光/電気変換部210、ビット同期部220、フレーム同期部230、ビットスタッフ検出部240、オーバーヘッド分離部250、ビットスタッフ分離部260、クロック乗換部270、P/S変換部280、及び電気/光変換部290に相当している。
【０１４１】
この実施例(2)と上記の実施例(1)との違いは、実施例(2)では、クロック位相補正部40を光モジュール310内に設け、ビットスタッフ分離部360で分離したビットスタッフのデスタッフ情報を光モジュール310内のクロック位相補正部40に通知するようにし、ここで、位相補正を行った基準クロックを元に、光モジュール310外の位相同期クロック生成部10が出力信号のクロックを生成するものである。
【０１４２】
図31は、上記の実施例(2)におけるクロック位相補正部40の構成例を示したものであり、光モジュール310は光/電気変換部311、S/P変換部312クロック、及びクロック位相補正部40で構成されており、クロック位相補正部40はさらに、分周部41及び遅延挿入部42で構成されている。
【０１４３】
クロック位相補正部40の動作において、分周部41は、光/電気変換部311で光入力信号から抽出した入力信号周波数のクロックCを分周し、位相同期クロック生成部10に与えるためのPLL基準クロックCpを生成する。遅延挿入部42は、ビットスタッフ分離部360から通知される1ビットに分散したデスタッフ情報Idを入力し、分周部41で生成される基準クロックCpを入力信号の1ビット分遅延させる。
【０１４４】
この動作をさらに図32を用いて具体的に説明する。同図に示す如く、光モジュール310のクロック位相補正部40から出力されるPLL基準クロックCpは、位相同期クロック生成部10の位相比較器11に入力される。なお、位相同期クロック生成部10の構成は、図28に示したものと同様である。
【０１４５】
この場合の光入力信号の1/n分周クロック、デスタッフ情報、及び位相比較信号の関係を図33を用いて説明する。
同図(1)は、光入力信号の1/n分周クロックを示したものであり、通常時にPLL基準クロックCpとして出力される信号である。
【０１４６】
ここで、ビットスタッフを分離(デスタッフ)した場合、ビットスタッフ分離部360から、同図(2)に示す様なデスタッフ情報Idが遅延挿入部42に入力されるため、何ビット目のビットスタッフかに応じて遅延量を制御することにより、同図(3)に示す位相比較信号(基準クロックCp)が光入力信号クロックの1ビット分ずつ補正を受けて出力されることになる。
【０１４７】
この場合、入力信号の1/n分周クロックの１周期のいずれかのビットで遅延量が制御される。
受信側多重化装置の実施例 (3)
図34は、受信側多重化装置の実施例(3)として、バイト単位で挿入されたスタッフをデスタッフ時に1ビットに分散し、クロック遅延量を切り換えてクロック位相補正を行うものである。
【０１４８】
同図は、光/電気変換部410、ビット同期部420、フレーム同期部430、スタッフ検出部440、オーバーヘッド分離部450、クロック乗換部460、P/S変換部470、及び電気/光変換部480、スタッフ分散部50、クロック位相補正部30、位相同期クロック生成部10、及び分周部20によって構成されている。
【０１４９】
この実施例(3)と図14に示した実施例(1)との違いは、実施例(1)におけるビットスタッフ分離部260の代わりに実施例(3)では、スタッフ分散部50が挿入されていることである。
図35は、実施例(3)におけるスタッフ分散部50及びクロック位相補正部30の構成例を示したものである。スタッフ分散部50は、スタッフ発生間隔監視部51及びビット分散部52によって構成されている。
【０１５０】
スタッフ発生間隔監視部51は、スタッフ検出部440から通知されたスタッフデータSDの発生間隔を監視し、ビット分散部52は、バイト単位のスタッフを、スタッフ発生間隔監視部51から通知される発生間隔にビット単位で均等分散する。
このように、スタッフを1ビット毎に分散し、ビットに分散したデスタッフ情報Idをビット分散部52からクロック位相補正部30のスタッフ数カウント部31に与えるようにする。
【０１５１】
なお、クロック位相補正部30の構成は、図27に示した実施例(1)におけるクロック位相補正部30の構成と同様である。但し、実施例(3)におけるクロック位相補正部30は、ビットに分散したデスタッフ情報Idがスタッフ分散部50内のビット分散部52からクロック位相補正部30内のスタッフ数カウント部31に与えられる点が実施例(1)のものとは異なっている。
【０１５２】
受信側多重化装置の実施例 (4)
図36は、受信側多重化装置の実施例(4)を示しており、これは実施例(3)の変形例である。同図の光モジュール510、ビット同期部520、フレーム同期部530、スタッフ検出部540、オーバーヘッド分離部550、クロック乗換部560、P/S変換部570、及び電気/光変換部580は、それぞれ、図34に示した実施例(3)の光/電気変換部410、ビット同期部420、フレーム同期部430、スタッフ検出部440、オーバーヘッド分離部450、クロック乗換部460、P/S変換部470、及び電気/光変換部480に相当している。
【０１５３】
図37は、この実施例(4)におけるスタッフ分散部50及びクロック位相補正部40の構成例を示したものである。スタッフ分散部50は、スタッフ発生間隔監視部51及びビット分散部52によって構成されている。
スタッフ発生間隔監視部51は、スタッフ検出部440から通知されたスタッフデータSDの発生間隔を監視し、ビット分散部52は、バイト単位のスタッフをスタッフ発生間隔監視部51から通知される発生間隔にビット単位で均等分散する。
【０１５４】
このように、スタッフを1ビット毎に分散し、ビットに分散したデスタッフ情報Idをビット分散部52から光モジュール510内のクロック位相補正部40の遅延挿入部42に与えるようにしている。
なお、クロック位相補正部40の構成は、図32に示した実施例(2)におけるクロック位相補正部40の構成と同様である。但し、実施例(4)におけるクロック位相補正部40は、ビットに分散したデスタッフ情報Idがスタッフ分散部50内のビット分散部52からクロック位相補正部40内の遅延挿入部42に与えられる点が実施例(2)のものとは異なっている。
（付記１）
高次伝送フレームに多重化する任意の伝送信号のクロック乗換を、低速の論理回路で処理可能な所定ビット数のパラレルデータ毎に行うクロック乗換ステップと、
該クロック乗換時に、所定データ長のスタッフを生成するスタッフ生成ステップと、
該スタッフの生成間隔に応じ、該スタッフを構成する1ビットずつのビットスタッフを該生成間隔内に均等分散したタイミングで該所定ビット数のパラレルデータの任意の1ビットに挿入するビットスタッフ挿入ステップと、
を備えたことを特徴とするジッタ抑制方法。
（付記２）
高次伝送フレームの任意の１ビットに挿入されたビットスタッフを、低速の論理回路で処理可能な所定ビット数のパラレルデータから検出するビットスタッフ検出ステップと、
該ビットスタッフを該パラレルデータから分離すると共にこれに応じたデスタッフ情報を出力するビットスタッフ分離ステップと、
該デスタッフ情報に基づき、該高次伝送フレームに多重化された任意の伝送信号を再生するための基準クロックの位相を、該ビットスタッフの分離によって生じる位相差分だけ補正するクロック位相補正ステップと、
を備えたことを特徴とするジッタ抑制方法。
（付記３）
高次伝送フレームから、低速の論理回路で処理可能な所定ビット数の自然数倍のデータ長を有するスタッフを検出するスタッフ検出ステップと、
該スタッフの検出間隔に応じて、該スタッフを構成する1ビットずつのビットスタッフを、該検出間隔内に均等分散したタイミングでデスタッフしたことを示すデスタッフ情報を出力するスタッフ分散ステップと、
該デスタッフ情報に基づき、該高次伝送フレームに多重化された任意の伝送信号を再生するための基準クロックの位相を、該ビットスタッフの分離によって生じる位相差分だけ補正するクロック位相補正ステップと、
を備えたことを特徴とするジッタ抑制方法。
（付記４）付記２または３において、
該クロック位相補正ステップが、該デスタッフ情報に基づき分離したビットスタッフの数をカウントするステップと、該カウント数に応じて位相遅延量を計算する位相計算ステップと、該高次伝送フレームの伝送クロックを1/N分周したクロックをさらに所定の分周比で分周するステップと、該所定の分周比で分周したクロックをそれぞれ1/N位相から(N-1)/N位相まで遅延させるステップと、該位相遅延量に基づき該所定の分周比で分周したクロック又は該1/N位相から(N-1)/N位相まで遅延させたクロックのいずれか1つを選択して該基準クロックとして出力する位相選択ステップと、を有することを特徴とするジッタ抑制方法。
（付記５）付記２または３において、
該クロック位相補正ステップが、該高次伝送フレームの伝送クロックを所定の分周比で分周して該基準クロックを生成するステップと、該デスタッフ情報に基づき、該基準クロックの位相を該ビットスタッフの分離によって生じる位相遅延分だけ遅延させる遅延挿入ステップと、を有することを特徴とするジッタ抑制方法。
（付記６）
高次伝送フレームに多重化する任意の伝送信号のクロック乗換を、低速の論理回路で処理可能な所定ビット数のパラレルデータ毎に行うクロック乗換部と、
該クロック乗換時に、所定データ長のスタッフを生成するスタッフ生成部と、該スタッフの生成間隔に応じ、該スタッフを構成する1ビットずつのビットスタッフを該生成間隔内に均等分散したタイミングで該所定ビット数のパラレルデータの任意の1ビットに挿入するビットスタッフ挿入部と、
を備えたことを特徴とするジッタ抑制装置。
（付記７）付記６において、
該ビットスタッフ挿入部は、該所定ビット数のパラレルデータを入力するデータ入力部と、該所定ビット数のパラレルデータを出力するデータ出力部と、該所定ビット数以下のデータビットを該ビットスタッフの数に応じて保持するデータビット保持部と、該データ入力部と該データ出力部と該データビット保持部との間でビット切換えを行うビット切換部と、該スタッフ検出部が検出したスタッフの生成間隔を監視するスタッフ生成間隔監視部と、該生成間隔に応じて該スタッフをビットスタッフとして該生成間隔に均等分散させるビット分散部と、該ビット分散部によって分散されたビットスタッフを挿入するために該ビット切換部を制御するビット切換制御部と、を有することを特徴としたジッタ抑制装置。
（付記８）
高次伝送フレームの任意の１ビットに挿入されたビットスタッフを、低速の論理回路で処理可能な所定ビット数のパラレルデータから検出するビットスタッフ検出部と、
該ビットスタッフを該パラレルデータから分離すると共にこれに応じたデスタッフ情報を出力するビットスタッフ分離部と、
該デスタッフ情報に基づき、該高次伝送フレームに多重化された任意の伝送信号を再生するための基準クロックの位相を、該ビットスタッフの分離によって生じる位相差分だけ補正するクロック位相補正部と、
を備えたことを特徴とするジッタ抑制装置。
（付記９）付記８において、
該ビットスタッフ分離部は、第１のタイミングで該所定ビット数のパラレルデータを入力する第1データ入力部と、該第１のタイミングの直前のタイミングで該所定ビット数のパラレルデータを入力する第2データ入力部と、該所定ビット数のパラレルデータを出力するデータ出力部と、該第1データ入力部と該第2データ入力部と該データ出力部とのビット切換えを行うビット切換部と、該ビットスタッフ検出部からの情報に基づき該ビットスタッフの位置を検出すると共に該デスタッフ情報を出力するビットスタッフ検出部と、該ビットスタッフ検出部によって検出されたビットスタッフの位置に基づき該ビットスタッフを分離するよう該ビット切換部を制御するビットスタッフ分離制御部と、を有することを特徴としたジッタ抑制装置。
（付記１０）
高次伝送フレームから、低速の論理回路で処理可能な所定ビット数の自然数倍のデータ長を有するスタッフを検出するスタッフ検出部と、
該スタッフの検出間隔に応じて、該スタッフを構成する1ビットずつのビットスタッフを、該検出間隔内に均等分散したタイミングでデスタッフしたことを示すデスタッフ情報を出力するスタッフ分散部と、
該デスタッフ情報に基づき、該高次伝送フレームに多重化された任意の伝送信号を再生するための基準クロックの位相を、該ビットスタッフの分離によって生じる位相差分だけ補正するクロック位相補正部と、
を備えたことを特徴とするジッタ抑制装置。
（付記１１）付記８または１０において、
該クロック位相補正部が、該デスタッフ情報に基づき分離したビットスタッフの数をカウントするスタッフ数カウント部と、該カウント数に応じて位相遅延量を計算する位相計算部と、該高次伝送フレームの伝送クロックを1/N分周したクロックをさらに所定の分周比で分周するクロック分周部と、該所定の分周比で分周したクロックをそれぞれ1/N位相から(N-1)/N位相まで遅延させるN-1個の位相遅延部と、該位相遅延量に基づき該所定の分周比で分周したクロック又は該1/N位相から(N-1)/N位相まで遅延させたクロックのいずれか1つを選択して該基準クロックとして出力する位相選択部と、を有することを特徴とするジッタ抑制装置。
（付記１２）付記８または１０において、
該クロック位相補正部が、該高次伝送フレームの伝送クロックを所定の分周比で分周して該基準クロックを生成する分周部と、該デスタッフ情報に基づき、該基準クロックの位相を該ビットスタッフの分離によって生じる位相遅延分だけ遅延させる遅延挿入部と、を有することを特徴とするジッタ抑制装置。
【０１５５】
【発明の効果】
以上説明したように、本発明に係るジッタ抑制方法及び装置によれば、高次伝送フレームに多重化する任意の伝送信号のクロック乗換を、低速の論理回路で処理可能な所定ビット数のパラレルデータ毎に行い、該クロック乗換時に、所定データ長のスタッフを生成し、該スタッフの生成間隔に応じ、該スタッフを構成する1ビットずつのビットスタッフを該生成間隔内に均等分散したタイミングで該所定ビット数のパラレルデータの任意の1ビットに挿入するように構成したので、このようにして挿入されたスタッフをデスタッフする際には、抑圧すべきジッタ量が小さくなり、ジッタ周波数が高くなるため、カットオフ周波数が高いPLLの使用が可能になる。
【０１５６】
また、本発明に係るジッタ抑制方法及び装置によれば、高次伝送フレームから、低速の論理回路で処理可能な所定ビット数の自然数倍のデータ長を有するスタッフを検出し、該スタッフの検出間隔に応じて、該スタッフを構成する1ビットずつのビットスタッフを、該検出間隔内に均等分散したタイミングでデスタッフしたことを示すデスタッフ情報を出力し、該デスタッフ情報に基づき、該高次伝送フレームに多重化された任意の伝送信号を再生するための基準クロックの位相を、該ビットスタッフの分離によって生じる位相差分だけ補正するように構成したので、高次伝送フレーム中に挿入された複数ビットのデータ長を有するスタッフを、デスタッフ時に細かく分散することができ、抑圧すべきジッタ量が小さくなり、ジッタ周波数が高くなるため、カットオフ周波数の高いPLLを使用することが可能となる。
【図面の簡単な説明】
【図１】本発明の基本原理を説明するためのグラフ図である。
【図２】本発明に係る送信側多重化装置の実施例を示したブロック図である。
【図３】本発明に係るジッタ量と入力信号の周波数偏差の関係を示したグラフ図である。
【図４】本発明に係る送信側多重化装置の実施例におけるビットスタッフ挿入部の詳細な構成例を示したブロック図である。
【図５】スタッフ発生のタイミングを説明するためのグラフ図である。
【図６】本発明に係る送信側多重化装置の実施例におけるビットスタッフ挿入動作例(1)を示したブロック図である。
【図７】本発明に係る送信側多重化装置の実施例におけるビットスタッフ挿入動作例(2)を示したブロック図である。
【図８】本発明に係る送信側多重化装置の実施例におけるビットスタッフ挿入時の信号の流れ(1)を示したブロック図である。
【図９】本発明に係る送信側多重化装置の実施例におけるビットスタッフ挿入時の信号の流れ(2)を示したブロック図である。
【図１０】本発明に係る送信側多重化装置の実施例におけるビットスタッフ挿入時の信号の流れ(3)を示したブロック図である。
【図１１】本発明に係る送信側多重化装置の実施例におけるビットスタッフ挿入時の信号の流れ(4)を示したブロック図である。
【図１２】本発明に係る送信側多重化装置の実施例におけるビットスタッフ挿入時の信号の流れ(5)を示したブロック図である。
【図１３】本発明に係る送信側多重化装置の実施例におけるビットスタッフ挿入時の信号の流れ(6)を示したブロック図である。
【図１４】本発明に係る受信側多重化装置の実施例(1)を示したブロック図である。
【図１５】本発明に係る受信側多重化装置の実施例(1)におけるビットスタッフ分離部の詳細な構成例を示したブロック図である。
【図１６】本発明に係る受信側多重化装置の実施例(1)におけるビットスタッフのデスタッフ動作例(1)を示したブロック図である。
【図１７】本発明に係る受信側多重化装置の実施例(1)におけるビットスタッフのデスタッフ動作例(2)を示したブロック図である。
【図１８】本発明に係る受信側多重化装置の実施例(1)におけるビットスタッフのデスタッフ動作例(3)を示したブロック図である。
【図１９】本発明に係る受信側多重化装置の実施例(1)におけるデスタッフ時の信号の流れ(1)を示したブロック図である。
【図２０】本発明に係る受信側多重化装置の実施例(1)におけるデスタッフ時の信号の流れ(2)を示したブロック図である。
【図２１】本発明に係る受信側多重化装置の実施例(1)におけるデスタッフ時の信号の流れ(3)を示したブロック図である。
【図２２】本発明に係る受信側多重化装置の実施例(1)におけるデスタッフ時の信号の流れ(4)を示したブロック図である。
【図２３】本発明に係る受信側多重化装置の実施例(1)におけるデスタッフ時の信号の流れ(5)を示したブロック図である。
【図２４】本発明に係る受信側多重化装置の実施例(1)におけるデスタッフ時の信号の流れ(6)を示したブロック図である。
【図２５】本発明に係る受信側多重化装置の実施例(1)におけるデスタッフ時の信号の流れ(7)を示したブロック図である。
【図２６】本発明に係る受信側多重化装置の実施例(1)におけるデスタッフ時の信号の流れ(8)を示したブロック図である。
【図２７】本発明に係るクロック位相補正部の構成例(1)を示したブロック図である。
【図２８】本発明に係るクロック位相補正部の構成例(1)と位相同期クロック生成部との関係を示したブロック図である。
【図２９】本発明に係る受信側多重化装置の実施例(1)における位相選択部への入力信号例を示したタイムチャート図である。
【図３０】本発明に係る受信側多重化装置の実施例(2)を示したブロック図である。
【図３１】本発明に係るクロック位相補正部の構成例(2)を示したブロック図である。
【図３２】本発明に係るクロック位相補正部の構成例(2)と位相同期クロック生成部との関係を示したブロック図である。
【図３３】クロック位相補正部の構成例(2)の入出力を示したタイムチャート図である。
【図３４】本発明に係る受信側多重化装置の実施例(3)を示したブロック図である。
【図３５】本発明に係る受信側多重化装置の実施例(2)におけるスタッフ分散部とクロック位相補正部との関係を示したブロック図である。
【図３６】本発明に係る受信側多重化装置の実施例(4)を示したブロック図である。
【図３７】本発明に係る受信側多重化装置の実施例(4)におけるスタッフ分散部とクロック位相補正部との関係を示したブロック図である。
【図３８】一般的な高次多重化伝送システムを示したブロック図である。
【図３９】 10Gbps高速光伝送信号の送受信を説明するためのブロック図である。
【図４０】基準クロックと位相比較部入力信号との信号と関係を説明するための図である。
【図４１】ジッタの概要を説明するための図である。
【図４２】ジッタ抑圧の説明をするためのグラフ図である。
【図４３】ジッタ量と信号の周波数偏差の関係を示したグラフ図である。
【符号の説明】
1,2 多重化装置
3,4 中継器
10 位相同期クロック生成部
20 分周部
30,40 クロック位相補正部
50 スタッフ分散部
1_11,110,210,311,410,511 光/電気変換部
1_10,1_40,310,510 光モジュール
1_12,1_21,1_32,1_41 速度変換部
120,220,320,420,520 ビット同期部
130,270,370,460,560 クロック乗換部
140 ビットスタッフ挿入部
240,340 ビットスタッフ検出部
180 スタッフ生成部
440,540 スタッフ検出部
150 オーバーヘッド挿入部
250,350,450,550 オーバーヘッド分離部
260,360 ビットスタッフ分離部
160,280,380,470,570 P/S変換部
1_42,170,290,390,480,580 電気/光変換部
図中、同一符号は同一または相当部分を示す。
【発明の属する技術分野】
本発明はジッタ抑制方法及び装置に関し、特に、基準クロックによるリタイミングを行って高次伝送フレームに多重化して伝送された任意の入力信号を再生する際に発生するジッタを抑制する方法及び装置に関するものである。
【０００２】
【従来の技術】
まず、一般的な高次多重化伝送システムについて、図38を参照して説明する。同図に示した高次多重化伝送システムは、多重化(分離)装置1及び2並びにその中間に配置された中継器3及び4で構成されている。多重化装置1及び2は、それぞれ、任意の低次伝送信号S1及びS3を入力し、高次伝送フレームFR1及びFR2にマッピングして、高次伝送フレーム区間FSに送出する。
【０００３】
また、多重化装置1及び2は、高次伝送フレームFR2及びFR1を受信し、デマッピングにより任意の伝送信号S2及びS4を再生して送出する。
中継器3及び4は、多重化装置1及び2の間の伝送距離による光伝送信号の劣化を補償し、伝送距離の延長を図るものである。
【０００４】
ここで、任意の伝送信号S1〜S4は、例えばSONET/SDHの信号などであり、高次伝送フレームFR1及びFR2は、これらの任意の伝送信号S1〜S4に、伝送路の監視・制御・品質情報や誤り訂正符号を付加した長距離伝送用フレームである。
このような伝送システムにおいて、多重化装置1及び2が高次伝送フレームFR1及びFR2をそれぞれ生成するためには、伝送速度の基準となるクロックが必要であり、この基準クロックの生成方法は、スルータイミング手法とリタイミング手法とに分類することができる。
【０００５】
スルータイミング手法は、入力された信号速度を基準クロックとして高次伝送フレームを生成するものである。
この場合、多重化装置1及び2は、任意の伝送信号S1及びS3のクロックを基準クロックとし、この基準クロックから一定倍分周した伝送クロックを生成して、伝送路の監視・制御・品質情報や誤り訂正符号を付加した高次伝送フレームFR1及びFR2にそれぞれ多重化する。
【０００６】
また、多重化装置1及び2は、高次伝送フレームFR2及びFR1に多重化された伝送信号S3及びS1をそれぞれ分離し、任意の伝送信号S2及びS4として再生する。
この場合、高次伝送フレームFR1及びFR2の速度は常に入力信号に追従しており、クロック乗換による速度差は無い。しかしながら、入力信号の周波数変動によって基準クロックも同時に変動するため、中継器3及び4を含む高次伝送フレーム区間FSにおけるクロック品質は入力信号に依存する。
【０００７】
リタイミング手法では、上記のスルータイミング手法とは異なり、入力された信号速度とは別の基準クロックによって高次伝送フレームを生成する。
この場合、多重化装置1及び2は、それぞれ任意の伝送信号S1及びS3を、装置内部で発生させた基準クロック又は外部から入力した基準クロックに乗り換えて高次伝送フレームFR1及びFR2に多重化し、また、高次伝送フレームFR2及びFR1に多重化された伝送信号S3及びS1のデータを分離し、任意の伝送信号S2及びS4としてそれぞれ再生する。
【０００８】
このようなリタイミング手法では、入力信号と基準クロックとの間に通常数パーセントの速度差があるが、このような速度差は高次伝送フレームに伝送路の監視・制御・品質情報や誤り訂正符号の他に、スタッフ情報を付加(スタッフ多重)することで吸収している。
【０００９】
従って、高次伝送フレームFR1及びFR2の周波数は、入力された任意の伝送信号速度に影響されないため、中継器3及び4を含む高次伝送フレーム区間のクロック品質を基準クロックで保証することができる。
リタイミング手法は、SONET/SDHに代表される同期網の多重化装置や、スタッフ多重方式を用いた伝送装置で用いられている。
【００１０】
上述したようにスタッフ多重方式は、非同期の入力信号を基準クロックでリタイミングして伝送する際に用いるものであり、入力信号と基準クロックに同期した出力信号の周波数速度差に応じたスタッフを挿入することにより入力信号を過不足無しに伝送することができるが、デスタッフの際にスタッフデータ量のデスタッフジッタが発生する。
【００１１】
現在の高速光伝送装置においては、論理回路のクロック速度が一般に伝送速度の数10分の一であることが多く、一回のスタッフで発生するデスタッフジッタは、数[UI]から数10[UI]に及ぶため、デスタッフジッタの抑圧が技術的な課題となっている。
【００１２】
従来より、ジッタの抑圧方法は、様々なものが提案されており、同期伝送網における終端装置から非同期伝送網に送出するためのクロックのジッタ抑圧回路に関し、ビット・スタッフによる位相変動分を少なくしてジッタを抑圧するものがある（例えば、特許文献1参照。）。
【００１３】
また、PLL回路のループゲインに影響を与えずに基準入力信号に含まれる比較的低い周波数成分のジッタを抑制するものもある（例えば、特許文献2参照。）。
さらには、同期伝送網から非同期伝送網にデータを送出する際のバイト・スタッフに基づくクロックのジッタを抑圧可能なジッタ抑圧回路も提案されている（例えば、特許文献3参照。）。
【００１４】
【特許文献１】
特開平７−２６５１５４号公報（要約）
【００１５】
【特許文献２】
特開平８−３２１７７２号公報（要約）
【００１６】
【特許文献３】
特開平９−２４７１１８号公報（要約）
【００１７】
【発明が解決しようとする課題】
高速光伝送においては、例えば、10Gbpsといった高速の光信号を扱うが、LSIの動作速度の限界による論理回路のクロック速度限界があるため、伝送速度から論理回路のシステムクロックへの分周比nが大きくなり、伝送信号をパラレル変換したビット数nが増大する。
【００１８】
このような伝送速度とシステムクロックの関係を図39を参照して説明する。同図(1)は、10Gbpsの光信号を送受信する伝送装置内における受信側の構成例を示したものであり、光モジュール1_10及びASIC(ApplicationSpecific Integrated Circuit) 1_20によって構成されている。光モジュール1_10は、さらに、光/電気変換部1_11及び速度変換部1_12によって構成され、ASIC1_20は、速度変換部1_21、ASIC論理回路部1_22、及び分周部1_23によって構成されている。
【００１９】
光モジュール1_10に入力される受信信号である10Gbpsの光信号は、光/電気変換部1_11によって10Gbpsの電気信号に変換され、このとき、同時に10GHzのクロック信号が生成される。
速度変換部1_12は、10Gbpsのデータをパラレル変換し、16本の600Mbpsの並列データとして出力すると共に、600MHzのクロック信号を出力する。さらに、ASIC1_20内の速度変換部1_21は、16本の600Mbpsの並列データをさらにパラレル変換し、128本の78Mbpsの並列データとして出力すると共に、78MHzのクロック信号を出力する。この78MHzのクロック信号は、分周部1_23で1/2分周され、38MHzの基準クロック源となる。
【００２０】
このように、10Gbpsの高速光伝送信号を受信する場合は、信号を128本の信号にパラレル変換し、1/128のクロック速度にしてASIC論理回路部1_22に与えている。
一方、同図(2)は、10Gbpsの高速光信号を送信する場合の伝送装置の送信側の構成例を示したものである。
【００２１】
この送信側の伝送装置は、ASIC 1_30及び光モジュール1_40で構成されている。ASIC1_30は、さらにASIC論理回路部1_31及び速度変換部1_32で構成され、また、光モジュール1_40は、速度変換部1_41及び電気/光変換部1_42で構成されている。ASIC1_30には、位相比較部1_33、ローパスフィルタ1_34、VCO(発振器)1_35及び分周部1_36をこの順に接続したPLL 1_50が図示の如く接続されている。
【００２２】
ASIC論理回路部1_31から出力される128本の78Mbpsの並列データは速度変換部1_32によって16本の600Mbpsのデータに変換されて出力される。また、このデータ出力に際しては、基準クロック源からPLL1_50に入力される38MHzのクロックが、ローパスフィルタ1_34を経由してVCO1_35から600MHzの出力クロックとして速度変換部1_32に与えられると共に、分周部1_36で1/8に分周された78MHzのクロックがASIC論理回路部1_31に与えられるようになっている。
【００２３】
速度変換部1_32では、上述の如く、入力された128本の78Mbps並列データを16本の600Mbps並列データにパラレル−シリアル変換し600MHzのクロック信号とともに出力する。光モジュール1_40内の速度変換部1_41では、入力された16本の600Mbps並列データをパラレル−シリアル変換して10Gbpsのデータに変換すると共に、10GHzのクロック信号を出力し、電気/光変換部1_42に与えている。この電気信号を、電気/光変換部1_42は10Gbpsの光信号に変換して出力する。
【００２４】
このように、10Gbpsの光信号を処理する場合、128本にパラレル変換した78MbpsデータがASIC論理回路1_22及び1_31で処理されることになる。この場合の分周比nはn=128となる。
この他、伝送信号の速度と分周比nとの関係を例示すると、2.4Gbpsの伝送信号の場合はn=32となり、600Mbps伝送信号の場合はn=8となり、また、155Mbpsの伝送信号の場合はn=2となる。
【００２５】
以上説明したように、論理回路のクロック速度限界のため、光伝送信号の速度が高速になればなるほど、論理回路のシステムクロックへの分周比nが大きくなり、伝送信号をパラレル変換したビット数nが増大する。特に、CMOS-LSIを用いた論理回路ではシステムクロックの速度限界が低いため、伝送速度に対するシステムクロックの分周比nを小さくすることは困難である。
【００２６】
また、高速度クロック処理が可能なデバイスであるGaAsやSiGeなどは高価であり、安価なCMOSデバイスで上記のように分周比nを小さくすることが困難である。
従来より、伝送信号を分周比nでパラレル変換したビット数nがスタッフ処理の単位である。
【００２７】
次に、デスタッフジッタについて説明する。
同図(2)に示した伝送装置の受信側でデスタッフを行う場合、スタッフを除去した後のデータ速度を変化させるために、PLL1_50の位相比較部1_33にASIC論理回路1_31から入力される位相比較信号を制御してスタッフを除去する前後のデータ速度を変化させる。
【００２８】
この様子を図40を用いて説明する。同図(1)及び(2)は、同図(1)に示す基準クロック源の38MHzクロックと同図(2)に示す位相比較部の入力信号の位相が合っている通常時の状態を示したものである。
これに対し、同図(3)及び(4)は、デスタッフ時の状態を示しており、同図(3)に示す基準クロック源の38MHzクロックに対して、同図(4)に示す位相比較部の入力信号の位相がデスタッフを行った分だけ変化している。
【００２９】
PLL 1_50は、位相比較信号の変化に応じて出力周波数を変化させ、通常時の状態に復旧しようとする。このため、図41(1)に示すように、データ出力周波数には、デスタッフ時に周波数の揺らぎが生じることになる(同図に示すようにデスタッフの前後ではデータ速度(周波数)は一致している)。
【００３０】
この場合のクロック波形は同図(2)に示すように周期が変動しており、これがジッタの原因となっている。
このようなクロックの周期変動が長期間累積されたものがジッタとして現れるため、クロックの1周期以上のジッタが現れることがある。
【００３１】
次に、ジッタ抑圧について説明する。
上記のデスタッフ制御では、どのようなスタッフ周期(スタッフ周波数)でも、一定量のジッタ(n)が発生することになる。これを示したのが図42(1)である。
しかしながら、カットオフ周波数fcを有する同図(2)に示すような一定勾配の減衰特性を持ったPLLを使用することによって、同図(3)に示すようにジッタを抑圧することが可能である。この場合、同図(1)に示す一定のジッタ発生量n[UI]に対しては、伝送規格STを考慮すると、同図(2)に示すPLLの減衰特性から、同図(3)に示す如く、ジッタ周波数が高ければ高いほどより多量のジッタを抑圧することができる。
【００３２】
また、同図(3)に示すジッタ減衰特性では、PLLのカットオフ周波数fcを例えばfc'まで下げれば、抑圧可能なジッタ量nがn'にまで上昇する。すなわち、PLLのカットオフ周波数fcが低ければ低いほどより多くのジッタ量を抑圧することができる。
【００３３】
ジッタ周波数はデスタッフで発生するサイクルであり、頻繁にデスタッフが発生すればするほどジッタ周波数は高くなる。ここで、デスタッフの頻度が高ければ高いほどジッタ周波数が上がり、ジッタ抑圧がし易くなるが、デスタッフの頻度が低ければ低いほどジッタ周波数が低くなり、ジッタ抑圧がし難くなる。
【００３４】
この様子を図43に示す。同図の横軸は信号の周波数偏差を示し、縦軸はジッタ量[UI]を示している。この場合、信号の周波数偏差が0ppmでスタッフが発生しない状態を中心として、この中心から僅かに周波数偏差があって、まれにスタッフが発生するジッタ周波数の低い時にジッタ量のピークがあり、周波数偏差が大きくなってジッタ周波数が増大するにつれてジッタ量が減衰する様子が示されている。
【００３５】
一方、伝送装置の受信機は周波数が高いほどジッタ耐力が低く、デスタッフジッタは受信機のジッタ耐力を十分に満足する値まで抑圧する必要がある。特に、伝送信号が高速になればなるほど、論理回路のクロック限界のため、伝送速度からシステムクロックへの分周比nが大きくなり、伝送信号をパラレル変換したビット数nが増大するため、スタッフ処理の単位がnビットの整数倍であることから、デスタッフジッタが、n×整数倍[UI]だけ発生することになる。
【００３６】
このように、デスタッフジッタの発生量が大きいと、これを抑圧するPLLのカットオフ周波数fcを低くする必要があるが、PLLのカットオフ周波数を下げると、PLLの応答が遅くなるという問題点がある。
また、PLLの特性として、一般的にはカットオフ周波数fcが低いと、ロックレンジ(PLLが同期状態を維持できる周波数レンジ)が狭くなり、伝送に必要な周波数レンジを保つことが出来なくなる。
【００３７】
さらに、カットオフ周波数fc付近にジッタを増幅するピークを持ってしまうため、満足な減衰特性を得ることが出来ない。
従って本発明は、基準クロックによるリタイミングを行って高次伝送フレームに多重化して伝送された任意の入力信号を再生する際に発生するジッタを抑制する方法及び装置において、カットオフ周波数の高いPLLが使用できるようにすることを目的とする。
【００３８】
【課題を解決するための手段】
上記の目的を達成するため、本発明では、抑圧すべきジッタ量を小さくし、ジッタ周波数を高くすることで、カットオフ周波数の高いPLLの使用を可能にする。
【００３９】
この基本原理について図1を用いて説明する。同図(1)は2.4Gbpsの伝送装置で必要となるPLL減衰特性例を示したものである。この場合、ジッタ発生量が32[UI]であるため、図示のような一定勾配に基づいて、目標伝送規格である1[UI],5KHz以上を満たすためにはPLLのカットオフ周波数fcが数10Hzという低い周波数になってしまう。
【００４０】
これに対し、同図(2)に示す如くジッタ発生量自体を1[UI]＋α程度に抑えれば、同じ勾配で、カットオフ周波数fcが高い周波数(約1KHz)のPLLを使用することが可能となる。
このようにジッタ量を小さくし、ジッタ周波数を高くするためには、(1)１回のスタッフ量を減らしスタッフ回数を増やす方法と、(2)デスタッフ時にスタッフを細かく分散する方法が考えられる。
【００４１】
そこで、本発明に係るジッタ抑制方法は、上記(1)の方法として、高次伝送フレームに多重化する任意の伝送信号のクロック乗換を、低速の論理回路で処理可能な所定ビット数のパラレルデータ毎に行うクロック乗換ステップと、該クロック乗換時に、所定データ長のスタッフを生成するスタッフ生成ステップと、該スタッフの生成間隔に応じ、該スタッフを構成する1ビットずつのビットスタッフを該生成間隔内に均等分散したタイミングで該所定ビット数のパラレルデータの任意の1ビットに挿入するビットスタッフ挿入ステップと、を備えたことを特徴としている。
【００４２】
すなわち、クロック乗換ステップでは、高次伝送フレームに多重化する任意の伝送信号のクロック乗換を低速の論理回路で処理可能な所定ビット数のパラレルデータ毎に行い、スタッフ生成ステップでは、必要な所定データ長のスタッフの発生を該クロック乗換時に生成する。
【００４３】
ビットスタッフ挿入ステップでは、該スタッフの生成間隔に応じ、該スタッフを構成する1ビットずつのビットスタッフを該生成間隔に均等分散したタイミングで該所定ビット数のパラレルデータの任意の1ビットに挿入する。
これにより、従来は一回に所定ビット数のスタッフを挿入していたのに対し、1ビットずつ複数回に分散して挿入することになるため、1回のスタッフ量が減少し、スタッフ回数が増える。
【００４４】
これは、図1に示した例において、同図1(1)に示したジッタ発生量32[UI]を同図(2)に示す如く1[UI]に抑圧することに相当する。従って、このようにして挿入されたスタッフをデスタッフする際には、抑圧すべきジッタ量が小さくなり、ジッタ周波数が高くなるため、カットオフ周波数が高いPLLの使用が可能になる。
【００４５】
上記の所定データ長は、該所定ビット数の自然数倍であればよい。
また、本発明に係るジッタ抑制方法は、上記(1)の方法として、高次伝送フレームの任意の１ビットに挿入されたビットスタッフを、低速の論理回路で処理可能な所定ビット数のパラレルデータから検出するビットスタッフ検出ステップと、該ビットスタッフを該パラレルデータから分離すると共にこれに応じたデスタッフ情報を出力するビットスタッフ分離ステップと、該デスタッフ情報に基づき、該高次伝送フレームに多重化された任意の伝送信号を再生するための基準クロックの位相を、該ビットスタッフの分離によって生じる位相差分だけ補正するクロック位相補正ステップと、を備えてもよい。
【００４６】
すなわち、ビットスタッフ検出ステップでは、高次伝送フレームの任意の１ビットに挿入されたビットスタッフを、低速の論理回路で処理可能なように該高次伝送フレームをパラレル変換して得られる所定ビット数のパラレルデータから検出する。また、ビットスタッフ分離ステップでは、ビットスタッフを該パラレルデータから分離すると共にこれに応じたデスタッフ情報を出力する。
【００４７】
さらに、クロック位相補正ステップでは、このデスタッフ情報に基づき、基準クロックを該ビットスタッフの分離によって生じる位相差分だけ補正する。
従って、該高次伝送フレームに多重化された任意の伝送信号（データ及び速度）が該基準クロックにより再生される。
【００４８】
さらに、本発明に係るジッタ抑制方法は、上記(2)の方法として、高次伝送フレームから、低速の論理回路で処理可能な所定ビット数の自然数倍のデータ長を有するスタッフを検出するスタッフ検出ステップと、該スタッフの検出間隔に応じて、該スタッフを構成する1ビットずつのビットスタッフを、該検出間隔内に均等分散したタイミングでデスタッフしたことを示すデスタッフ情報を出力するスタッフ分散ステップと、該デスタッフ情報に基づき、該高次伝送フレームに多重化された任意の伝送信号を再生するための基準クロックの位相を、該ビットスタッフの分離によって生じる位相差分だけ補正するクロック位相補正ステップと、を備えてもよい。
【００４９】
すなわち、スタッフ検出ステップでは、高次伝送フレームから、低速の論理回路で処理可能な所定ビット数の自然数倍のデータ長を有するスタッフを検出する。
スタッフ分散ステップでは、該スタッフを構成する1ビットずつのビットスタッフを、該検出間隔内に均等分散したタイミングでデスタッフしたことを示すデスタッフ情報を出力し、クロック位相補正ステップでは、このように分散されたタイミングで出力されるデスタッフ情報に基づき、基準クロックを該ビットスタッフの分離によって生じる位相差分だけ補正する。
【００５０】
これにより、高次伝送フレーム中に挿入された複数ビットのデータ長を有するスタッフを、デスタッフ時に細かく分散することができ、抑圧すべきジッタ量が小さくなり、ジッタ周波数が高くなるため、カットオフ周波数の高いPLLを使用することが可能となる。
【００５１】
また、上記(1)及び(2)の方法におけるクロック位相補正ステップが、該デスタッフ情報に基づき分離したビットスタッフの数をカウントするステップと、該カウント数に応じて位相遅延量を計算する位相計算ステップと、該高次伝送フレームの伝送クロックを1/N分周したクロックをさらに所定の分周比で分周するステップと、該所定の分周比で分周したクロックをそれぞれ1/N位相から(N-1)/N位相まで遅延させるステップと、該位相遅延量に基づき該所定の分周比で分周したクロック又は該1/N位相から(N-1)/N位相まで遅延させたクロックのいずれか1つを選択して該基準クロックとして出力する位相選択ステップと、を有してもよい。
【００５２】
すなわち、該クロック位相補正ステップでは、該デスタッフ情報に基づき分離したビットスタッフの数をカウントし、該カウント数に応じて位相遅延量を計算し、この位相遅延量に基づいて、該高次伝送フレームの伝送クロックを1/N分周したクロックをさらに所定の分周比で分周したクロック及び該所定の分周比で分周したクロックをそれぞれ1/N位相から(N-1)/N位相まで遅延させたクロックの中からいずれか1つを選択して基準クロックとして出力する。
【００５３】
これにより、ビットスタッフを分離することによって生じる位相遅延量に相当する分の位相補正がなされた該基準クロックが出力される。
また、上記のクロック位相補正ステップが、該高次伝送フレームの伝送クロックを所定の分周比で分周して該基準クロックを生成するステップと、該デスタッフ情報に基づき、該基準クロックの位相を該ビットスタッフの分離によって生じる位相遅延分だけ遅延させる遅延挿入ステップと、を有してもよい。
【００５４】
すなわち、該クロック位相補正ステップは、該高次伝送フレームの伝送クロックを所定の分周比で分周して該基準クロックを生成し、該デスタッフ情報に基づき、該基準クロックの位相を該ビットスタッフの分離によって生じる位相遅延分だけ遅延させる。
【００５５】
これにより、該高次伝送フレームの伝送クロックの1クロック分に相当する位相調整が可能となる。
上記の高次伝送フレームが高速光信号であれば、該クロック位相補正ステップを、該高速光信号を電気信号に変換する光モジュール内で実行してもよい。
【００５６】
上記の所定のビット数は、該所定の伝送周波数クロックを所定の分周比で分周したシステムクロックで動作する低速の論理回路で処理するパラレルデータのビット数であればよい。
上記の高次伝送フレームの伝送クロック周波数は、該任意の伝送信号に対し所定の付加情報及び常時一定量のスタッフデータをオフセットとして挿入する分だけ、該任意の伝送信号の周波数よりも高い周波数であればよい。
【００５７】
すなわち、該高次伝送フレームの伝送クロック周波数は、従来どおり該任意の伝送信号に対して所定の付加情報（例えば、伝送路の監視・制御・品質情報や誤り訂正符号等）を付加する分に加え、常時一定量のスタッフデータをオフセットとして挿入する分だけ、該任意の伝送信号の周波数よりも高い周波数とする。
【００５８】
これにより、デスタッフジッタが低周波数又は単発的に発生するのを防止するとともに、1ビットずつのビットスタッフを挿入する際及び複数ビットのスタッフを1ビットずつに分散して分離する際にスタッフ生成間隔分のデータを保持するためのメモリ量の最大値を決定することが可能となる。
【００５９】
また、上記の低速の論理回路をCMOSデバイスで構成してもよい。
また、本発明に係るジッタ抑制装置は、高次伝送フレームに多重化する任意の伝送信号のクロック乗換を、低速の論理回路で処理可能な所定ビット数のパラレルデータ毎に行うクロック乗換部と、該クロック乗換時に、所定データ長のスタッフを生成するスタッフ生成部と、該スタッフの生成間隔に応じ、該スタッフを構成する1ビットずつのビットスタッフを該生成間隔内に均等分散したタイミングで該所定ビット数のパラレルデータの任意の1ビットに挿入するビットスタッフ挿入部と、を備えたことを特徴としている。
【００６０】
上記の所定データ長は、該所定ビット数の自然数倍であればよい。
上記のビットスタッフ挿入部は、該所定ビット数のパラレルデータを入力するデータ入力部と、該所定ビット数のパラレルデータを出力するデータ出力部と、該所定ビット数以下のデータビットを該ビットスタッフの数に応じて保持するデータビット保持部と、該データ入力部と該データ出力部と該データビット保持部との間でビット切換えを行うビット切換部と、該スタッフ検出部が検出したスタッフの生成間隔を監視するスタッフ生成間隔監視部と、該生成間隔に応じて該スタッフをビットスタッフとして該生成間隔に均等分散させるビット分散部と、該ビット分散部によって分散されたビットスタッフを挿入するために該ビット切換部を制御するビット切換制御部と、を有すればよい。
【００６１】
また、本発明に係るジッタ抑制装置は、高次伝送フレームの任意の１ビットに挿入されたビットスタッフを、低速の論理回路で処理可能な所定ビット数のパラレルデータから検出するビットスタッフ検出部と、該ビットスタッフを該パラレルデータから分離すると共にこれに応じたデスタッフ情報を出力するビットスタッフ分離部と、該デスタッフ情報に基づき、該高次伝送フレームに多重化された任意の伝送信号を再生するための基準クロックの位相を、該ビットスタッフの分離によって生じる位相差分だけ補正するクロック位相補正部と、を備えてもよい。
【００６２】
上記のビットスタッフ分離部は、第１のタイミングで該所定ビット数のパラレルデータを入力する第1データ入力部と、該第１のタイミングの直前のタイミングで該所定ビット数のパラレルデータを入力する第2データ入力部と、該所定ビット数のパラレルデータを出力するデータ出力部と、該第1データ入力部と該第2データ入力部と該データ出力部とのビット切換えを行うビット切換部と、該ビットスタッフ検出部からの情報に基づき該ビットスタッフの位置を検出すると共に該デスタッフ情報を出力するビットスタッフ検出部と、該ビットスタッフ検出部によって検出されたビットスタッフの位置に基づき該ビットスタッフを分離するよう該ビット切換部を制御するビットスタッフ分離制御部と、を有すればよい。
【００６３】
また、本発明に係るジッタ抑制装置は、高次伝送フレームから、低速の論理回路で処理可能な所定ビット数の自然数倍のデータ長を有するスタッフを検出するスタッフ検出部と、該スタッフの検出間隔に応じて、該スタッフを構成する1ビットずつのビットスタッフを、該検出間隔内に均等分散したタイミングでデスタッフしたことを示すデスタッフ情報を出力するスタッフ分散部と、該デスタッフ情報に基づき、該高次伝送フレームに多重化された任意の伝送信号を再生するための基準クロックの位相を、該ビットスタッフの分離によって生じる位相差分だけ補正するクロック位相補正部と、を備えてもよい。
【００６４】
上記のクロック位相補正部が、該デスタッフ情報に基づき分離したビットスタッフの数をカウントするスタッフ数カウント部と、該カウント数に応じて位相遅延量を計算する位相計算部と、該高次伝送フレームの伝送クロックを1/N分周したクロックをさらに所定の分周比で分周するクロック分周部と、該所定の分周比で分周したクロックをそれぞれ1/N位相から(N-1)/N位相まで遅延させるN-1個の位相遅延部と、該位相遅延量に基づき該所定の分周比で分周したクロック又は該1/N位相から(N-1)/N位相まで遅延させたクロックのいずれか1つを選択して該基準クロックとして出力する位相選択部と、を有してもよい。
【００６５】
また、上記のクロック位相補正部が、該高次伝送フレームの伝送クロックを所定の分周比で分周して該基準クロックを生成する分周部と、該デスタッフ情報に基づき、該基準クロックの位相を該ビットスタッフの分離によって生じる位相遅延分だけ遅延させる遅延挿入部と、を有してもよい。
【００６６】
上記の高次伝送フレームが高速光信号であれば、該クロック位相補正部を、該高速光信号を電気信号に変換する光モジュール内に設ければよい。
上記の所定のビット数は、該所定の伝送周波数クロックを所定の分周比で分周したシステムクロックで動作する低速の論理回路で処理するパラレルデータのビット数であればよい。
【００６７】
上記の高次伝送フレームの伝送クロック周波数は、該任意の伝送信号に対し所定の付加情報及び常時一定量のスタッフデータをオフセットとして挿入する分だけ、該任意の伝送信号の周波数よりも高い周波数であればよい。
上記の低速の論理回路は、CMOSデバイスで構成してもよい。
【００６８】
【発明の実施の形態】
送信側多重化装置の実施例
図2は、本発明に係るジッタ抑制方法及び装置の実施例として送信側の多重化装置を示したものである。この実施例では、光/電気変換部110とビット同期部120とクロック乗換部130とビットスタッフ挿入部140とオーバーヘッド付加部150とP/S変換部160と電気/光変換部170とスタッフ生成部180と位相同期クロック生成部10と分周部20とが、下記の動作を呈するように図示の如く接続されている。
【００６９】
まず、光/電気変換部110は、任意の伝送信号に相当する光入力信号を入力し、電気信号に変換した後、n本のパラレル電気信号D_1〜D_nを出力する。
ビット同期部120は、さらに、1/m速度にパラレル変換して、入力データD_1〜D_nを、論理回路で処理可能なパラレルデータD1〜Dnmに変換すると共に入力信号の1/nm速度のクロックCnmを生成する。
【００７０】
クロック乗換部130は、ES(エラスティック・ストア)メモリを使用して、入力信号と出力信号のクロック乗換を行う。すなわち、入力信号の1/nm速度のクロックCnmから、高次伝送フレームである出力信号の1/nm速度のクロックに乗り換える。
【００７１】
ビットスタッフ挿入部140は、1ビット単位のスタッフ挿入を行う。
オーバーヘッド付加部150は、高次伝送フレームのオーバーヘッド及びビットスタッフの位置情報及び誤り訂正データなどを付加する。
P/S変換部160は、出力信号周波数の1/nm速度の入力パラレルデータD1〜Dnmから同周波数の1/n速度のパラレルデータD_1〜D_nにシリアル変換する。
【００７２】
電気/光変換部170は、出力信号周波数の1/n速度のパラレルデータD_1〜D_nをシリアル変換し、高次伝送フレームの光信号として伝送路に送出する。
スタッフ生成部180は、クロック乗換部130の入力信号と出力信号の位置情報を比較し、必要なスタッフを検出して生成する。
【００７３】
位相同期クロック生成部10は、高次伝送フレームで使用する基準クロックCrefに同期した出力信号のクロックを生成するものである。
分周部190は、位相同期クロック生成部10によって生成されたクロックを論理回路で処理可能な周波数に分周する。
【００７４】
この場合、基準クロックCrefは、高次伝送フレームを用いた光信号の基準クロックである。従って、出力信号周波数は基準クロックCrefの整数倍の周波数と同期している。
この出力信号周波数は、入力信号に高次伝送フレームのオーバーヘッドや誤り訂正データなどを付加し、さらに一定量のスタッフデータをオフセットとして挿入する分だけ入力信号よりも高い周波数とする。
【００７５】
スタッフデータにオフセットを挿入するのは、最大のネガティブスタッフが挿入されたときに削除できるビットスタッフが必要であるため、及びデスタッフジッタが低周波数及び単発で発生するのを防止するためである。
図3は、入力信号の周波数偏差に対して発生するデスタッフジッタを所定のカットオフ周波数のPLLで減衰させたときのジッタ量を示したものである。同図の実線Aは、入力信号の周波数偏差が0ppmのときにスタッフが発生しないように出力信号周波数を設定した場合のジッタ量を示したものであり、これは、図43で示したグラフと同様である。
【００７６】
これに対し、点線Bは、入力信号の周波数偏差が0ppmのときに一定量のスタッフが発生するように出力信号周波数を設定した場合のジッタ量である。実線A及び点線Bは共に2つのピークを持ち、その間にスタッフが発生しない部分が存在する。この部分が入力信号と出力信号の同期状態の中心であり、ジッタ周波数が最小となる。周波数偏差が大きくなりこの同期状態の中心から離れれば離れるほど、ジッタ周波数は高くなり、PLLのカットオフ周波数に応じて、すなわちカットオフ周波数からジッタは減衰する(図1及び42参照)。
【００７７】
同図の範囲Cは、伝送路で許容される入力信号の変動範囲であり、この範囲C内のジッタ周波数を高くする方がジッタの抑圧が容易になる。
従って、実施例(1)では、出力周波数は点線Bの値を持つように設定する。
このように、出力信号周波数が点線Bの値を持つように設定する理由は、この他、従来型のまとまった数バイトのスタッフを受信してそれをスタッフ発生間隔に分散してデスタッフジッタを下げる場合(後述)には、スタッフ発生間隔時間のデータを保持するメモリが必要となることを回避するためである。
【００７８】
同図の実線Aと点線Bの値のピーク間の中心付近においては、スタッフ周波数が極端に低くなるため、メモリ量が膨大な量または無限に必要になる。
そのため、このピークが範囲Cの外側になるように出力信号周波数を設定し、必要なメモリ量の最大値を決めることが出来ようにすることで、スタッフの分散を可能にしている。
【００７９】
図4は、ビットスタッフ挿入部140の構成例を詳細に示したものであり、特に、図2に示したクロック乗換部130、ビットスタッフ挿入部140、スタッフ検出部180、及びオーバーヘッド付加部160の相互関係をより詳細に示している。
スタッフ検出部180は、クロック乗換部130の入力信号及び出力信号の位置情報をそれぞれ検出する入力信号位置検出部181及び出力信号位置検出部182と、これらの位置検出部181及び182で検出した位置情報を比較して伝送位相差を検出する位置比較部183とで構成されている。
【００８０】
各位置検出部181及び182で検出する位置情報は、それぞれ、ESメモリを使用したクロック乗換を行っている場合における書込アドレス及び読出アドレスに相当する。
出力信号の位相位置変化は、入力信号の位相位置変化よりも僅かに多く、位相差は図5に示すように時間と共に増大する。このため、伝送位相差にスタッフ発生の閾値を設け、これを越えた際にはスタッフを発生してクロック乗換部130からのデータの読出を中止する。
【００８１】
これにより、位相差を一定範囲に保ち、データの欠落や余剰を防止する。
スタッフ発生の閾値は論理回路のシステムクロック1周期当りに伝送される信号のビット数(nmビット)又はその自然数倍とする。
ビットスタッフ挿入部140においては、ビット分散部145を中心として、データ入力部141、データビット保持部142、ビット切換部143、データ出力部147、スタッフ生成間隔監視部144、及びビット切換制御部146が図示の如く接続されている。
【００８２】
この内、スタッフ生成間隔監視部144は、スタッフ検出部180から通知されたスタッフ間隔をカウントする。ビット分散部145は、nビット又はその自然数倍のスタッフデータを1ビット毎に分散し、スタッフ生成間隔監視部144でカウントしたスタッフ生成間隔に均等分散する。
【００８３】
ビット切換制御部146は、ビット分散部145で分散したビットスタッフをデータ中に挿入するために、ビット切換部143の切換制御を行う。
データ入力部141は、クロック乗換部130からの読出データD1〜Dnmを入力する。また、スタッフ検出部180からのスタッフ発生通知により、データ入力を中止する。
【００８４】
データビット保持部142は、ビット切換部143で1ビットのスタッフを挿入したときに、データ出力部147に出力できなかったデータビットを保持し、次のデータ出力まで待機させる。
ビット切換部143は、ビット切換制御部146の制御により、データのビット切換を行い、ビットスタッフの挿入とデータビットの順番切換を行う。
【００８５】
データ出力部147は、ビットスタッフを挿入したデータをnmビットのパラレルデータD1〜Dnmとしてオーバーヘッド付加部150に出力する。
次に、図4に示したパラレルデータD1〜Dnmについてnm=8として場合を例にとり、ビットスタッフ挿入動作を図6及び図7を用いて説明する。
【００８６】
図6(1)は、スタッフが挿入されていない初期状態(通常状態)を示したものであり、データ入力部141とデータ出力部147は図示の如く一対一で接続されている。同図(2)は、1ビット目のビットスタッフを挿入したタイミング状態を示しており、出力データの2番目のビットD2にビットスタッフが挿入されている。
【００８７】
このとき、ビットスタッフを挿入したために出力できなかったデータビット2-D8は、データビット保持部142に図示の如く格納される。
なお、ビットスタッフの挿入位置は、パラレルデータD1〜D8中の任意のビットに挿入できる。
【００８８】
同図(3)は、同図(2)の次のタイミング状態を示したものであり、出力データは、データビット保持部142に格納したデータビット2-D8を上位ビットD1に出力し、残りのビットD2〜D8にデータ入力部141の上位7ビット3-D1〜3-D7を出力する。この結果、データビット3-D8は出力できずに残るので、データビット保持部142に格納することになる。
【００８９】
このような状態が次のビットスタッフの挿入があるまで持続される。
図7(1)は、2ビット目のビットスタッフを挿入した状態を示したものである。この場合、出力データの5番目のビットD5にビットスタッフが挿入されたものとし、出力できなかったデータビット4-D7及び4-D8は、データビット保持部142に図示の如く格納される。
【００９０】
同図(2)は、同図(1)の直後の状態を示したものであり、データビット保持部142から2ビット分データ入力部141からのデータビット上位6ビット分を出力データとしてデータ出力部147が出力している。
このような状態は、次のビットスタッフの挿入があるまで持続される。
【００９１】
同図(3)は、8ビット目のビットスタッフを挿入した直後の状態を示したものであり、データビット保持部142には入力データ8ビットの全てが格納されている。この場合、データ入力部141はデータの入力を一回中断し、データビット保持部142に格納された8ビットを全て出力した後に、図6(1)の状態に復旧する。
【００９２】
上記のビットスタッフ挿入動作について、信号の流れに注目し、あるタイミングでデータ入力部141に入力されたデータが次のタイミングで何処に出力されるかを示した図8〜13を用いて、1ビットから8ビットまでのビットスタッフの挿入動作を以下に説明する。
【００９３】
図8(1)は、スタッフが発生していない通常時の動作であり、データ入力部141に入力されたデータ1-D1〜1-D8は、次のタイミングでそのままデータ出力部147に出力されている。
同図(2)は、1ビット目のビットスタッフ挿入時の動作を示したものであり、データ入力部141に入力されたデータ2-D1〜2-D8の内、データ出力部147で図示の如くデータ2-D1の次のビットにビットスタッフを挿入するため、データ2-D2以降のビットが1ビットずつシフトされ、出力できなかった最下位ビット2-D8はデータビット保持部142に格納される。
【００９４】
同図(3)は、1ビット目のビットスタッフ挿入後の動作を示したものであり、図示の如く、データ入力部141に入力されたデータビットの内、最下位ビットは必ずデータビット保持部142に格納され、データ出力部147では、データビット保持部142に格納されている1ビットのデータとデータ入力部141の上位7ビットのデータを出力するようになり、次のビットスタッフを挿入するまでこの状態が持続する。
【００９５】
以下、図9から図13は2ビット目から7ビット目までのビットスタッフ挿入時及びビットスタッフ挿入後の動作を順に示しており、図9(1)、同図(3)、図10(2)、図11(1)、同図(3)、図12(2)及び図13(1)に示す如く、ビットスタッフが挿入される度に、データビット保持部142で保持するデータビット数が1ビットずつ増える。
【００９６】
また、図9(2)、図10(1)、同図(2)、図11(2)、図12(1)及び同図(3)に示す如く、ビットスタッフ挿入後、次のビットスタッフが挿入されるまでは、データ出力部147は、データビット保持部142に格納されたデータビットとデータ入力部141のデータの上位ビットを合せて8ビット出力する。
【００９７】
このようにして、順次ビットスタッフを挿入し、図13(1)に示す如く、8ビット目のビットスタッフの挿入が行われた直後は、同図(2)に示す状態になる。この場合、データビット保持部142に格納されているデータが8ビット(16-D11〜16-D8)になったことから、次のタイミングの出力データは全てデータビット保持部142からのデータ16-D11〜16-D8になる。
【００９８】
8ビット目のビットスタッフが挿入されると、1バイトのスタッフ時間が経過するため、入力データ(1バイト)は、バイトスタッフのために空きとなる。
同図(3)は1バイト分のビットスタッフの挿入が終了し、平常状態に復旧した状態を示したものであり、これは、図8(1)に示した状態に復旧したことを意味している。
【００９９】
受信側多重化装置の実施例 (1)
図14は、本発明に係るジッタ抑制方法及び装置の実施例として、1ビットずつ分散して挿入されたビットスタッフを、受信側でデスタッフする場合の受信側多重化装置を示したものである。
【０１００】
光/電気変換部210は、高次伝送フレーム区間からの高速光入力信号を受信し、n本のパラレル電気信号D_1〜D_nに変換する。
ビット同期部220は、さらに1/m速度にパラレル変換して、入力データD_1〜D_nを論理回路で処理可能なパラレルデータD1〜Dnmに変換すると共に、高次伝送フレームである入力信号の1/nm速度のクロックCnmを生成する。
【０１０１】
フレーム同期部230は、クロックCnmに基づいて、高次伝送フレームのフレーム同期を行う。
ビットスタッフ検出部240は、クロックCnmに基づいて、高次伝送フレームのオーバーヘッドからビットスタッフの位置情報S1を検出し、1ビット単位のデスタッフタイミングの生成を行う。
【０１０２】
オーバーヘッド分離部250は、クロックCnmに基づいて、高次伝送フレームからオーバーヘッドや誤り訂正データなどの付加情報を分離し、ペイロード内のデータのみを抽出する。
ビットスタッフ分離部260は、クロックCnmに基づいて、ビットスタッフ検出部240で検出したビットスタッフの位置情報S1に基づき、ビットスタッフを分離する。
【０１０３】
クロック乗換部270は、クロックCnmに基づいて、内蔵するESメモリを介して入力信号と出力信号のクロック乗換を行う。
P/S変換部280は、位相同期クロック生成部10からの出力クロックにより、出力信号周波数の1/nm速度のパラレルデータD1〜Dnmから1/n速度のパラレルデータD_1〜D_nにシリアル変換する。
【０１０４】
電気/光変換部290は、位相同期クロック生成部10からの出力クロックにより、出力信号周波数の1/n速度で入力されたパラレルデータD_1〜D_nをシリアル変換し、任意の伝送信号である光信号として伝送路に出力する。
クロック位相補正部30は、入力信号周波数を1/nm分周したクロックCnmの位相を入力信号1ビットの時間で補正し、出力信号の基準クロック周波数を制御する。
【０１０５】
位相同期クロック生成部10は、クロック位相補正部30で生成した基準クロックに同期した出力クロックを生成してP/S変換部280、電気/光変換部290、及び分周部20に与える。
分周部20は、出力クロックを論理回路で処理可能な周波数に分周してクロック乗換部270に与える。
【０１０６】
このようなデスタッフを行う側では、デスタッフにより元のデータの並びを再生すると共に、時間的な再生を行う必要がある。
この場合、デスタッフによりデータの並びを再生するのがビットスタッフ分離部260であり、まず、このビットスタッフ分離部260の動作を説明する。
【０１０７】
図15は、ビットスタッフ分離部260の構成例を示したものであり、第1データ入力部261、第2データ入力部262、ビットスタッフ位置検出部263、ビットスタッフ分離制御部264、ビット切換部265、及びデータ出力部266が、以下のような動作を呈するように図示の如く接続されている。
【０１０８】
第1データ入力部261は、ビットスタッフが分散して挿入されたnmビットのパラレルデータD1〜Dnmを入力する。第2データ入力部262は、第1データ入力部261の直前のタイミングでnmビットのパラレルデータD1〜Dnmを入力し、第1データ入力部261と共にビット切換部265にもnmビットのパラレルデータD1〜Dnmを出力するものである。また、スタッフビットをnm回検出する毎にデータをスルーして、第1データ入力部261及びビット切換部265に入力する。
【０１０９】
ビットスタッフ位置検出部263は、高次伝送フレームのオーバーヘッドに記録されたビットスタッフ位置情報S1(図14参照)をビットスタッフ検出部240から受けて、データ中のビットスタッフ位置を検出する。
ビットスタッフ分離制御部264は、ビットスタッフ位置検出部263からのビットスタッフ位置情報を受けてデータ中のビットスタッフを分離するために、ビット切換部265の制御を行う。
【０１１０】
ビット切換部265は、第1データ入力部261と第2データ入力部262のデータビットを切り換えてビットスタッフの分離を行う。
データ出力部266は、ビットスタッフを分離したデータをnmビットのパラレルデータD1〜Dnmとして出力する。
【０１１１】
ビットスタッフの分離(デスタッフ)動作例を図16〜18を用いて説明する。
図16(1)は、スタッフが挿入されていない初期状態(通常状態)で、第1データ入力部261とデータ出力部266が一対一で接続されている状態を示している。このとき、第2データ入力部262には3番目のビットデータ位置にビットスタッフ(Stuff)が挿入されている。なお、ビットスタッフは任意のビット位置から検出される可能性がある。
【０１１２】
同図(2)は、1ビット目のビットスタッフを検出した状態を示したものであり、第1データ入力部261とデータ出力部266は、図示の如くビットスタッフをスキップして接続されることを示している。
このため、データ3-D3〜3-D7は、同図(3)に示すように、ビットスタッフの分を詰めて接続し、さらに不足する1ビットは、第2データ入力部262からデータ3-D8がデータ出力部266に接続される。
【０１１３】
すなわち、同図(3)は、同図(2)に示した1つ目のビットスタッフを分離した後の状態を示したものであり、この状態からさらに、第1データ入力部261からの7ビット分のデータ4-D1〜4-D7及び第2データ入力部262からの1ビット分のデータ4-D8をデータ出力部266に図示の如く接続する。
【０１１４】
この状態は、次のビットスタッフを検出するまで持続される。
図17(1)は、2ビット目のビットスタッフを検出した状態を示したものであり、この例では、第2データ入力部262にデータが入力された時点でビットスタッフが検出されている。
【０１１５】
そこで、データ出力部266には、ビットスタッフをスキップして、データ6-D8を出力するように接続する。
同図(2)は、2ビット目のビットスタッフを分離した後の状態を示しており、第1データ入力部261からは上位2ビットをスキップし、6ビット分のデータ7-D1〜7-D6と、第2データ入力部262の上位2ビット分のデータ7-D7及び7-D8がデータ出力部266に与えられる。
【０１１６】
この状態は次のビットスタッフが検出されるまで持続される。
同図(3)は、8ビット目のビットスタッフを検出した状態を示したものであり、第2データ入力部262に入力されたビットスタッフをスキップすることで、第1データ入力部261から下位1ビットを出力し、第2データ入力部262から残り7ビットをデータ出力部266に与えている。
【０１１７】
図18は、8ビット目のビットスタッフを分離した直後の状態を示したものであり、第1データ入力部261の全てのビットが出力済みであるために破棄され、さらに第2データ入力部262では、次のデータn-D1〜n-D8をスルーして第1データ入力部261に直接入力する。
【０１１８】
また、第1データ入力部261とデータ出力部266を一対一の接続に復旧し、この次のタイミングで図16(1)の状態に復旧することになる。
上記のデスタッフ動作について、信号の流れに注目し、或るタイミングでデータ出力部266から出力されるデータが直前のタイミングで何処に入力されていたかを示した図19〜26を用いて、1ビット目から8ビット目までのビットスタッフのデスタッフ動作を以下に説明する。
【０１１９】
図19(1)は、通常時の動作を示したものであり、第1データ入力部261のデータ1-D1〜1-D8がそのままデータ出力部266に与えられている。そして、出力しようとするデータ中にビットスタッフが見つかるまではこの状態が持続される。
同図(2)は、1ビット目のビットスタッフ検出時の動作を示したものであり、第1データ入力部261で3ビット目にビットスタッフが挿入されているため、このデータをスキップし、データ出力部266には、第1データ入力部261からの7ビット分のデータ2-D1〜2-D7と、第2データ入力部262の最上位ビットのデータ2-D8が図示の如く与えられる。
【０１２０】
同図(3)は、1ビット目のビットスタッフ検出後の動作を示したものである。第1データ入力部261では、既に第2データ入力部262から入力したデータ2-D8をでスキップし、データ出力部266には、残りの7ビット分のデータ3-D1〜3-D7が与えられる。この場合、出力データが1ビット分不足するので、第2データ入力部262から最上位ビットのデータ3-D8が与えられる。
【０１２１】
この状態は、次のビットスタッフが検出されるまで持続する。
図20(1)は、2ビット目のビットスタッフ検出時の動作を示したものである。この場合、第1データ入力部261の7番目のビットにビットスタッフが挿入されている。従って、これをスキップし、データ出力部266には、第1データ入力部261からの6ビット分のデータ5-D1〜5-D6と、第2データ入力部262から上位2ビットのデータ5-D7及び5-D8が与えられる。
【０１２２】
同図(2)は、2ビット目のビットスタッフ検出後の動作を示したものである。第1データ入力部261では、既に第2データ入力部262から出力したデータ5-D7及び5-D8をスキップし、データ出力部266には、残りの6ビット分のデータ6-D1〜6-D6が与えられる。この場合、出力データが2ビット分不足するので、データ出力部266には、第2データ入力部262から上位2ビット分のデータ6-D7及び6-D8が与えられる。
【０１２３】
この状態は、次のビットスタッフが検出されるまで持続する。
同図(3)は3ビット目のビットスタッフを検出した時の状態を示したものであり、第1データ入力部261で最下位ビットのビットスタッフをスキップするため、データ出力部266には、第1データ入力部261から5ビット分のデータ8-D1〜8-D5及び第2データ入力部262から3ビット分のデータ8-D6〜8-D8が与えられる。
【０１２４】
図21(1)は、3ビット目のビットスタッフを検出後の状態を示したものであり、データ出力部266には、第1データ入力部261からの下位5ビット分のデータ9-D1〜9-D5及び第2データ入力部262から上位3ビット分のデータ9-D6〜9-D8が与えられる。
【０１２５】
さらに、同図(2)は4ビット目のビットスタッフを検出した時の状態を示したものである。この場合、第1データ入力部261では、上位3ビットまでを既にスキップしているため、第2データ入力部262の3ビット目でスタッフが検出される。
従って、データ出力部266には、第1データ入力部261からの下位5ビット分のデータ11-D1〜11-D5に加え、第2データ入力部262から上位2ビット分及び第4ビットの合計3ビット分のデータ11-D6〜11-D8が与えられる。
【０１２６】
4ビット目のビットスタッフを検出後は、図22(1)に示す如く、第1データ入力部261で上位4ビット分をスキップし、残りの4ビット分のデータ12-D1〜12-D4をデータ出力部266に与える。
この場合、出力データが4ビット分不足するので、データ出力部266には、第2データ入力部262から上位4ビット分のデータ12-D5〜12-D8が与えられる。
【０１２７】
この状態は、次のビットスタッフが検出されるまで持続する。
以下、同様にして、図22(2)、図23(2)、図24(2)、及び図25(2)は、それぞれ5ビット目から8ビット目までのビットスタッフを検出したときの動作を示している。図示の如くビットスタッフを検出する度に第1データ入力部261または第2データ入力部262でビットスタッフをスキップする動作を繰り返す。
【０１２８】
また、図23(1)、図24(1)、図25(1)、及び図26(1)は、それぞれ5ビット目から8ビット目までのビットスタッフ検出後の動作を示している。図示の如く、第1データ入力部261は、デスタッフを行ったビットスタッフの数だけデータをスキップし、残りの下位ビットをデータ出力部266に与えると共に、データ出力部266では、不足するデータを第2データ入力部262の上位ビットから入力する。
【０１２９】
なお、8ビット目のビットスタッフ検出後の状態を示した図26(1)においては、既に第2データ入力部262から出力したデータは第1データ入力部261でスキップするため、データ出力部266が入力するデータ24_D1〜24_D8は全て第2データ入力部262からのデータである。
【０１３０】
8ビット目のビットスタッフデータのデスタッフが完了すると1バイト分のデスタッフが完了するため、次の入力データは第2データ入力部262をスルーして第1データ入力部261からデータ出力部266に与える必要があり、この様子が同図(2)に示されている。
【０１３１】
また、同図(3)は、1バイト分のデスタッフが完了し、図19(1)と同様な通常状態に復旧した状態を示している。
次に、図14に示した受信側多重化装置におけるクロック位相補正部30の構成及び動作を説明する。
【０１３２】
図27は、図14に示した受信側多重化装置におけるクロック位相補正部30の構成例を示している。
図示の如く、クロック位相補正部30は、スタッフ数カウント部31、位相計算部32、クロック分周部33、1/n位相遅延部34_1、2/n位相遅延部34_2、・・・、(n-1)/n位相遅延部34_n-1(以下、位相遅延部34で総称することがある。)、及び位相選択部35によって、下記の動作を呈するように図示の如く接続されている。
【０１３３】
スタッフ数カウント部31は、ビットスタッフ分離部からのデスタッフ情報Idに基づき分離したビットスタッフのスタッフ数(ビット数)をカウントする。カウントの最大値は、入力信号の1/n分周のnであり、スタッフ数カウント部31は、0から最大nまでのカウントを繰り返す。
【０１３４】
位相計算部32は、スタッフ数カウント部31のカウント値を位相選択部35の選択信号に変換する。
クロック分周部33は、光入力信号をS/P変換部90で1/n分周して得たクロックCnを位相同期クロック生成部10へのPLL基準クロックCpに分周する。
【０１３５】
位相遅延部34を構成する各遅延部34_1〜34_n-1は、基準クロックCpの遅延量をデータ1ビットの周期時間毎に可変にするため、遅延量の異なる(n-1)個のディレイライン等の遅延素子でそれぞれ構成されている。
位相選択部35は、位相遅延部34からいずれか1つの遅延量を与えた基準クロックまたはクロック分周部33から直接与えられた遅延量の無いクロックを選択し、1ビットのデスタッフ時の位相補正を行った基準クロックCpとして出力する。
【０１３６】
この場合の選択は、位相計算部32で計算した位相情報を用いる。
なお、同図に示したS/P変換部90は、図14におけるビット同期部220に相当しており、図27では、説明のため光信号の1/n分周クロックを出力するように示しているが、これは、図14における1/nm分周に相当している。
【０１３７】
図28は、図27に示したクロック位相補正部30の動作を説明するための図であり、特に位相同期クロック生成部10内との接続関係を示している点が図27と異なっている。
図示の如く、位相同期クロック生成部10は、位相比較器11、LPF 12、及びVCO 13で構成されている。この構成は、図2に示す送信側多重化装置における位相同期クロック生成部10も同様である。また、クロック位相補正部30から出力されるPLL基準クロックCpは、位相同期クロック生成部10内の位相比較器11に入力されている。
【０１３８】
この場合、位相選択部35が選択する信号の例を示したものが図29に示されている。
同図(1)は、光入力信号の1/n分周クロックを示している。これは、通常時に位相比較信号として使用される。同図(2)は1/n周期遅延信号であり、1/n位相遅延部34_1から出力される信号である。これは、同図(1)の信号を1ビット時間だけ遅延させた信号であり、1ビット目のデスタッフ時に位相比較信号として使用する。
【０１３９】
同様に同図(3)〜同図(6)は、それぞれ、2/n周期遅延信号、3/n周期遅延信号、4/n周期遅延信号、及び(n-1)/n周期遅延信号を示している。
同図(1)に示した信号から、1ビットのデスタッフが行われる毎に、同図(2)、同図(3)、同図(4)・・・のように位相比較信号を選択すれば、位相同期クロックの補正をビット単位で行うことが可能になる。
【０１４０】
受信側多重化装置の実施例 (2)
図30は、受信側多重化装置の実施例(2)を示したものであり、これは上記の実施例(1)の変形例である。同図の光モジュール310、ビット同期部320、フレーム同期部330、ビットスタッフ検出部340、オーバーヘッド分離部350、ビットスタッフ分離部360、クロック乗換部370、P/S変換部380、及び電気/光変換部390は、それぞれ、図14に示した実施例(1)の光/電気変換部210、ビット同期部220、フレーム同期部230、ビットスタッフ検出部240、オーバーヘッド分離部250、ビットスタッフ分離部260、クロック乗換部270、P/S変換部280、及び電気/光変換部290に相当している。
【０１４１】
この実施例(2)と上記の実施例(1)との違いは、実施例(2)では、クロック位相補正部40を光モジュール310内に設け、ビットスタッフ分離部360で分離したビットスタッフのデスタッフ情報を光モジュール310内のクロック位相補正部40に通知するようにし、ここで、位相補正を行った基準クロックを元に、光モジュール310外の位相同期クロック生成部10が出力信号のクロックを生成するものである。
【０１４２】
図31は、上記の実施例(2)におけるクロック位相補正部40の構成例を示したものであり、光モジュール310は光/電気変換部311、S/P変換部312クロック、及びクロック位相補正部40で構成されており、クロック位相補正部40はさらに、分周部41及び遅延挿入部42で構成されている。
【０１４３】
クロック位相補正部40の動作において、分周部41は、光/電気変換部311で光入力信号から抽出した入力信号周波数のクロックCを分周し、位相同期クロック生成部10に与えるためのPLL基準クロックCpを生成する。遅延挿入部42は、ビットスタッフ分離部360から通知される1ビットに分散したデスタッフ情報Idを入力し、分周部41で生成される基準クロックCpを入力信号の1ビット分遅延させる。
【０１４４】
この動作をさらに図32を用いて具体的に説明する。同図に示す如く、光モジュール310のクロック位相補正部40から出力されるPLL基準クロックCpは、位相同期クロック生成部10の位相比較器11に入力される。なお、位相同期クロック生成部10の構成は、図28に示したものと同様である。
【０１４５】
この場合の光入力信号の1/n分周クロック、デスタッフ情報、及び位相比較信号の関係を図33を用いて説明する。
同図(1)は、光入力信号の1/n分周クロックを示したものであり、通常時にPLL基準クロックCpとして出力される信号である。
【０１４６】
ここで、ビットスタッフを分離(デスタッフ)した場合、ビットスタッフ分離部360から、同図(2)に示す様なデスタッフ情報Idが遅延挿入部42に入力されるため、何ビット目のビットスタッフかに応じて遅延量を制御することにより、同図(3)に示す位相比較信号(基準クロックCp)が光入力信号クロックの1ビット分ずつ補正を受けて出力されることになる。
【０１４７】
この場合、入力信号の1/n分周クロックの１周期のいずれかのビットで遅延量が制御される。
受信側多重化装置の実施例 (3)
図34は、受信側多重化装置の実施例(3)として、バイト単位で挿入されたスタッフをデスタッフ時に1ビットに分散し、クロック遅延量を切り換えてクロック位相補正を行うものである。
【０１４８】
同図は、光/電気変換部410、ビット同期部420、フレーム同期部430、スタッフ検出部440、オーバーヘッド分離部450、クロック乗換部460、P/S変換部470、及び電気/光変換部480、スタッフ分散部50、クロック位相補正部30、位相同期クロック生成部10、及び分周部20によって構成されている。
【０１４９】
この実施例(3)と図14に示した実施例(1)との違いは、実施例(1)におけるビットスタッフ分離部260の代わりに実施例(3)では、スタッフ分散部50が挿入されていることである。
図35は、実施例(3)におけるスタッフ分散部50及びクロック位相補正部30の構成例を示したものである。スタッフ分散部50は、スタッフ発生間隔監視部51及びビット分散部52によって構成されている。
【０１５０】
スタッフ発生間隔監視部51は、スタッフ検出部440から通知されたスタッフデータSDの発生間隔を監視し、ビット分散部52は、バイト単位のスタッフを、スタッフ発生間隔監視部51から通知される発生間隔にビット単位で均等分散する。
このように、スタッフを1ビット毎に分散し、ビットに分散したデスタッフ情報Idをビット分散部52からクロック位相補正部30のスタッフ数カウント部31に与えるようにする。
【０１５１】
なお、クロック位相補正部30の構成は、図27に示した実施例(1)におけるクロック位相補正部30の構成と同様である。但し、実施例(3)におけるクロック位相補正部30は、ビットに分散したデスタッフ情報Idがスタッフ分散部50内のビット分散部52からクロック位相補正部30内のスタッフ数カウント部31に与えられる点が実施例(1)のものとは異なっている。
【０１５２】
受信側多重化装置の実施例 (4)
図36は、受信側多重化装置の実施例(4)を示しており、これは実施例(3)の変形例である。同図の光モジュール510、ビット同期部520、フレーム同期部530、スタッフ検出部540、オーバーヘッド分離部550、クロック乗換部560、P/S変換部570、及び電気/光変換部580は、それぞれ、図34に示した実施例(3)の光/電気変換部410、ビット同期部420、フレーム同期部430、スタッフ検出部440、オーバーヘッド分離部450、クロック乗換部460、P/S変換部470、及び電気/光変換部480に相当している。
【０１５３】
図37は、この実施例(4)におけるスタッフ分散部50及びクロック位相補正部40の構成例を示したものである。スタッフ分散部50は、スタッフ発生間隔監視部51及びビット分散部52によって構成されている。
スタッフ発生間隔監視部51は、スタッフ検出部440から通知されたスタッフデータSDの発生間隔を監視し、ビット分散部52は、バイト単位のスタッフをスタッフ発生間隔監視部51から通知される発生間隔にビット単位で均等分散する。
【０１５４】
このように、スタッフを1ビット毎に分散し、ビットに分散したデスタッフ情報Idをビット分散部52から光モジュール510内のクロック位相補正部40の遅延挿入部42に与えるようにしている。
なお、クロック位相補正部40の構成は、図32に示した実施例(2)におけるクロック位相補正部40の構成と同様である。但し、実施例(4)におけるクロック位相補正部40は、ビットに分散したデスタッフ情報Idがスタッフ分散部50内のビット分散部52からクロック位相補正部40内の遅延挿入部42に与えられる点が実施例(2)のものとは異なっている。
（付記１）
高次伝送フレームに多重化する任意の伝送信号のクロック乗換を、低速の論理回路で処理可能な所定ビット数のパラレルデータ毎に行うクロック乗換ステップと、
該クロック乗換時に、所定データ長のスタッフを生成するスタッフ生成ステップと、
該スタッフの生成間隔に応じ、該スタッフを構成する1ビットずつのビットスタッフを該生成間隔内に均等分散したタイミングで該所定ビット数のパラレルデータの任意の1ビットに挿入するビットスタッフ挿入ステップと、
を備えたことを特徴とするジッタ抑制方法。
（付記２）
高次伝送フレームの任意の１ビットに挿入されたビットスタッフを、低速の論理回路で処理可能な所定ビット数のパラレルデータから検出するビットスタッフ検出ステップと、
該ビットスタッフを該パラレルデータから分離すると共にこれに応じたデスタッフ情報を出力するビットスタッフ分離ステップと、
該デスタッフ情報に基づき、該高次伝送フレームに多重化された任意の伝送信号を再生するための基準クロックの位相を、該ビットスタッフの分離によって生じる位相差分だけ補正するクロック位相補正ステップと、
を備えたことを特徴とするジッタ抑制方法。
（付記３）
高次伝送フレームから、低速の論理回路で処理可能な所定ビット数の自然数倍のデータ長を有するスタッフを検出するスタッフ検出ステップと、
該スタッフの検出間隔に応じて、該スタッフを構成する1ビットずつのビットスタッフを、該検出間隔内に均等分散したタイミングでデスタッフしたことを示すデスタッフ情報を出力するスタッフ分散ステップと、
該デスタッフ情報に基づき、該高次伝送フレームに多重化された任意の伝送信号を再生するための基準クロックの位相を、該ビットスタッフの分離によって生じる位相差分だけ補正するクロック位相補正ステップと、
を備えたことを特徴とするジッタ抑制方法。
（付記４）付記２または３において、
該クロック位相補正ステップが、該デスタッフ情報に基づき分離したビットスタッフの数をカウントするステップと、該カウント数に応じて位相遅延量を計算する位相計算ステップと、該高次伝送フレームの伝送クロックを1/N分周したクロックをさらに所定の分周比で分周するステップと、該所定の分周比で分周したクロックをそれぞれ1/N位相から(N-1)/N位相まで遅延させるステップと、該位相遅延量に基づき該所定の分周比で分周したクロック又は該1/N位相から(N-1)/N位相まで遅延させたクロックのいずれか1つを選択して該基準クロックとして出力する位相選択ステップと、を有することを特徴とするジッタ抑制方法。
（付記５）付記２または３において、
該クロック位相補正ステップが、該高次伝送フレームの伝送クロックを所定の分周比で分周して該基準クロックを生成するステップと、該デスタッフ情報に基づき、該基準クロックの位相を該ビットスタッフの分離によって生じる位相遅延分だけ遅延させる遅延挿入ステップと、を有することを特徴とするジッタ抑制方法。
（付記６）
高次伝送フレームに多重化する任意の伝送信号のクロック乗換を、低速の論理回路で処理可能な所定ビット数のパラレルデータ毎に行うクロック乗換部と、
該クロック乗換時に、所定データ長のスタッフを生成するスタッフ生成部と、該スタッフの生成間隔に応じ、該スタッフを構成する1ビットずつのビットスタッフを該生成間隔内に均等分散したタイミングで該所定ビット数のパラレルデータの任意の1ビットに挿入するビットスタッフ挿入部と、
を備えたことを特徴とするジッタ抑制装置。
（付記７）付記６において、
該ビットスタッフ挿入部は、該所定ビット数のパラレルデータを入力するデータ入力部と、該所定ビット数のパラレルデータを出力するデータ出力部と、該所定ビット数以下のデータビットを該ビットスタッフの数に応じて保持するデータビット保持部と、該データ入力部と該データ出力部と該データビット保持部との間でビット切換えを行うビット切換部と、該スタッフ検出部が検出したスタッフの生成間隔を監視するスタッフ生成間隔監視部と、該生成間隔に応じて該スタッフをビットスタッフとして該生成間隔に均等分散させるビット分散部と、該ビット分散部によって分散されたビットスタッフを挿入するために該ビット切換部を制御するビット切換制御部と、を有することを特徴としたジッタ抑制装置。
（付記８）
高次伝送フレームの任意の１ビットに挿入されたビットスタッフを、低速の論理回路で処理可能な所定ビット数のパラレルデータから検出するビットスタッフ検出部と、
該ビットスタッフを該パラレルデータから分離すると共にこれに応じたデスタッフ情報を出力するビットスタッフ分離部と、
該デスタッフ情報に基づき、該高次伝送フレームに多重化された任意の伝送信号を再生するための基準クロックの位相を、該ビットスタッフの分離によって生じる位相差分だけ補正するクロック位相補正部と、
を備えたことを特徴とするジッタ抑制装置。
（付記９）付記８において、
該ビットスタッフ分離部は、第１のタイミングで該所定ビット数のパラレルデータを入力する第1データ入力部と、該第１のタイミングの直前のタイミングで該所定ビット数のパラレルデータを入力する第2データ入力部と、該所定ビット数のパラレルデータを出力するデータ出力部と、該第1データ入力部と該第2データ入力部と該データ出力部とのビット切換えを行うビット切換部と、該ビットスタッフ検出部からの情報に基づき該ビットスタッフの位置を検出すると共に該デスタッフ情報を出力するビットスタッフ検出部と、該ビットスタッフ検出部によって検出されたビットスタッフの位置に基づき該ビットスタッフを分離するよう該ビット切換部を制御するビットスタッフ分離制御部と、を有することを特徴としたジッタ抑制装置。
（付記１０）
高次伝送フレームから、低速の論理回路で処理可能な所定ビット数の自然数倍のデータ長を有するスタッフを検出するスタッフ検出部と、
該スタッフの検出間隔に応じて、該スタッフを構成する1ビットずつのビットスタッフを、該検出間隔内に均等分散したタイミングでデスタッフしたことを示すデスタッフ情報を出力するスタッフ分散部と、
該デスタッフ情報に基づき、該高次伝送フレームに多重化された任意の伝送信号を再生するための基準クロックの位相を、該ビットスタッフの分離によって生じる位相差分だけ補正するクロック位相補正部と、
を備えたことを特徴とするジッタ抑制装置。
（付記１１）付記８または１０において、
該クロック位相補正部が、該デスタッフ情報に基づき分離したビットスタッフの数をカウントするスタッフ数カウント部と、該カウント数に応じて位相遅延量を計算する位相計算部と、該高次伝送フレームの伝送クロックを1/N分周したクロックをさらに所定の分周比で分周するクロック分周部と、該所定の分周比で分周したクロックをそれぞれ1/N位相から(N-1)/N位相まで遅延させるN-1個の位相遅延部と、該位相遅延量に基づき該所定の分周比で分周したクロック又は該1/N位相から(N-1)/N位相まで遅延させたクロックのいずれか1つを選択して該基準クロックとして出力する位相選択部と、を有することを特徴とするジッタ抑制装置。
（付記１２）付記８または１０において、
該クロック位相補正部が、該高次伝送フレームの伝送クロックを所定の分周比で分周して該基準クロックを生成する分周部と、該デスタッフ情報に基づき、該基準クロックの位相を該ビットスタッフの分離によって生じる位相遅延分だけ遅延させる遅延挿入部と、を有することを特徴とするジッタ抑制装置。
【０１５５】
【発明の効果】
以上説明したように、本発明に係るジッタ抑制方法及び装置によれば、高次伝送フレームに多重化する任意の伝送信号のクロック乗換を、低速の論理回路で処理可能な所定ビット数のパラレルデータ毎に行い、該クロック乗換時に、所定データ長のスタッフを生成し、該スタッフの生成間隔に応じ、該スタッフを構成する1ビットずつのビットスタッフを該生成間隔内に均等分散したタイミングで該所定ビット数のパラレルデータの任意の1ビットに挿入するように構成したので、このようにして挿入されたスタッフをデスタッフする際には、抑圧すべきジッタ量が小さくなり、ジッタ周波数が高くなるため、カットオフ周波数が高いPLLの使用が可能になる。
【０１５６】
また、本発明に係るジッタ抑制方法及び装置によれば、高次伝送フレームから、低速の論理回路で処理可能な所定ビット数の自然数倍のデータ長を有するスタッフを検出し、該スタッフの検出間隔に応じて、該スタッフを構成する1ビットずつのビットスタッフを、該検出間隔内に均等分散したタイミングでデスタッフしたことを示すデスタッフ情報を出力し、該デスタッフ情報に基づき、該高次伝送フレームに多重化された任意の伝送信号を再生するための基準クロックの位相を、該ビットスタッフの分離によって生じる位相差分だけ補正するように構成したので、高次伝送フレーム中に挿入された複数ビットのデータ長を有するスタッフを、デスタッフ時に細かく分散することができ、抑圧すべきジッタ量が小さくなり、ジッタ周波数が高くなるため、カットオフ周波数の高いPLLを使用することが可能となる。
【図面の簡単な説明】
【図１】本発明の基本原理を説明するためのグラフ図である。
【図２】本発明に係る送信側多重化装置の実施例を示したブロック図である。
【図３】本発明に係るジッタ量と入力信号の周波数偏差の関係を示したグラフ図である。
【図４】本発明に係る送信側多重化装置の実施例におけるビットスタッフ挿入部の詳細な構成例を示したブロック図である。
【図５】スタッフ発生のタイミングを説明するためのグラフ図である。
【図６】本発明に係る送信側多重化装置の実施例におけるビットスタッフ挿入動作例(1)を示したブロック図である。
【図７】本発明に係る送信側多重化装置の実施例におけるビットスタッフ挿入動作例(2)を示したブロック図である。
【図８】本発明に係る送信側多重化装置の実施例におけるビットスタッフ挿入時の信号の流れ(1)を示したブロック図である。
【図９】本発明に係る送信側多重化装置の実施例におけるビットスタッフ挿入時の信号の流れ(2)を示したブロック図である。
【図１０】本発明に係る送信側多重化装置の実施例におけるビットスタッフ挿入時の信号の流れ(3)を示したブロック図である。
【図１１】本発明に係る送信側多重化装置の実施例におけるビットスタッフ挿入時の信号の流れ(4)を示したブロック図である。
【図１２】本発明に係る送信側多重化装置の実施例におけるビットスタッフ挿入時の信号の流れ(5)を示したブロック図である。
【図１３】本発明に係る送信側多重化装置の実施例におけるビットスタッフ挿入時の信号の流れ(6)を示したブロック図である。
【図１４】本発明に係る受信側多重化装置の実施例(1)を示したブロック図である。
【図１５】本発明に係る受信側多重化装置の実施例(1)におけるビットスタッフ分離部の詳細な構成例を示したブロック図である。
【図１６】本発明に係る受信側多重化装置の実施例(1)におけるビットスタッフのデスタッフ動作例(1)を示したブロック図である。
【図１７】本発明に係る受信側多重化装置の実施例(1)におけるビットスタッフのデスタッフ動作例(2)を示したブロック図である。
【図１８】本発明に係る受信側多重化装置の実施例(1)におけるビットスタッフのデスタッフ動作例(3)を示したブロック図である。
【図１９】本発明に係る受信側多重化装置の実施例(1)におけるデスタッフ時の信号の流れ(1)を示したブロック図である。
【図２０】本発明に係る受信側多重化装置の実施例(1)におけるデスタッフ時の信号の流れ(2)を示したブロック図である。
【図２１】本発明に係る受信側多重化装置の実施例(1)におけるデスタッフ時の信号の流れ(3)を示したブロック図である。
【図２２】本発明に係る受信側多重化装置の実施例(1)におけるデスタッフ時の信号の流れ(4)を示したブロック図である。
【図２３】本発明に係る受信側多重化装置の実施例(1)におけるデスタッフ時の信号の流れ(5)を示したブロック図である。
【図２４】本発明に係る受信側多重化装置の実施例(1)におけるデスタッフ時の信号の流れ(6)を示したブロック図である。
【図２５】本発明に係る受信側多重化装置の実施例(1)におけるデスタッフ時の信号の流れ(7)を示したブロック図である。
【図２６】本発明に係る受信側多重化装置の実施例(1)におけるデスタッフ時の信号の流れ(8)を示したブロック図である。
【図２７】本発明に係るクロック位相補正部の構成例(1)を示したブロック図である。
【図２８】本発明に係るクロック位相補正部の構成例(1)と位相同期クロック生成部との関係を示したブロック図である。
【図２９】本発明に係る受信側多重化装置の実施例(1)における位相選択部への入力信号例を示したタイムチャート図である。
【図３０】本発明に係る受信側多重化装置の実施例(2)を示したブロック図である。
【図３１】本発明に係るクロック位相補正部の構成例(2)を示したブロック図である。
【図３２】本発明に係るクロック位相補正部の構成例(2)と位相同期クロック生成部との関係を示したブロック図である。
【図３３】クロック位相補正部の構成例(2)の入出力を示したタイムチャート図である。
【図３４】本発明に係る受信側多重化装置の実施例(3)を示したブロック図である。
【図３５】本発明に係る受信側多重化装置の実施例(2)におけるスタッフ分散部とクロック位相補正部との関係を示したブロック図である。
【図３６】本発明に係る受信側多重化装置の実施例(4)を示したブロック図である。
【図３７】本発明に係る受信側多重化装置の実施例(4)におけるスタッフ分散部とクロック位相補正部との関係を示したブロック図である。
【図３８】一般的な高次多重化伝送システムを示したブロック図である。
【図３９】 10Gbps高速光伝送信号の送受信を説明するためのブロック図である。
【図４０】基準クロックと位相比較部入力信号との信号と関係を説明するための図である。
【図４１】ジッタの概要を説明するための図である。
【図４２】ジッタ抑圧の説明をするためのグラフ図である。
【図４３】ジッタ量と信号の周波数偏差の関係を示したグラフ図である。
【符号の説明】
1,2 多重化装置
3,4 中継器
10 位相同期クロック生成部
20 分周部
30,40 クロック位相補正部
50 スタッフ分散部
1_11,110,210,311,410,511 光/電気変換部
1_10,1_40,310,510 光モジュール
1_12,1_21,1_32,1_41 速度変換部
120,220,320,420,520 ビット同期部
130,270,370,460,560 クロック乗換部
140 ビットスタッフ挿入部
240,340 ビットスタッフ検出部
180 スタッフ生成部
440,540 スタッフ検出部
150 オーバーヘッド挿入部
250,350,450,550 オーバーヘッド分離部
260,360 ビットスタッフ分離部
160,280,380,470,570 P/S変換部
1_42,170,290,390,480,580 電気/光変換部
図中、同一符号は同一または相当部分を示す。
Claims (5)
- 高次伝送フレームに多重化する任意の伝送信号のクロック乗換を、低速の論理回路で処理可能な所定ビット数のパラレルデータ毎に行うクロック乗換ステップと、
該クロック乗換時に、所定データ長のスタッフを生成するスタッフ生成ステップと、
該スタッフの生成間隔に応じ、該スタッフを構成する1ビットずつのビットスタッフを該生成間隔内に均等分散したタイミングで該所定ビット数のパラレルデータの任意の1ビットに挿入するビットスタッフ挿入ステップと、
を備えたことを特徴とするジッタ抑制方法。 - 高次伝送フレームの任意の１ビットに挿入されたビットスタッフを、低速の論理回路で処理可能な所定ビット数のパラレルデータから検出するビットスタッフ検出ステップと、
該ビットスタッフを該パラレルデータから分離すると共にこれに応じたデスタッフ情報を出力するビットスタッフ分離ステップと、
該デスタッフ情報に基づき、該高次伝送フレームに多重化された任意の伝送信号を再生するための基準クロックの位相を、該ビットスタッフの分離によって生じる位相差分だけ補正するクロック位相補正ステップと、
を備えたことを特徴とするジッタ抑制方法。 - 高次伝送フレームから、低速の論理回路で処理可能な所定ビット数の自然数倍のデータ長を有するスタッフを検出するスタッフ検出ステップと、
該スタッフの検出間隔に応じて、該スタッフを構成する1ビットずつのビットスタッフを、該検出間隔内に均等分散したタイミングでデスタッフしたことを示すデスタッフ情報を出力するスタッフ分散ステップと、
該デスタッフ情報に基づき、該高次伝送フレームに多重化された任意の伝送信号を再生するための基準クロックの位相を、該ビットスタッフの分離によって生じる位相差分だけ補正するクロック位相補正ステップと、
を備えたことを特徴とするジッタ抑制方法。 - 高次伝送フレームに多重化する任意の伝送信号のクロック乗換を、低速の論理回路で処理可能な所定ビット数のパラレルデータ毎に行うクロック乗換部と、
該クロック乗換時に、所定データ長のスタッフを生成するスタッフ生成部と、該スタッフの生成間隔に応じ、該スタッフを構成する1ビットずつのビットスタッフを該生成間隔内に均等分散したタイミングで該所定ビット数のパラレルデータの任意の1ビットに挿入するビットスタッフ挿入部と、
を備えたことを特徴とするジッタ抑制装置。 - 高次伝送フレームの任意の１ビットに挿入されたビットスタッフを、低速の論理回路で処理可能な所定ビット数のパラレルデータから検出するビットスタッフ検出部と、
該ビットスタッフを該パラレルデータから分離すると共にこれに応じたデスタッフ情報を出力するビットスタッフ分離部と、
該デスタッフ情報に基づき、該高次伝送フレームに多重化された任意の伝送信号を再生するための基準クロックの位相を、該ビットスタッフの分離によって生じる位相差分だけ補正するクロック位相補正部と、
を備えたことを特徴とするジッタ抑制装置。
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