JP3177824B2 - ジッタ抑圧回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロックのジッタ
抑圧回路に関し、特に同期伝送網（SynchronousDigital
Hierrachy ：ＳＤＨ）において、データを終端装置か
ら非同期伝送網に送出するためのクロックにおけるジッ
タ抑圧回路に関するものである。

【０００２】同期伝送網においては、非同期伝送網から
のデータを統一したクロック源からのクロックによって
転送したのち、再び非同期伝送網に渡す機能を有してい
る。

【０００３】同期伝送網から非同期伝送網にデータを送
出する際には、挿入されたスタッフ・バイトに基づくク
ロックのジッタを１ビット以下に抑圧することが可能
な、ジッタ抑圧回路が要求されている。

【０００４】

【従来の技術】図２３は、非同期／同期／非同期伝送網
の概念を示したものであって、スタッフ多重網からなる
非同期伝送網間に、ＳＤＨからなる同期伝送網を介在さ
せたシステムが示されている。

【０００５】図２３において、同期伝送網は、非同期伝
送網からのデータを、統一したクロック源からのクロッ
クによって転送して、再び非同期伝送網に渡すものであ
って、非同期伝送網に接続された終端装置（ＬＴＥ１，
ＬＴＥ２）の間に、データの分岐・挿入を行う分岐・挿
入装置（Add-Drop Multiplexer：ＡＤＭ）が介在した構
成を有している。

【０００６】図２４は、同期伝送網を説明するものであ
って、（ａ）は構成を示し、（ｂ）は各部の動作を示す
タイムチャートである。送り側の終端装置ＬＴＥ１で
は、非同期伝送網データをＳＯＮＥＴ（Synchronous Op
tical Network ）のフレームに適合した形でマッピング
（Synchronize ）して、データＳＰＥ（Synchronous Pa
yload Envelope）の形式に変換し、ポインタの初期値を
付加して、分岐・挿入装置ＡＤＭへ送る。

【０００７】分岐・挿入装置ＡＤＭでは、データＳＰＥ
を作成した終端装置ＬＴＥ１との間に位相変動があって
も、誤りを生じることなく正しくデータＳＰＥの授受を
行うことができるように、バイト・スタッフを行ってポ
インタを付加して送出する。受け側の終端装置ＬＴＥ２
では、受信したデータＳＰＥにポインタの処理を行っ
て、デマッピングを行って、非同期伝送網データとして
送出する。

【０００８】図２５は、同期伝送網のフレームフォーマ
ットを説明するものであって、（ａ）は送り側の終端装
置と分岐・挿入装置との間にクロックの位相変動がない
状態、（ｂ），（ｃ）はそれぞれ位相変動がある状態を
示している。（ｂ）は分岐・挿入装置側がクロック周波
数が高い場合を示し、（ｃ）は分岐・挿入装置側がクロ
ック周波数が低い場合を示す。

【０００９】ＳＤＨ等の同期伝送網で使用されるフレー
ムフォーマットは、図２５（ａ）に示されるように、１
行が２７０バイトのサブ・フレームを９行分集めて、１
マルチ・フレーム（ＳＴＭ−１フレーム）を構成したも
のであって、各行の先頭の９バイト部分（斜線を施して
示す）が、オーバヘッドバイト（ＯＨＢ）として割り当
てられており、各行の残りの２６１バイト部分がデータ
ＳＰＥ部分に相当している。

【００１０】受け側の終端装置ＬＴＥ２において、受信
データからデータＳＰＥだけを取り出して、非同期伝送
網データを作成する場合には、データＳＰＥだけを取り
出した各行のデータは、先頭のオーバヘッドバイト部分
が歯抜けの状態になっているので、ＰＬＬ回路によって
平滑化して非同期伝送網のクロックを生成してデマッピ
ングを行って、歯抜けの状態のデータＳＰＥを引き延ば
すことによって、ジッタを抑圧して、再び非同期伝送網
データを作成する。

【００１１】しかしながら、データＳＰＥを作成した終
端装置ＬＴＥ１と、分岐・挿入装置ＡＤＭとの間に、ク
ロックの位相変動があると、このような処理を行うこと
ができず、フレームごとに位相変動に相当するビット数
のクロックを抜き取り、または挿入してフレームフォー
マットを維持することが必要となる。

【００１２】ポインタは、データＳＰＥを作成した終端
装置ＬＴＥ１と、その他の装置（ＡＤＭ）との間で、位
相変動があっても、誤りを生じることなく、正しくデー
タＳＰＥの授受を行うことができるようにするために導
入されたものであって、この位相変動は、データＳＰＥ
がフレーム（ＳＴＭ−１フレーム）間を自由に動き回れ
ることによって吸収される。

【００１３】ポインタは、オーバヘッドバイトのうちの
所定の９バイトＨ１〜Ｈ３を割り当てられていて、ＳＴ
Ｍ−１フレーム内におけるデータＳＰＥの先頭位置を指
しており、自装置（ＡＤＭ）のタイミングで作成された
ＳＴＭ−１フレームと、他装置（ＬＴＥ１）のタイミン
グで作成されたデータＳＰＥとの、相対的位置が変動し
たときに、±１ずつ変化することが許されるようになっ
ている。

【００１４】図２６は、ポインタ・アクション動作を説
明するものである。ポインタ値が＋１された場合は、ポ
ジティブ・スタッフと呼ばれ、その瞬間の１フレームだ
け、図２５（ｂ）および図２６に示すように、Ｈ３バイ
トの次の３バイト分、データＳＰＥがスキップされて、
データＳＰＥは、それ以後３バイトだけ後ろにずれる。

【００１５】ポインタ値が−１された場合は、ネガティ
ブ・スタッフと呼ばれ、その瞬間の１フレームだけ、図
２５（ｃ）および図２６に示すように、Ｈ３バイトの位
置にもデータＳＰＥが割り付けられて、データＳＰＥ
は、それ以後３バイトだけ前にずれる。

【００１６】以下、ポジティブ・スタッフとネガティブ
・スタッフを、「バイト・スタッフ」と総称する。な
お、バイト・スタッフは、ＩＴＵ（ＣＣＩＴＴ）の規格
によって、４フレーム未満の間隔では、行うことができ
ない。

【００１７】受け側の終端装置ＬＴＥ２において、受信
データからデータＳＰＥだけを取り出す場合、ポジティ
ブ・スタッフはバイト位置Ｈ３の次のバイト位置（通常
はデータが詰まっている位置）のクロックが歯抜けにな
るように指示するものであり、ネガティブ・スタッフは
バイト位置Ｈ３（通常はクロック歯抜けの状態）に３バ
イト（２４ビット）のクロックを挿入するように指示す
るものである。図２４において（ｂ），（ｃ）は、これ
をマルチフレーム全体について示したものである。

【００１８】図２４（ａ）において、分岐・挿入装置Ａ
ＤＭでは、送り側の終端装置ＬＴＥ１からのフレームを
解いてポインタ処理を行ない、自分のフレームにポイン
タを読み替えてデータＳＰＥを出力する。この際、クロ
ック源ＢＩＴＳから終端装置ＬＴＥ１に与えられるクロ
ックの周波数ｆと、分岐・挿入装置ＡＤＭに与えられる
クロックの周波数ｆ’との偏差が、図２４（ｂ）に示す
ように存在すると、分岐・挿入装置ＡＤＭでのポインタ
・アクションは、図示のように、その偏差に応じて行わ
れ、偏差が大きくなると、ポインタ・アクションの頻度
が高くなる。

【００１９】受け側の終端装置ＬＴＥ２では、ポインタ
・アクションを行われたフレームを受けたとき、図２５
（ａ）に示すバイト・スタッフを行わない場合には、周
期性が高い（７２ｋHz）ため、デマッピングでＰＬＬ回
路のジッタ抑圧特性によって平滑化して、ジッタを低く
することができる。しかしながら、図２５（ｂ），
（ｃ）に示したようにバイト・スタッフを行った場合
は、周期性が低いため、デマッピングで十分平滑化する
ことができず、ジッタを生じることになる。

【００２０】そこで図２４に示すように、受け側の終端
装置ＬＴＥ２でジッタ抑圧回路と組み合わせてポインタ
処理することによって、バイト・スタッフによるジッタ
を抑圧するようにしている。

【００２１】図２７は、従来のジッタ抑圧回路の原理的
構成を示したものである。図中、１は書き込みクロック
発生部であって、同期伝送網から受信した連続クロック
から、図２５（ａ）に示された先頭２４バイトからなる
オーバーヘッド信号に対する位置のクロックをマスク
し、かつ受信したデータ中のバイト・スタッフ信号によ
って、ポジティブ・スタッフまたはネガティブ・スタッ
フを行なって、受信したデータ中の主信号情報のみに対
応するクロックを発生する。

【００２２】２はバッファメモリであって、エラスティ
ックメモリからなり、書き込みクロック発生部１からの
クロックによって、同期伝送網のＳＰＥデータのみを格
納する。３はバイト−ビット変換部であって、バイト・
スタッフ信号を受けて、これを累積部３ａにおいて累積
し、これをビット・スタッフ信号に変換して、分配部３
ｂにおいて分配することによって、このバイト・スタッ
フの歯抜けまたは挿入クロックが、所定数のフレーム
（例えば１０〜５００フレーム）ごとに１回、１ビット
ずつ発生するように平滑化する（薄める）。

【００２３】４はビット・スタッフ部であって、連続ク
ロックからオーバーヘッドバイト位置のクロックのみを
マスクするとともに、ビット・スタッフ信号によってビ
ット・スタッフを行って、バッファメモリ２の読み出し
クロックを発生する。５は平滑化部であって、ビット・
スタッフ部４の出力クロックを書き込みクロックとし
て、バッファメモリ２から読み出されたデータを書き込
むとともに、オーバーヘッドバイト位置のクロック歯抜
け（挿入）の平滑化を行って、非同期伝送網クロックを
発生する。

【００２４】なお、この際、書き込みクロック発生部
１，バッファメモリ２，バイト−ビット変換部３および
ビット・スタッフ部４によって、オーバーヘッドバイト
以外のクロックについての平滑化部を構成している。

【００２５】図２８は、従来のジッタ抑圧回路の具体例
を示したものである。図２８において、シリアル／パラ
レル変換部（Ｓ／Ｐ）７は、シリアルデータからなる同
期伝送網データをパラレルデータに変換する。シリアル
／パラレル変換部（Ｓ／Ｐ）８は、同期伝送路データか
ら抽出した連続クロックをパラレルに変換する。

【００２６】図２７に示された書き込みクロック発生部
１は、フレーム同期回路１１，フレーム・タイミング発
生回路１２，ポインタ処理回路１３および書き込みクロ
ック生成部１４から構成されている。また、ビット・ス
タッフ部４は、読み出しクロック生成部４１で構成され
ており、平滑化部５は、ジッタ・バッファ５１とアナロ
グＰＬＬ回路５２とから構成されている。

【００２７】図２９は、書き込みクロック生成部の動作
を説明するものであって、は通常時の動作、はポジ
ティブ・スタッフ発生時の動作、はネガティブ・スタ
ッフ発生時の動作をそれぞれ示している。

【００２８】フレーム同期回路１１は、同期伝送網のデ
ータにおけるフレーム同期信号の位置を、連続クロック
に基づいて検出して、フレーム・タイミング発生回路１
２に伝える。フレーム・タイミング発生回路１２では、
図２５において斜線を施して示したオーバーヘッドバイ
ト（ＳＯＨ ＢＹＴＥ）位置と、ポジティブ・スタッフ
時にクロックが消失するＨ３ ＢＹＴＥの次のＢＹＴＥ
位置と、ネガティブ・スタッフ時にクロックが挿入され
るＨ３ ＢＹＴＥの位置とを書き込みクロック生成部１
４に伝え、バイト・スタッフに関係するバイトＨ１，Ｈ
２の入力データ中の位置を示す信号をポインタ処理回路
１３に伝える。

【００２９】ポインタ処理回路１３では、フレーム・タ
イミング発生回路１２からのタイミングに応じて、同期
伝送網のデータからバイトＨ１，Ｈ２を抜き出して、ノ
ーマル状態と、ポジティブスタッフ状態と、ネガティブ
スタッフ状態とを判別して、書き込みクロック生成部１
４と、バイト−ビット変換部３に伝える。

【００３０】書き込みクロック生成部１４は、フレーム
・タイミング発生回路１２からのオーバーヘッドバイト
（ＳＯＨ ＢＹＴＥ）位置，Ｈ３ ＢＹＴＥの位置，Ｈ
３ＢＹＴＥの次のＢＹＴＥ位置およびポインタ処理回路
１３からのノーマル／ポジティブスタッフ／ネガティブ
スタッフ信号によって、図２９に示すような、バッファ
メモリ２に対する、図２５（ａ）〜（ｃ）に斜線を施し
て示す部分について、歯抜け状態となった書き込みクロ
ックを生成する。

【００３１】その結果、データＳＰＥに対応するクロッ
クだけが、バッファメモリ２に与えられて、バッファメ
モリ２には、データＳＰＥだけが隙間なく密に詰め込ま
れて書き込まれる。

【００３２】図３０は、バイト−ビット変換部の動作を
説明するものである。平滑化部５とは別に、平滑化を行
うための演算部であるバイト−ビット変換部３は、ポイ
ンタ処理回路１３からのバイト単位のポジティブ・スタ
ッフ信号またはネガティブ・スタッフ信号を受けて、図
３０に示すように、１回のスタッフを２４回に均等に分
散させた、１ビット抜きまたは１ビット挿入のビット・
スタッフ信号を発生して、読み出しクロック生成部４１
へ送出する。

【００３３】図３１は、読み出しクロック生成部の動作
を説明するものであって、は通常時の動作、はポジ
ティブ・スタッフ発生時の動作、はネガティブ・スタ
ッフ発生時の動作をそれぞれ示す。

【００３４】読み出しクロック生成部４１では、フレー
ム・タイミング発生回路１２からのＨ３ ＢＹＴＥ位
置，７２ｂｉｔ位置，７３ｂｉｔ位置と、バイト−ビッ
ト変換部３０からの１回のスタッフを２４回に均等に分
散させた１ビット抜きまたは１ビット挿入のビット・ス
タッフ信号を受けて、図３１に示すように、ポジティブ
・スタッフ時はポインタの行の７３ｂｉｔ目にクロック
のない読み出しクロックを２４回、ネガティブ・スタッ
フ時はポインタの行の７２ｂｉｔ目にクロックがある読
み出しクロックを２４回、それぞれ発生させる。

【００３５】なお、１ビット抜きまたは１ビット挿入の
いずれも指定がないときは、９バイトＨ１〜Ｈ３のクロ
ック・マスク信号は、そのまま出力されることになる。
なお、上記の１ビット抜きまたは１ビット挿入のタイミ
ングは、バイト−ビット変換部３で、所要のビット数を
等間隔に分割したタイミングに最も近いサブ・フレーム
で発生されるので、そのときサブ・フレームにおける７
２ビット目，７３ビット目に、ビット・スタッフされる
ことになる。

【００３６】このようにして、バイト・スタッフに従っ
て、バッファメモリ２に書き込まれた同期伝送網データ
は、ビット・スタッフによって変換されて平滑化された
形で読みだされ、ポインタアクションに起因するジッタ
が十分に抑圧されて、ジッタ・バッファ５１に書き込ま
れる。

【００３７】そして、ジッタ・バッファ５１では、上述
したように、バッファメモリ２で平滑化されなかったオ
ーバーヘッドバイトＨ１〜Ｈ３について、アナログＰＬ
Ｌ回路５２で、さらに平滑化させることができる。

【００３８】

【発明が解決しようとする課題】図３２は、従来のジッ
タ抑圧回路を説明するものであって、（ａ）は概略構成
を示し、（ｂ）は動作タイムチャートを示す。

【００３９】従来のジッタ抑圧回路では、バッファメモ
リの書き込みクロック，読み出しクロックと、ビット・
スタッフ部のクロックには、受信データクロックを使用
していた。また、装置内において受信データは、処理速
度を低速化し消費電力を低下させるためにシリアル／パ
ラレル変換回路（Ｓ／Ｐ）を介してパラレル化され、こ
れに追従して装置内受信クロックも低速化されている。

【００４０】そのため、非同期伝送網データの速度が、
装置内受信クロックよりも速い場合には、バイト／ビッ
ト変換を行って装置内受信クロックによって１ビット制
御を行っても、非同期伝送網データクロックから見ると
複数ビットの制御となるため、ジッタ量も複数ビット分
となるという問題があった。

【００４１】本発明は、このような従来技術の課題を解
決しようとするものであって、同期伝送網から非同期伝
送網にデータを送出する際における、挿入されたスタッ
フ・バイトに基づくクロックのジッタを抑圧するためジ
ッタ抑圧回路において、ジッタ量を１ビット分以下とす
ることを目的としている。

【００４２】

【課題を解決するための手段】図１は、本発明のジッタ
抑圧回路の原理的構成を示したものであって、図２７に
おけると同じものを同じ番号で示し、６は同期クロック
生成部である。本発明は、図２７に示された従来技術の
原理的構成と比較して、ビット・スタッフ部４へ同期ク
ロック生成部６で生成した、同期伝送網に同期再生した
クロックを供給して、ビット・スタッフを行うようにし
た点が異なっている。

【００４３】同期クロック生成部６は、アナログＰＬＬ
回路からなり、装置内でパラレル化された同期伝送網ク
ロックをリファレンスとして、同期伝送網の基本処理単
位であるＳＴＭ−１またはＳＴＭ−Ｎ（ＳＴＭ−１×
Ｎ）クロックを再生する。

【００４４】図１において、書き込みクロック発生部
（バイト・スタッフ部）１は、同期伝送網から受信した
連続クロックから、オーバーヘッド信号（図２５（ａ）
に示された先頭２４バイト）に対する位置のクロックを
マスクし、かつ受信したデータ中のバイト・スタッフ信
号によって、ポジティブ・スタッフまたはネガティブ・
スタッフを行って、受信したデータ中の主信号情報のみ
に対応するクロックを発生するものであって、図２５
（ｂ），（ｃ）において斜線を施して示す部分を除いた
部分についてのクロックを発生する。

【００４５】バッファメモリ２は、エラスティックメモ
リからなり、書き込みクロック発生部１からのクロック
によって、同期伝送網のＳＰＥデータのみを格納する。
バイト−ビット変換部３は、バイト・スタッフ信号を受
けて、このバイト・スタッフの歯抜けクロックまたは挿
入クロックを、所定のフレーム数（例えば１０〜５００
フレーム）ごとに１回、１ビットずつ発生することによ
って、平滑化する（薄める）ためのビット・スタッフ信
号を発生する。

【００４６】ビット・スタッフ部４は、同期クロック生
成部６からの、同期伝送網からの連続クロックに同期し
た高速クロック（伝送路クロック）を、オーバーヘッド
位置のクロックのみをマスクし、かつビット・スタッフ
信号によりビット・スタッフを行って、バッファメモリ
２の読み出しクロックを発生する。

【００４７】平滑化部５は、ビット・スタッフ部４の出
力クロックを書き込みクロックとして、バッファメモリ
２から読み出されたデータを書き込むとともに、オーバ
ーヘッドバイト位置のクロック歯抜けの平滑化を行っ
て、非同期伝送網データを発生する。なお、後述するよ
うに、書き込みクロック発生部１，バッファメモリ２，
バイト−ビット変換部３およびビット・スタッフ部４に
おいても、オーバーヘッドバイト以外のクロックについ
ての平滑化部を構成している。

【００４８】図２は、本発明のジッタ抑圧回路の作用を
説明するものであって、（ａ）は概略構成を示し、
（ｂ）は動作タイムチャートを示す。

【００４９】本発明のジッタ抑圧回路は、同期クロック
生成部６において再生した同期伝送網再生クロック（Ｓ
ＴＭ−１またはＳＴＭ−Ｎ（ＳＴＭ−１×Ｎ）クロッ
ク）に対して、ビット・スタッフ部において、バイト−
ビット変換部からの制御に従って、ビット・スタッフ制
御を行って、非同期伝送網のクロックを生成することに
よって、非同期網のジッタ量を１ビット以下にする。こ
の場合のビット・スタッフ制御の方法としては、以下の
ように種々の場合がある。

【００５０】以下、本発明の課題を解決するための具体
的手段を掲げる。

【００５１】(1) 非同期伝送網からの主信号データにバ
イト・スタッフを行って同期伝送網のフレームを形成し
て転送された同期伝送網の信号から、同期伝送網のフレ
ームを解いて主信号データを取り出して非同期伝送網へ
送出する際に、バイト・スタッフに基づいて生じる非同
期伝送網のクロックのジッタを抑圧するジッタ抑圧回路
において、同期伝送網の連続クロックからオーバヘッド
信号に対応する位置のクロックをマスクするとともに、
受信データ中のバイト・スタッフ信号によってポジティ
ブ・スタッフまたはネガティブ・スタッフを行って、受
信データ中の主信号情報のみに対応する書き込みクロッ
クを発生する書き込みクロック発生部１と、この書き込
みクロックによって主信号情報を格納するバッファメモ
リ２と、バイト・スタッフ信号に基づいてビット・スタ
ッフ動作の回数を一定時間内の移動平均によって平滑化
するビット・スタッフ信号を発生するバイト−ビット変
換部３と、同期伝送網の連続クロックに同期した高速ク
ロックを生成する同期クロック生成部６と、可変分周部
４２を備え、前記高速クロックからビット・スタッフ信
号の周期で分周比が変化する可変分周クロックを発生す
るとともに、この可変分周クロックにおけるオーバーヘ
ッド信号に対応する位置のクロックをマスクした読み出
しクロックを発生するビット・スタッフ部４と、この読
み出しクロックによってビット・スタッフを行ってバッ
ファメモリ２から読み出されたデータを書き込み、オー
バーヘッド位置のクロックの歯抜けの平滑化を行って非
同期伝送網データを出力する平滑化部５とを備える。

【００５２】(2) (1) の場合に、可変分周部４２が、そ
れぞれ高速クロックを分周する１／（Ｍ−１）（Ｍは高
速クロックから前記読み出しクロックへの分周比）分周
カウンタ４１１と、１／Ｍ分周カウンタ４１２と、１／
（Ｍ＋１）分周カウンタ４１３と、各分周カウンタの分
周クロックを切り替えて出力するセレクタ４１５とを備
え、ビット・スタッフ未制御時は、１／Ｍ分周クロック
を出力するとともに、ポジティブ・スタッフ制御時は、
１／Ｍ分周クロックと１／（Ｍ＋１）分周クロックとを
切り替えて出力し、ネガティブ・スタッフ制御時は、１
／Ｍ分周クロックと１／（Ｍ−１）分周クロックとを切
り替えて出力することによって可変分周クロックを発生
する。

【００５３】(3) (1) の場合に、可変分周部４２が、そ
れぞれ高速クロックを分周する１／Ｍ分周カウンタ４１
２と、１／（Ｍ＋１）分周カウンタ４１３と、高速クロ
ックの反転クロックを分周する反転の１／Ｍ分周カウン
タ４１７と、各分周カウンタの分周クロックを切り替え
て出力するセレクタ４１５とを備え、ビット・スタッフ
未制御時は、１／Ｍ分周クロックを出力するとともに、
ポジティブ・スタッフ制御時は、１／（Ｍ＋１）分周ク
ロックと反転の１／Ｍ分周とを切り替えて出力し、ネガ
ティブ・スタッフ制御時は、１／Ｍ分周クロックと反転
の１／Ｍ分周クロックとを切り替えて出力することによ
って可変分周クロックを発生する。

【００５４】(4) (1) の場合に、可変分周部４２が、そ
れぞれ高速クロックのＮ（Ｎ＞２）倍のクロックを分周
する１／（Ｍ−１）分周カウンタ４１１と、１／Ｍ分周
カウンタ４１２と、１／（Ｍ＋１）分周カウンタ４１３
と、各分周カウンタの分周クロックを切り替えて出力す
るセレクタ４１５と、ビット・スタッフ信号のタイミン
グを分割した信号を発生するサブ・ビット変換部４１８
とを備え、ビット・スタッフ未制御時は、１／Ｍ分周ク
ロックを出力するとともに、ポジティブ・スタッフ制御
時は、１／Ｍ分周クロックと１／（Ｍ＋１）分周クロッ
クとを分割したタイミングの信号の周期で切り替えて出
力し、ネガティブ・スタッフ制御時は、１／Ｍ分周クロ
ックと１／（Ｍ−１）分周クロックとを分割したタイミ
ングの信号の周期で切り替えて出力することによって前
記可変分周クロックを発生する。

【００５５】(5) (1) の場合に、可変分周部４２が、高
速クロックの３Ｎ（Ｎ＞２）倍のクロックから３相のク
ロックを作成する１５５Ｍ生成部４１９と、ビット・ス
タッフ信号に応じて、この３相のクロックを切り替えて
出力するセレクタ４１５と、この出力クロックを１／Ｍ
分周する１／Ｍ分周カウンタ４１２とを備え、ビット・
スタッフ未制御時は、中位の位相の分周クロックを出力
するとともに、ポジティブ・スタッフ制御時は、中位の
位相の分周クロックと位相が遅れた分周クロックとを切
り替えて出力し、ネガティブ・スタッフ制御時は、中位
の位相の分周クロックと位相が進んだ分周クロックとを
切り替えて出力することによって可変分周クロックを発
生する。

【００５６】(6) (1) の場合に、可変分周部４２が、高
速クロックの３Ｎ（Ｎ＞２）倍のクロックから３相のク
ロックを作成する１５５Ｍ生成部４１９と、この３相の
クロックをそれぞれ分周する３つの１／Ｍ分周カウンタ
４１２，４１７，４２１と、ビット・スタッフ信号に応
じて、３つの分周クロックを切り替えて出力するセレク
タ４１５とを備え、ビット・スタッフ未制御時は、中位
の位相の分周クロックを出力するとともに、ポジティブ
・スタッフ制御時は、中位の位相の分周クロックと位相
が遅れた分周クロックとを切り替えて出力し、ネガティ
ブ・スタッフ制御時は、中位の位相の分周クロックと位
相が進んだ分周クロックとを切り替えて出力することに
よって可変分周クロックを発生する。

【００５７】(7) (1) の場合に、可変分周部４２が、高
速クロックのＮ（Ｎ＞１）倍のクロックを分周する１／
Ｍ分周カウンタ４１２と、１／Ｍ分周カウンタ４１２に
初期値を設定するデコード部４２２とを備え、ビット・
スタッフ未制御時は、１／Ｍ分周クロックを出力すると
ともに、ポジティブ・スタッフ制御時は、１／（Ｍ＋
１）分周を行うように１／Ｍ分周カウンタ４１２に初期
値を設定することによって１／Ｍ分周クロックと１／
（Ｍ＋１）分周クロックとを切り替えて出力し、ネガテ
ィブ・スタッフ制御時は、１／（Ｍ−１）分周を行うよ
うに１／Ｍ分周カウンタ４１２に初期値を設定すること
によって１／Ｍ分周クロックと１／（Ｍ＋１）分周クロ
ックとを切り替えて出力することによって可変分周クロ
ックを発生する。

【００５８】(8) (1) の場合に、可変分周部４２が、高
速クロックのＮ（Ｎ＞１）倍のクロックを分周する１／
Ｍ分周カウンタ４１２と、このＮ倍のクロックの反転ク
ロックを分周する反転の１／Ｍ分周カウンタ４１７と、
反転の１／Ｍ分周カウンタ４１７に初期値を設定するデ
コード部４２２と、１／Ｍ分周カウンタ４１２の出力と
反転の１／Ｍ分周カウンタ４１７の出力とを切り替えて
出力するセレクタ４１５とを備え、ビット・スタッフ未
制御時は、１／Ｍ分周クロックを出力するとともに、ポ
ジティブ・スタッフ制御時は、１／（Ｍ＋１）分周を行
うように反転の１／Ｍ分周カウンタ４１７に初期値を設
定することによって１／Ｍ分周クロックと１／（Ｍ＋
１）分周クロックとを切り替えて出力し、ネガティブ・
スタッフ制御時は、１／（Ｍ−１）分周を行うように反
転の１／Ｍ分周カウンタ４１７に初期値を設定すること
によって１／Ｍ分周クロックと１／（Ｍ＋１）分周クロ
ックとを切り替えて出力することによって可変分周クロ
ックを発生する。

【００５９】(9) (1) の場合に、可変分周部４２が、高
速クロックのＮ（Ｎ＞１）倍のクロックをＡ／Ｂ（Ａ，
Ｂは素数，Ａ＜Ｂ，Ａ／Ｂ≒１／２４）分周するＡ／Ｂ
分周カウンタ４２３と、Ａ／Ｂ分周カウンタ４２３に初
期値を設定するデコード部４２２とを備え、ビット・ス
タッフ未制御時は、Ａ／Ｂ分周カウンタ４２３が１／Ｍ
分周を行ない、ポジティブ・スタッフ制御時は、Ａ／
（Ｂ＋１）分周を行うような初期値を設定することによ
ってＡ／Ｂ分周カウンタ４２３が１／Ｍ分周とＡ／（Ｂ
＋１）分周とを切り替えて行ない、ネガティブ・スタッ
フ制御時は、Ａ／（Ｂ−１）分周を行うような初期値を
設定することによってＡ／Ｂ分周カウンタ４２３が１／
Ｍ分周とＡ／（Ｂ−１）分周とを切り替えて行なうこと
によって、可変分周クロックを発生する。

【００６０】(10) (1) の場合に、可変分周部４２が、
それぞれ高速クロックを分周する１／（Ｍ−１）分周カ
ウンタ４１１と、１／Ｍ分周カウンタ４１２と、１／
（Ｍ＋１）分周カウンタ４１３と、各分周カウンタの分
周クロックを切り替えて出力するセレクタ４１５と、高
速クロックを分周する１／（Ｍ−１）（Ｍ＋１）分周カ
ウンタ４２５と、１／（Ｍ−１）（Ｍ＋１）分周クロッ
クのタイミングでビット・スタッフ信号をラッチしてセ
レクタ４１５を切り替えるラッチ４２６とを備え、ビッ
ト・スタッフ未制御時は、１／Ｍ分周クロックを出力す
るとともに、ポジティブ・スタッフ制御時は、１／Ｍ分
周クロックと１／（Ｍ＋１）分周クロックとを１／（Ｍ
−１）（Ｍ＋１）分周クロックの周期で切り替えて出力
し、ネガティブ・スタッフ制御時は、１／Ｍ分周クロッ
クと１／（Ｍ−１）分周クロックとを１／（Ｍ−１）
（Ｍ＋１）分周クロックの周期で切り替えて出力するこ
とによって可変分周クロックを発生する。

【００６１】

【発明の実施の形態】図３は、本発明のジッタ抑圧回路
の一実施形態を示したものであって、図２８の場合と同
じものを同じ番号で示している。図１に示された書き込
みクロック発生部１は、フレーム同期回路１１，フレー
ム・タイミング発生回路１２，ポインタ処理回路１３お
よび書き込みクロック生成部１４とから構成されてい
る。またビット・スタッフ部４は、読み出しクロック生
成部４１で構成されており、平滑化部５は、ジッタ・バ
ッファ５１と、アナログＰＬＬ回路５２とで構成されて
いる。同期クロック生成部６は、アナログＰＬＬ回路６
１で構成されている７は同期伝送網データをシリアル／
パラレル変換する第１のＳ／Ｐ変換部、８は同期伝送網
の連続クロックをシリアル／パラレル変換する第２のＳ
／Ｐ変換部である。

【００６２】フレーム同期回路１１は、同期伝送網のデ
ータにおけるフレーム同期信号の位置を、連続クロック
に基づいて検出して、フレーム・タイミング発生回路１
２に伝える。フレーム・タイミング発生回路１２は、フ
レーム同期信号に基づいて、図２５において斜線を施し
て示したオーバーヘッドバイト（ＳＯＨ ＢＹＴＥ）位
置と、ポジティブ・スタッフ時にクロックが消失するＨ
３ ＢＹＴＥの次のＢＹＴＥ位置と、ネガティブ・スタ
ッフ時にクロックが挿入されるＨ３ ＢＹＴＥ位置とを
書き込みクロック生成部１４に伝えるとともに、バイト
・スタッフに関係するバイトＨ１，Ｈ２の、入力データ
中の位置を示す信号をポインタ処理回路１３に伝える。

【００６３】ポインタ処理回路１３では、フレーム・タ
イミング発生回路１２からのタイミングに従って、同期
伝送網のデータから、バイトＨ１，Ｈ２を抜き出し、ノ
ーマル状態，ポジティブ・スタッフ状態およびネガティ
ブ・スタッフ状態を判断して、それぞれを示す信号を書
き込みクロック生成部１４とバイト−ビット変換部３に
伝える。

【００６４】書き込みクロック生成部１４は、フレーム
・タイミング発生回路１２からのオーバーヘッドバイト
（ＳＯＨ ＢＹＴＥ）位置，Ｈ３ ＢＹＴＥ位置および
Ｈ３ＢＹＴＥの次のＢＹＴＥ位置と、ポインタ処理回路
１３からのノーマル／ポジティブ・スタッフ／ネガティ
ブ・スタッフの信号によって、図２９に示すように、バ
ッファメモリ２へ、図２５（ｂ），（ｃ）において斜線
を施して示す部分について歯抜け状態となったクロック
を生成する。

【００６５】この結果、データＳＰＥに対応するクロッ
クだけがバッファメモリ２に与えられ、バッファメモリ
２には、データＳＰＥだけが密に隙間なく詰め込まれ
て、書き込まれることになる。

【００６６】また、平滑化部５とは別の平滑化を行うた
めの演算部であるバイト−ビット変換部３は、ポインタ
処理回路２３からのバイト単位のポジティブ・スタッフ
信号またはネガティブ・スタッフ信号を受けて、図３０
に示すように、１回のスタッフ結果を２４回に均等に分
散させた、１ビット抜きまたは１ビット挿入のビット・
スタッフ信号を発生して、読み出しクロック生成部４１
へ送出する。

【００６７】なおこの際、アナログＰＬＬ回路６１で、
伝送路クロックのＮ倍のクロックを生成する場合は、２
４×Ｎ回に均等に分散させた、１ビット抜きまたは１ビ
ット挿入のビット・スタッフ信号を発生する。

【００６８】アナログＰＬＬ回路６１は、伝送路クロッ
クから作られた連続クロック（装置内処理のため、低速
に分周されたクロック）を基に、伝送路クロックまたは
伝送路クロックのＮ倍のクロックを生成して、読み出し
クロック生成部４１へ送出する。

【００６９】図４は、読み出しクロック生成部の構成例
を示したものである。読み出しクロック生成部４１にお
いて、可変分周部４２は、アナログＰＬＬ回路６１から
のクロックを分周するが、この際、図３に示されたバイ
ト−ビット変換部３からのポジティブ・ビット・スタッ
フ信号またはネガティブ・ビット・スタッフ信号に応じ
て、１／Ｍ−１，１／Ｍまたは１／Ｍ＋１のいずれかの
分周比で分周する。

【００７０】すなわち、１回のスタッフを２４回に均等
に分散させた１ビット抜きのビット・スタッフ信号（ポ
ジティブ・ビット・スタッフ信号）を受けたときは、１
多い分周（１／Ｍ＋１分周）を２４回行ない、１回のス
タッフを２４回に均等に分散させた１ビット挿入のビッ
ト・スタッフ信号（ネガティブ・ビット・スタッフ信
号）を受けたときは、１少ない分周（１／Ｍ−１分周）
を２４回行ない、いずれの信号も受けないときは、１／
Ｍの固定の分周を行う。

【００７１】なお、アナログＰＬＬ回路６１で、伝送路
クロックのＮ倍のクロックを生成する場合は、２４×Ｎ
回に均等に分散させた１ビット抜きまたは１ビット挿入
のビット・スタッフ信号によって、同様に２４×Ｎ回の
分周を発生させる。

【００７２】可変分周部４２からの分周クロックは、自
走のフレームカウンタ４３に入力される。フレームカウ
ンタ４３は、図２５に示されたＳＴＭフレームをカウン
トして、フレームの先頭を示す信号を出力する。

【００７３】デコーダ（ＤＥＣ）４４は、フレームの先
頭位置に基づいて、図２５（ａ）に示すＯＨＢ部分を示
すマスク信号を作成して、マスク部４５に入力する。マ
スク部４５は、マスク信号に基づいて可変分周部４２か
らのクロックをマスクして、バッファメモリ２へ読み出
しクロックとして送出し、ジッタ・バッファ５１へ書き
込みクロックとして送出する。

【００７４】このようにして、バイト・スタッフに従っ
てバッファメモリ２に書き込まれた同期伝送網データ
は、ビット・スタッフに変換され平滑化された形で読み
出されるので、ポインタアクションに起因するジッタが
十分に抑圧されて、ジッタ・バッファ５１に書き込まれ
る。

【００７５】さらに、ジッタ・バッファ５１では、前述
のように、バッファメモリ２で十分平滑化されなかった
オーバーヘッドバイトＨ１〜Ｈ３について、アナログＰ
ＬＬ回路５２でさらに平滑化することができる。

【００７６】図５は、可変分周部の構成例（１）を示し
たものであって、図３および図４の場合と同じものを同
じ番号で示している。アナログＰＬＬ回路６１は、ＳＴ
Ｍ−１クロック（１５５．５２ＭHz）を生成する。

【００７７】１／（Ｍ−１）分周カウンタ４１１，１／
Ｍ分周カウンタ４１２および１／（Ｍ＋１）分周カウン
タ４１３は、それぞれ、１５５．５２ＭHzのクロック
を、１／（Ｍ−１）分周クロックと、１／Ｍ分周クロッ
クと、１／（Ｍ＋１）分周クロックとに分周する。

【００７８】切替え位相監視部４１４は、バイト−ビッ
ト変換部３からのポジティブ・ビット・スタッフ信号
（ＰＯＪ）とネガティブ・ビット・スタッフ信号（ＮＥ
Ｇ）と、各分周カウンタの出力位相とを監視して、セレ
クタ４１５に対する切り替え信号を発生する。セレクタ
４１５は、切り替え信号に応じて、各分周カウンタの出
力を切り替えて、マスク部４５とフレームカウンタ４３
へ出力し、これによって、１ビット制御による平滑化を
行って、ジッタを抑圧する。

【００７９】図６は、図５の場合の１ビットリーク動作
を示したものであって、はポジティブ・スタッフ時を
示し、はネガティブ・スタッフ時を示している。

【００８０】ポジティブ・スタッフ発生時は、１／Ｍ分
周クロックと１／（Ｍ＋１）分周クロックとに対して、
図６に示すような切り替えを、単位時間に２４回繰り
返して、１５５Ｍビット幅のジッタを２４回発生させる
ことによって、ジッタ量を分散させてジッタの低減を行
う。

【００８１】ネガティブ・スタッフ発生時は、１／Ｍ分
周クロックと１／（Ｍ−１）分周クロックとに対して、
図６に示すような切り替えを、単位時間に２４回繰り
返して、１５５Ｍビット幅のジッタを２４回発生させる
ことによって、ジッタ量を分散させてジッタの低減を行
う。

【００８２】ジッタを分散させる単位時間は、同期網装
置の周波数偏差によって決定される。装置の周波数偏差
を±２０ｐｐｍとすると、ポインタアクションは最大で
も、ＳＴＭ１速度×装置間の最大周波数偏差÷１回のス
タッフで発生するビット数 ＝１５５．５２×１０⁶ ×４０×１０^-6 ÷ ２４ ＝２５９．２回／秒 であって、１フレームでの発生頻度は０．０３２４回で
あり、平均して３０．９フレームに１回となる。

【００８３】このため、ジッタ分散の単位時間は、３０
フレームの時間となる。また、Ｎ回連続のポインタ・ア
クションまで許容する場合は、３０×Ｎフレームの時間
となる。

【００８４】このように、図５に示された構成例によれ
ば、１回のポインタ・アクションを単位時間内に、同期
伝送速度である１５５ＭHzで２４回（２４は１回のポイ
ンタ・アクションによる移動ビット数）の位相変動に分
散して、非同期伝送網へのジッタ量を低減することがで
きる。この場合のジッタ量は、１５５ＭHzに対して１ビ
ット分となる（図６参照）。

【００８５】図７は、可変分周部の構成例（２）を示し
たものであって、図５の場合と同じものを同じ番号で示
している。図中、反転部４１６は、アナログＰＬＬ回路
６１からのクロックを反転して、第２の１／Ｍ分周カウ
ンタ４１７に与える。

【００８６】図７の構成においては、図５に示された構
成において、アナログＰＬＬ回路６１からの反転クロッ
クを分周する１／（Ｍ）分周カウンタ４１７を追加する
ことによって、半ビット（０．５ビット）単位の制御を
行う。

【００８７】図８は、図７の場合の１ビットリーク動作
を示したものであって、はポジティブ・スタッフ時を
示し、はネガティブ・スタッフ時を示している。図
中、＊は反転クロックを示す。

【００８８】ポジティブ・スタッフ発生時は、正転の１
／（Ｍ＋１）分周カウンタと、反転の１／Ｍ分周カウン
タとに対して、図８に示すような切り替えを、単位時
間に４８回繰り返して、１５５Ｍビット幅のジッタを４
８回発生させることによって、ジッタ量を分散させてジ
ッタの低減を行う。

【００８９】ネガティブ・スタッフ発生時は、正転の１
／Ｍ分周カウンタと、反転の１／Ｍ分周カウンタとに対
して、図８に示すような切り替えを、単位時間に４８
回繰り返して、１５５Ｍビット幅のジッタを４８回発生
させることによって、ジッタ量を分散させてジッタの低
減を行う。

【００９０】図７に示された構成例によれぱ、１回のポ
インタ・アクションを単位時間内に、同期伝送速度であ
る１５５ＭHzの半相で４８回（４８は１回のポインタ・
アクションによる移動ビット数）の位相変動に分散し
て、非同期伝送網へのジッタ量を低減することができ
る。この場合のジッタ量は、１５５ＭHzに対して１ビッ
ト分となる（図８参照）。

【００９１】図９は、可変分周部の構成例（３）を示し
たものであって、同期クロック生成部と可変分周部の構
成例を示し、図５の場合と同じものを同じ番号で示して
いる。アナログＰＬＬ回路６１は、ＳＴＭ−１×Ｎクロ
ック（１５５．５２ＭHz×Ｎ（Ｎ＞２））を生成する。

【００９２】可変分周部４２において、１／（Ｍ−１）
分周カウンタ４１１，１／Ｍ分周カウンタ４１２および
１／（Ｍ＋１）分周カウンタ４１３は、１５５．５２Ｍ
Hz×Ｎのクロックを、それぞれ１／（Ｍ−１），１／
Ｍ，１／（Ｍ＋１）に分周する。

【００９３】サブ・ビット変換部４１８は、バイト−ビ
ット変換部３からの制御信号（１回のポインタ・アクシ
ョンを単位時間内に２４回に分散した制御信号）を受け
て、制御信号間隔の間をさらにＮ分割した信号を発生す
る。切替え位相監視部４１４は、各分周カウンタの出力
位相を監視して、サブ・ビット変換部４１８からの制御
信号に応じて、セレクタ４１５に対する切り替え信号を
発生する。セレクタ４１５は、切り替え信号に応じて、
各分周カウンタの出力を切り替えて、マスク部４５とフ
レームメモリ４３へ出力し、これによって、１／Ｎビッ
ト制御による平滑化を行って、ジッタを抑圧する。

【００９４】図１０は、サブ・ビット変換部出力のタイ
ムチャートを示したものであって、単位時間に２４回発
生するバイト−ビット変換部の制御信号の１出力間隔を
さらにＮ分割することによって、サブ・ビット変換部の
出力が生成されることが示されている。

【００９５】図１０に示された構成例によれぱ、１回の
ポインタ・アクションを単位時間内に、１５５Ｍ×ＮHz
の速度で２４×Ｎ回（２４は１回のポインタ・アクショ
ンによる移動ビット数）の位相変動に分散して、非同期
伝送網へのジッタ量を低減できる。ジッタ量は、１５５
ＭHzに対して１ビット分となる（図１０参照）。

【００９６】図１１は、可変分周部の構成例（４）を示
したものであって、図５の場合と同じものを同じ番号で
示している。アナログＰＬＬ回路６１は、ＳＴＭ−１×
３Ｎクロック（１５５．５２ＭHz×３Ｎ（Ｎ＞２））を
生成する。

【００９７】可変分周部４２において、１５５Ｍ生成部
４１９は、位相の異なる３種類の１５５ＭHzクロックを
生成する。この際、３種類のクロックの位相差は、１５
５ＭHzの１ビット以内とする。セレクタ部（ＳＥＬ）４
１５は、切替え位相監視部４１４の制御に基づいて、３
種類のクロックから１つを選択する。

【００９８】１／Ｍ分周カウンタ４１２は、選択された
クロックを分周して、マスク部４５とフレームメモリ４
３に対するクロックを作成する。切替え位相監視部４１
４は、バイト−ビット変換部３からの、ポジティブ・ビ
ット・スタッフ信号（ＰＯＪ）とネガティブ・ビット・
スタッフ信号（ＮＥＧ）と、１５５ＭHz生成部４１９か
らの位相情報とによって、３種類のクロックの位相を監
視し、分周カウンタ４２０からのクロックによってタイ
ミングをとって切替え信号を発生する。

【００９９】図１１に示された構成例によれば、１回の
ポインタ・アクションを単位時間内に、１５５ＭHzの速
度で２４回（２４は１回のポインタ・アクションによる
移動ビット数）の位相変動に分散することによって、非
同期伝送網へのジッタ量を低減することができる。この
場合のジッタ量は、１５５ＭHzに対して１ビット分とな
る。

【０１００】図１２は、可変分周部の構成例（５）を示
したものであって、前掲各図の場合と同じものを同じ番
号で示している。アナログＰＬＬ回路６１は、ＳＴＭ−
１×３Ｎクロック（１５５．５２ＭHz×３Ｎ（Ｎ＞
２））を生成する。

【０１０１】可変分周部４２において、１５５Ｍ生成部
４１９は、位相の異なる３種類の１５５ＭHzクロックを
生成する。この際、３種類のクロックの位相差は、１５
５ＭHzの１ビット以内とする。各１／Ｍ分周カウンタ４
１２，４１７，４２１は、１５５Ｍ生成部４１９からの
３種類のクロックを、それぞれ１／Ｍ分周する。セレク
タ部（ＳＥＬ）４１５は、各１／Ｍ分周カウンタ４１
２，４１７，４２１からの、３種類の１／Ｍ分周された
クロックを選択して、マスク部４５とフレームメモリ４
３に対するクロックを作成する。

【０１０２】切替え位相監視部４１４は、バイト−ビッ
ト変換部３からの、ポジティブ・ビット・スタッフ信号
（ＰＯＪ）とネガティブ・ビット・スタッフ信号（ＮＥ
Ｇ）に応じて、１／Ｍ分周カウンタからの位相を監視
し、タイミングをとってセレクタ部（ＳＥＬ）４１５に
対する切替え信号を発生する。

【０１０３】図１２に示された構成例によれば、１回の
ポインタ・アクションを単位時間内に、１５５ＭHzの速
度で２４回（２４は１回のポインタ・アクションによる
移動ビット数）の位相変動に分散することによって、非
同期伝送網へのジッタ量を低減することができる。この
場合のジッタ量は、１５５ＭHzに対して１ビット分とな
る。

【０１０４】図１３は、可変分周部の構成例（６）を示
したものであって、前掲各図の場合と同じものを同じ番
号で示している。アナログＰＬＬ回路６１は、ＳＴＭ−
１×Ｎクロック（１５５．５２ＭHz×Ｎ（Ｎ＞１））を
生成する。

【０１０５】可変分周部４２において、１／Ｍ分周カウ
ンタ部４１２は、同期クロック生成部６からの１５５Ｍ
Hz×Ｎのクロックを分周する。デコード部４２２は、バ
イト−ビット変換部３からのポジティブ・ビット・スタ
ッフ信号（ＰＯＪ）とネガティブ・ビット・スタッフ信
号（ＮＥＧ）に応じて、１／Ｍ分周カウンタ４１１のク
ロックによってタイミングをとって、１／Ｍ分周カウン
タ４１２の初期値を設定する。

【０１０６】図１３に示された構成例は、次のような動
作を行う。 (1) 通常時 バイト／ビット変換部３からの制御がなく、デコード部
４２２は、常に１／Ｍ分周カウンタ４１２が１／Ｍ分周
を行うような初期値を、１／Ｍ分周カウンタ４１２に設
定する。

【０１０７】(2) ポジティブ制御発生時 バイト／ビット変換部３からポジティブ制御発生時は、
デコード部４２２は、１／ Ｍ分周カウンタ４１２が１
／（Ｍ＋１）分周を行うような初期値を、１／Ｍ分周カ
ウンタ４１２に設定する。

【０１０８】(3) ポジティブ制御発生時 バイト／ビット変換部３からネガティブ制御発生時は、
デコード部４２２は、１／Ｍ分周カウンタ４１２が１／
（Ｍ−１）分周を行うような初期値を、１／Ｍ分周カウ
ンタ４１２に設定する。

【０１０９】図１３に示された構成例によれば、１回の
ポインタ・アクションを単位時間内に、１５５ＭHz×Ｎ
の速度で２４×Ｎ回（２４は１回のポインタ・アクショ
ンによる移動ビット数）の位相変動に分散することによ
って、非同期伝送網へのジッタ量を低減することができ
る。この場合のジッタ量は、１５５ＭHzに対してＮビッ
ト分となる。

【０１１０】図１４は、可変分周部の構成例（７）を示
したものであって、前掲各図の場合と同じものを同じ番
号で示している。アナログＰＬＬ回路６１は、ＳＴＭ−
１×Ｎクロック（１５５．５２ＭHz×Ｎ（Ｎ＞１））を
生成する。

【０１１１】可変分周部４２において、１／Ｍ分周カウ
ンタ部４１２は、同期クロック生成部６からの１５５Ｍ
Hz×Ｎのクロックを分周する。反転部４１６は同期クロ
ック生成部６からの１５５ＭHz×Ｎのクロックを反転
し、１／Ｍ分周カウンタ部４１７は、反転部４１５から
の１５５ＭHz×Ｎの反転クロックを分周する。デコード
部４２２は、バイト−ビット変換部３からのポジティブ
・ビット・スタッフ信号（ＰＯＪ）とネガティブ・ビッ
ト・スタッフ信号（ＮＥＧ）に応じて、１／Ｍ分周カウ
ンタ４１２，４１７の初期値を設定する。

【０１１２】図１４に示された構成例は、次のような動
作を行う。 (1) 通常時 バイト／ビット変換部３からの制御がなく、ＳＥＬ部４
１５は、常に１／Ｍ分周カウンタ４１２を選択し、１／
Ｍ分周クロックを送出する。

【０１１３】(2) ポジティブ制御発生時 バイト／ビット変換部３からポジティブ制御発生時は、
ＳＥＬ部４１５は１／Ｍ分周カウンタ４１７を選択し、
デコード部４２２は１／Ｍ分周カウンタ４１７が１／
（Ｍ＋１）分周を行うような初期値を、１／Ｍ分周カウ
ンタ４１７に設定する。

【０１１４】(3) ポジティブ制御発生時 バイト／ビット変換部３からネガティブ制御発生時は、
ＳＥＬ部４１５は１／Ｍ分周カウンタ４１７を選択し、
デコード部４２２は１／Ｍ分周カウンタ４１７が１／
（Ｍ−１）分周を行うような初期値を、１／Ｍ分周カウ
ンタ４１７に設定する。

【０１１５】図１４に示された構成例によれば、１回の
ポインタ・アクションを単位時間内に、１５５ＭHz×Ｎ
の速度で２４×Ｎ回（２４は１回のポインタ・アクショ
ンによる移動ビット数）の位相変動に分散することによ
って、非同期伝送網へのジッタ量を低減することができ
る。この場合のジッタ量は、１５５ＭHzに対してＮビッ
ト分となる。

【０１１６】図１５は、可変分周部の構成例（８）を示
したものであって、前掲各図の場合と同じものを同じ番
号で示している。アナログＰＬＬ回路６１は、ＳＴＭ−
１×Ｎクロック（１５５．５２ＭHz×Ｎ（Ｎ＞１））を
生成する。

【０１１７】可変分周部４２において、Ａ／Ｂ分周カウ
ンタ部４２３は、可変素数分周回路を構成し、同期クロ
ック生成部６からの１５５ＭHz×ＮのクロックをＡ／Ｂ
（Ａ，Ｂはともに素数。Ａ＜Ｂ，かつＡ／Ｂ≒１／２
４）分周する。この際、Ａ／Ｂは１／２４でないため、
余剰が発生するので、この余剰を次回の単位時間に繰り
越す。累積部４２４は、この繰越値を保存する。

【０１１８】デコード部４２２は、バイト−ビット変換
部３からのポジティブ・ビット・スタッフ信号（ＰＯ
Ｊ）とネガティブ・ビット・スタッフ信号（ＮＥＧ）に
応じて、Ａ／Ｂ分周カウンタ４２３の初期値を設定す
る。

【０１１９】図１４に示された構成例は、次のような動
作を行う。 (1) 通常時 バイト／ビット変換部３からの制御がなく、デコード部
４２２は、常にＡ／Ｂ分周カウンタ４２３が１／Ｍ分周
を行うような初期値を、Ａ／Ｂ分周カウンタ４２３に設
定する。

【０１２０】(2) ポジティブ制御発生時 バイト／ビット変換部３からポジティブ制御発生時は、
デコード部４２２は、Ａ／Ｂ分周カウンタ４２３がＡ／
（Ｂ＋１）分周を行うような初期値を、Ａ／Ｂ分周カウ
ンタ４２３に設定する。

【０１２１】(3) ポジティブ制御発生時 バイト／ビット変換部３からネガティブ制御発生時は、
デコード部４２２は、Ａ／Ｂ分周カウンタ４２３がＡ／
（Ｂ−１）分周を行うような初期値を、Ａ／Ｂ分周カウ
ンタ４２３に設定する。

【０１２２】図１５に示された構成例によれば、１回の
ポインタ・アクションを単位時間内に、１５５ＭHz×Ｎ
の速度で２４×Ｎまたは２４×Ｎ±１回（２４は１回の
ポインタ・アクションによる移動ビット数）の位相変動
に分散することによって、非同期伝送網へのジッタ量を
低減することができる。この場合のジッタ量は、１５５
ＭHzに対してＮビット分となる。

【０１２３】図１６は、本発明の具体的構成例（１）を
示したものであって、可変分周部の構成例（１）の場合
のアナログＰＬＬ回路と可変分周部の詳細構成を例示
し、図５の場合と同じものを同じ番号で示している。

【０１２４】アナログＰＬＬ回路６１において、発振器
６１１は、ＳＴＭ−１クロック（１５５．５２ＭHz）の
周波数の信号を発生する。分周器（１／Ｎ）６１２は、
発振器６１１の出力周波数を１／Ｎに分周する。位相比
較器（ＰＣ）６１３は同期伝送網の分周クロック入力
と、分周器６１２の分周出力とを比較して、位相誤差の
信号を出力する。ローパスフィルタ（ＬＰＦ）６１４
は、位相比較器６１３の出力を帯域制限して、発振器６
１１に対する周波数制御信号を発生する。

【０１２５】可変分周部４２において、１／（Ｍ−１）
分周カウンタ４１１，１／Ｍ分周カウンタ４１２および
１／（Ｍ＋１）分周カウンタ４１３は、アナログＰＬＬ
回路６１からのクロックをそれぞれ１／（Ｍ−１），１
／Ｍおよび１／（Ｍ＋１）に分周する。

【０１２６】デコーダ（ＤＥＣ）１，デコーダ（ＤＥ
Ｃ）２およびデコーダ（ＤＥＣ）３は、それぞれ１／
（Ｍ−１）分周カウンタ４１１，１／Ｍ分周カウンタ４
１２および１／（Ｍ＋１）分周カウンタ４１３の出力を
ＳＥＬ４１５において切り替える際の、切替え可能領域
をデコードした出力を発生する。

【０１２７】アンドゲート（ＡＮＤ）１は、ＤＥＣ１，
ＤＥＣ２の出力によってＩＮＣ動作時のセレクタ（ＳＥ
Ｌ）４１５切替えタイミングを生成する。アンドゲート
（ＡＮＤ）２は、ＤＥＣ２，ＤＥＣ３の出力によってＤ
ＥＣ動作時のセレクタ（ＳＥＬ）４１５切替えタイミン
グを生成する。ここでＩＮＣ動作は、ポジティブ・スタ
ッフの発生によって、クロックが増加する場合の動作を
指し、ＤＥＣ動作は、ネガティブ・スタッフの発生によ
って、クロックが減少する場合の動作を指している。

【０１２８】ラッチ（ＳＲ）１は、バイト−ビット変換
部３からのネガティブ・ビット・スタッフ信号（ＮＥ
Ｇ）によってセットし、ＡＮＤ１の出力によってリセッ
トする。ラッチ（ＳＲ）２は、バイト−ビット変換部３
からのポジティブ・ビット・スタッフ信号（ＰＯＪ）に
よってセットし、ＡＮＤ２の出力によってリセットす
る。カウンタ１，カウンタ２は、それぞれＳＲ１，ＳＲ
２の出力によってクリアされて、アナログＰＬＬ回路６
１のクロックをカウントして、一定数のカウント後、イ
ネーブル信号（ＥＮ）の発生によってカウントを停止す
る。

【０１２９】ＳＥＬ４１５は、常時は、１／Ｍ分周カウ
ンタ４１２の出力を選択し、カウンタ１またはカウンタ
２がカウント中の状態のとき、それぞれ１／（Ｍ−１）
分周カウンタ４１１または１／（Ｍ＋１）分周カウンタ
４１３の出力を選択して、マスク部４５およびフレーム
カウンタ４３に対するクロックを出力する。

【０１３０】図１７は、図１６に示された可変分周部に
おけるＩＮＣ動作時のタイムチャートを示したものであ
って、(1) は１／（Ｍ−１）分周カウンタ出力、(2) は
ＤＥＣ１出力、(3) は１／Ｍ分周カウンタ出力、(4) は
ＤＥＣ２出力、(5) は１／（Ｍ＋１）分周カウンタ出
力、(6) はＤＥＣ３出力、(7) はＡＮＤ１出力、(8) は
ＡＮＤ２出力、(9) はポジティブ・ビット・スタッフ
（ＰＯＪ）信号、(10)はネガティブ・ビット・スタッフ
（ＮＥＧ）信号、(11)はＳＲ１出力、(12)はＳＲ２出
力、(13)はカウンタ１出力、(14)はカウンタ２出力、(1
5)はＳＥＬ１信号、(16)はＳＥＬ２信号、(17)はＳＥＬ
４１５出力クロックである。

【０１３１】本発明の具体的構成例（２）は、可変分周
部の構成例（２）に対応するものであり、図１６と同様
の構成において、図７に示されたように、アナログＰＬ
Ｌ回路６１の出力を反転部４１６を経て反転したクロッ
クを、１／Ｍ分周カウンタ４１７で１／Ｍ分周したクロ
ックを、反転クロックとして用いることによって構成さ
れる。

【０１３２】本発明の具体的構成例（３）は、可変分周
部の構成例（３）に対応するものであり、図１６と同様
の構成において、図９に示すように、サブ・ビット変換
部４１８を用いることによって構成される。

【０１３３】図１８は、サブ・ビット変換部の構成例を
示したものである。図１８において、カウンタ(1) ４１
８１はバイト−ビット変換部からのポジティブ・ビット
・スタッフ信号ＰＯＪによってリセットして、アナログ
ＰＬＬ回路６１のクロックをカウントして、一定数Ｎの
カウントを繰り返す。デコーダ（ＤＥＣ）(1) ４１８２
は、カウンタ(1) のＮカウントごとに、ＰＯＪを分割し
て出力するとともに、所定回数（２４回）、分割された
ＰＯＪを出力したとき、イネーブル信号（ＥＮ）を出力
して、カウンタ(1) のカウントを停止する。

【０１３４】カウンタ(2) ４１８３も同様に、バイト−
ビット変換部からのネガティブ・ビット・スタッフ信号
ＮＥＧによってリセットして、アナログＰＬＬ回路６１
のクロックをカウントして、一定数Ｎのカウントを繰り
返す。デコーダ（ＤＥＣ）(2) ４１８４は、カウンタ
(2) のＮカウントごとに、ＮＥＧを分割して出力すると
ともに、所定回数（２４回）、分割されたＮＥＧを出力
したとき、イネーブル信号（ＥＮ）を出力して、カウン
タ(2) のカウントを停止する。

【０１３５】図１９は、図１８に示されたサブ・ビット
変換部の動作タイムチャートを示したものであって、ポ
ジティブ・ビット・スタッフ信号ＰＯＪに対する動作の
みを例示しているが、ネガティブ・ビット・スタッフ信
号ＮＥＧに対する動作も同様である。

【０１３６】本発明の具体的構成例（４）は、可変分周
部の構成例（４）に対応するものであり、図１６と同様
の構成において、図１１に示すように、アナログＰＬＬ
回路６１，１／Ｍ分周カウンタ４１２，切替え位相監視
部４１４を構成し、１５５Ｍ生成部４１９をアナログＰ
ＬＬ回路６１からのクロックを１／Ｎ（Ｎ＝３）分周す
るカウンタで構成することによって、実現される。

【０１３７】本発明の具体的構成例（５）は、可変分周
部の構成例（５）に対応するものであり、本発明の具体
的構成例（１）と（４）を組み合わせることによって、
実現される。

【０１３８】本発明の具体的構成例（６）は、可変分周
部の構成例（６）に対応するものであり、図１３に示す
ように、１／Ｍ分周カウンタ４１２に対して、デコード
部４２２を設けることによって実現される。

【０１３９】図２０は、デコード部の構成例を示したも
のであって、セレクタ（ＳＥＬ）４２２１からなってい
る。ＳＥＬ４２２１は、ポジティブ・ビット・スタッフ
信号ＰＯＪと、ネガティブ・ビット・スタッフ信号ＮＥ
Ｇとに応じて、ＰＯＪ時の初期値と、ＮＥＧ時の初期値
と、スタッフを行わない正常（ＮＯＲ）時の初期値とを
選択して、１／Ｍ分周カウンタ４１２に与えることによ
って、デコード部を実現する。

【０１４０】本発明の具体的構成例（７）は、可変分周
部の構成例（７）に対応するものであり、本発明の具体
的構成例（６）と（２）を組み合わせることによって、
実現される。

【０１４１】本発明の具体的構成例（８）は、可変分周
部の構成例（８）に対応するものであり、図１３と同様
の構成において、図１５に示すように、Ａ／Ｂ分周カウ
ンタ４２３を設けることによって、実現される。

【０１４２】図２１は、Ａ／Ｂ進分周カウンタの構成例
を示したものである。図２１において、Ｂ進カウンタ４
２３１は、図２０の場合と同様に、ＳＥＬ４２２１によ
って初期値を設定されて、アナログＰＬＬ回路６１のク
ロックをカウントする。デコーダ（ＤＥＣ）４２３２
は、Ｂ進カウンタ４２３１の出力によって、Ｂ進中にＡ
回パルスを出力する。このように、Ｂ進カウンタ４２３
１とＤＥＣ４２３２を用いることによって、Ａ／Ｂ分周
カウンタが実現される。

【０１４３】図２２は、本発明の他の具体的構成例を示
したものであって、図５におけると同じものを同じ番号
で示し、４２５は１／（Ｍ−１）（Ｍ＋１）分周カウン
タ、４２６はラッチ部である。

【０１４４】バイト−ビット変換部３からの、ポジティ
ブ・ビット・スタッフ信号ＰＯＪまたはネガティブ・ビ
ット・スタッフ信号ＮＥＧの間隔が非常に長い場合に
は、１／Ｍ分周カウンタ４１２の出力クロックに同期し
て、１／（Ｍ−１）（Ｍ＋１）分周カウンタ４２５によ
って、アナログＰＬＬ回路６１のクロックを、１／（Ｍ
−１）（Ｍ＋１）分周して得た出力のタイミングで、ラ
ッチ部４２６で信号ＰＯＪ，ＮＥＧをラッチした信号に
よって、ＳＥＬ４１５を切り替えて、１／Ｍ分周カウン
タ４１２の出力クロックと、１／（Ｍ−１）分周カウン
タ４１１または１／（Ｍ＋１）分周カウンタ４１３の出
力クロックとを選択することによって、切替え位相監視
部を形成して、可変分周部を実現することができる。

【０１４５】

【発明の効果】以上説明したように本発明によれば、同
期伝送網において、データを終端装置から非同期伝送網
に送出する際に、同期伝送網のデータに挿入されたスタ
ッフ・バイトに基づく、非同期伝送網のクロックのジッ
タを１ビット以下に抑圧することができる。

【図面の簡単な説明】

【図１】本発明のジッタ抑圧回路の原理的構成を示す図
である。

【図２】本発明のジッタ抑圧回路の作用を説明する図で
あって、（ａ）は概略構成を示し、（ｂ）は動作タイム
チャートを示す。

【図３】本発明のジッタ抑圧回路の一実施形態を示す図
である。

【図４】読み出しクロック生成部の構成例を示す図であ
る。

【図５】可変分周部の構成例（１）を示す図である。

【図６】図５の場合の１ビットリーク動作を示す図であ
って、はポジティブ・スタッフ時を示し、はネガテ
ィブ・スタッフ時を示す。

【図７】可変分周部の構成例（２）を示す図である。

【図８】図７の場合の１ビットリーク動作を示す図であ
って、はポジティブ・スタッフ時を示し、はネガテ
ィブ・スタッフ時を示す。

【図９】可変分周部の構成例（３）を示す図である。

【図１０】サブ・ビット変換部出力のタイムチャートを
示す図である。

【図１１】可変分周部の構成例（４）を示す図である。

【図１２】可変分周部の構成例（５）を示す図である。

【図１３】可変分周部の構成例（６）を示す図である。

【図１４】可変分周部の構成例（７）を示す図である。

【図１５】可変分周部の構成例（８）を示す図である。

【図１６】本発明の具体的構成例（１）を示す図であ
る。

【図１７】図１６に示された可変分周部におけるＩＮＣ
動作時のタイムチャートを示す図である。

【図１８】サブ・ビット変換部の構成例を示す図であ
る。

【図１９】図１８に示されたサブ・ビット変換部の動作
タイムチャートを示す図である。

【図２０】デコード部の構成例を示す図である。

【図２１】Ａ／Ｂ進分周カウンタの構成例を示す図であ
る。

【図２２】本発明の他の具体的構成例を示す図である。

【図２３】非同期／同期／非同期伝送網の概念を示す図
である。

【図２４】同期伝送網を説明する図あって、（ａ）は構
成を示し、（ｂ）は各部の動作を示すタイムチャートで
ある。

【図２５】同期伝送網のフレームフォーマットを説明す
る図であって、（ａ）は送り側の終端装置と分岐・挿入
装置との間にクロックの位相変動がない状態、（ｂ）は
分岐・挿入装置側がクロック周波数が高い場合、（ｃ）
は分岐・挿入装置側がクロック周波数が低い場合を示
す。

【図２６】ポインタ・アクション動作を説明する図であ
る。

【図２７】従来のジッタ抑圧回路の原理的構成を示す図
である。

【図２８】従来のジッタ抑圧回路の具体例を示す図であ
る。

【図２９】書き込みクロック生成部の動作を説明する図
であって、は通常時の動作、はポジティブ・スタッ
フ発生時の動作、はネガティブ・スタッフ発生時の動
作をそれぞれ示す。

【図３０】バイト−ビット変換部の動作を説明する図で
ある。

【図３１】読み出しクロック生成部の動作を説明する図
であって、は通常時の動作、はポジティブ・スタッ
フ発生時の動作、はネガティブ・スタッフ発生時の動
作をそれぞれ示す。

【図３２】従来のジッタ抑圧回路を説明する図であっ
て、（ａ）は概略構成を示し、（ｂ）は動作タイムチャ
ートを示す。

【符号の説明】

１ 書き込みクロック発生部 ２ バッファメモリ ３ バイト−ビット変換部 ４ ビット・スタッフ部 ５ 平滑化部 ６ 同期クロック生成部 ４２ 可変分周部 ４１１ １／（Ｍ−１）分周カウンタ ４１２ １／Ｍ分周カウンタ ４１３ １／（Ｍ＋１）分周カウンタ ４１５ セレクタ ４１７ １／Ｍ分周カウンタ ４１８ サブ・ビット変換部 ４１９ １５５Ｍ生成部 ４２２ デコード部 ４２３ Ａ／Ｂ分周カウンタ ４２５ １／（Ｍ−１）（Ｍ＋１）分周カウンタ ４２６ ラッチ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤本 尚延 大阪府大阪市中央区城見２丁目２番６号 富士通関西ディジタル・テクノロジ株 式会社内 (56)参考文献 特開 平７−264154（ＪＰ，Ａ) 特開 平７−245603（ＪＰ，Ａ) 特開 平５−14304（ＪＰ，Ａ) 特開 平７−264154（ＪＰ，Ａ) 特開 平４−196937（ＪＰ，Ａ) 特開 平７−143089（ＪＰ，Ａ) 特開 平６−85778（ＪＰ，Ａ) 特開 平５−30068（ＪＰ，Ａ) 特開 平５−83224（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04J 3/00 - 3/26 H04L 7/00 - 7/10

Claims (10)

(57)【特許請求の範囲】
1. 【請求項１】 非同期伝送網からの主信号データにバイ
   ト・スタッフを行って同期伝送網のフレームを形成して
   転送された同期伝送網の信号から、該同期伝送網のフレ
   ームを解いて前記主信号データを取り出して非同期伝送
   網へ送出する際に、前記バイト・スタッフに基づいて生
   じる非同期伝送網のクロックのジッタを抑圧するジッタ
   抑圧回路において、 同期伝送網の連続クロックからオーバヘッド信号に対応
   する位置のクロックをマスクするとともに、受信データ
   中のバイト・スタッフ信号によってポジティブ・スタッ
   フまたはネガティブ・スタッフを行って、受信データ中
   の主信号情報のみに対応する書き込みクロックを発生す
   る書き込みクロック発生部と、 該書き込みクロックによって前記主信号情報を格納する
   バッファメモリと、前記バイト・スタッフ信号に基づい
   てビット・スタッフ動作の回数を一定時間内の移動平均
   によって平滑化するビット・スタッフ信号を発生するバ
   イト−ビット変換部と、 前記同期伝送網の連続クロックに同期した高速クロック
   を生成する同期クロック生成部と、 可変分周部を備え、前記高速クロックから前記ビット・
   スタッフ信号の周期で分周比が変化する可変分周クロッ
   クを発生するとともに、該可変分周クロックにおけるオ
   ーバーヘッド信号に対応する位置のクロックをマスクし
   た読み出しクロックを発生するビット・スタッフ部と、 該読み出しクロックによってビット・スタッフを行って
   前記バッファメモリから読み出されたデータを書き込
   み、オーバーヘッド位置のクロックの歯抜けの平滑化を
   行って非同期伝送網データを出力する平滑化部とを備え
   たことを特徴とするジッタ抑圧回路。
2. 【請求項２】 前記可変分周部が、それぞれ前記高速ク
   ロックを分周する１／（Ｍ−１）（Ｍは高速クロックか
   ら前記読み出しクロックへの分周比）分周カウンタと、
   １／Ｍ分周カウンタと、１／（Ｍ＋１）分周カウンタ
   と、該各分周カウンタの分周クロックを切り替えて出力
   するセレクタとを備え、ビット・スタッフ未制御時は、
   １／Ｍ分周クロックを出力するとともに、ポジティブ・
   スタッフ制御時は、１／Ｍ分周クロックと１／（Ｍ＋
   １）分周クロックとを切り替えて出力し、ネガティブ・
   スタッフ制御時は、１／Ｍ分周クロックと１／（Ｍ−
   １）分周クロックとを切り替えて出力することによって
   前記可変分周クロックを発生することを特徴とする請求
   項１に記載のジッタ抑圧回路。
3. 【請求項３】 前記可変分周部が、それぞれ前記高速ク
   ロックを分周する１／Ｍ分周カウンタと、１／（Ｍ＋
   １）分周カウンタと、前記高速クロックの反転クロック
   を分周する反転の１／Ｍ分周カウンタと、該各分周カウ
   ンタの分周クロックを切り替えて出力するセレクタとを
   備え、ビット・スタッフ未制御時は、１／Ｍ分周クロッ
   クを出力するとともに、ポジティブ・スタッフ制御時
   は、１／（Ｍ＋１）分周クロックと反転の１／Ｍ分周と
   を切り替えて出力し、ネガティブ・スタッフ制御時は、
   １／Ｍ分周クロックと反転の１／Ｍ分周クロックとを切
   り替えて出力することによって前記可変分周クロックを
   発生することを特徴とする請求項１に記載のジッタ抑圧
   回路。
4. 【請求項４】 前記可変分周部が、それぞれ前記高速ク
   ロックのＮ（Ｎ＞２）倍のクロックを分周する１／（Ｍ
   −１）分周カウンタと、１／Ｍ分周カウンタと、１／
   （Ｍ＋１）分周カウンタと、該各分周カウンタの分周ク
   ロックを切り替えて出力するセレクタと、前記ビット・
   スタッフ信号のタイミングを分割した信号を発生するサ
   ブ・ビット変換部とを備え、ビット・スタッフ未制御時
   は、１／Ｍ分周クロックを出力するとともに、ポジティ
   ブ・スタッフ制御時は、１／Ｍ分周クロックと１／（Ｍ
   ＋１）分周クロックとを前記分割したタイミングの信号
   の周期で切り替えて出力し、ネガティブ・スタッフ制御
   時は、１／Ｍ分周クロックと１／（Ｍ−１）分周クロッ
   クとを前記分割したタイミングの信号の周期で切り替え
   て出力することによって前記可変分周クロックを発生す
   ることを特徴とする請求項１に記載のジッタ抑圧回路。
5. 【請求項５】 前記可変分周部が、前記高速クロックの
   ３Ｎ（Ｎ＞２）倍のクロックから３相のクロックを作成
   する１５５Ｍ生成部と、前記ビット・スタッフ信号に応
   じて、該３相のクロックを切り替えて出力するセレクタ
   と、該出力クロックを１／Ｍ分周する１／Ｍ分周カウン
   タとを備え、ビット・スタッフ未制御時は、中位の位相
   の分周クロックを出力するとともに、ポジティブ・スタ
   ッフ制御時は、中位の位相の分周クロックと位相が遅れ
   た分周クロックとを切り替えて出力し、ネガティブ・ス
   タッフ制御時は、中位の位相の分周クロックと位相が進
   んだ分周クロックとを切り替えて出力することによって
   前記可変分周クロックを発生することを特徴とする請求
   項１に記載のジッタ抑圧回路。
6. 【請求項６】 前記可変分周部が、前記高速クロックの
   ３Ｎ（Ｎ＞２）倍のクロックから３相のクロックを作成
   する１５５Ｍ生成部と、該３相のクロックをそれぞれ分
   周する３つの１／Ｍ分周カウンタと、前記ビット・スタ
   ッフ信号に応じて、該３つの分周クロックを切り替えて
   出力するセレクタとを備え、ビット・スタッフ未制御時
   は、中位の位相の分周クロックを出力するとともに、ポ
   ジティブ・スタッフ制御時は、中位の位相の分周クロッ
   クと位相が遅れた分周クロックとを切り替えて出力し、
   ネガティブ・スタッフ制御時は、中位の位相の分周クロ
   ックと位相が進んだ分周クロックとを切り替えて出力す
   ることによって前記可変分周クロックを発生することを
   特徴とする請求項１に記載のジッタ抑圧回路。
7. 【請求項７】 前記可変分周部が、前記高速クロックの
   Ｎ（Ｎ＞１）倍のクロックを分周する１／Ｍ分周カウン
   タと、該１／Ｍ分周カウンタに初期値を設定するデコー
   ド部とを備え、ビット・スタッフ未制御時は、１／Ｍ分
   周クロックを出力するとともに、ポジティブ・スタッフ
   制御時は、１／（Ｍ＋１）分周を行うように１／Ｍ分周
   カウンタに初期値を設定することによって１／Ｍ分周ク
   ロックと１／（Ｍ＋１）分周クロックとを切り替えて出
   力し、ネガティブ・スタッフ制御時は、１／（Ｍ−１）
   分周を行うように１／Ｍ分周カウンタに初期値を設定す
   ることによって１／Ｍ分周クロックと１／（Ｍ＋１）分
   周クロックとを切り替えて出力することによって前記可
   変分周クロックを発生することを特徴とする請求項１に
   記載のジッタ抑圧回路。
8. 【請求項８】 前記可変分周部が、前記高速クロックの
   Ｎ（Ｎ＞１）倍のクロックを分周する１／Ｍ分周カウン
   タと、該Ｎ倍のクロックの反転クロックを分周する反転
   の１／Ｍ分周カウンタと、該反転の１／Ｍ分周カウンタ
   の初期値を設定するデコード部と、該１／Ｍ分周カウン
   タの出力と反転の１／Ｍ分周カウンタの出力とを切り替
   えて出力するセレクタとを備え、ビット・スタッフ未制
   御時は、１／Ｍ分周クロックを出力するとともに、ポジ
   ティブ・スタッフ制御時は、１／（Ｍ＋１）分周を行う
   ように反転の１／Ｍ分周カウンタに初期値を設定するこ
   とによって１／Ｍ分周クロックと１／（Ｍ＋１）分周ク
   ロックとを切り替えて出力し、、ネガティブ・スタッフ
   制御時は、１／（Ｍ−１）分周を行うように反転の１／
   Ｍ分周カウンタに初期値を設定することによって１／Ｍ
   分周クロックと１／（Ｍ＋１）分周クロックとを切り替
   えて出力することによって前記可変分周クロックを発生
   することを特徴とする請求項１に記載のジッタ抑圧回
   路。
9. 【請求項９】 前記可変分周部が、前記高速クロックの
   Ｎ（Ｎ＞１）倍のクロックをＡ／Ｂ（Ａ，Ｂは素数，Ａ
   ＜Ｂ，Ａ／Ｂ≒１／２４）分周するＡ／Ｂ分周カウンタ
   と、該Ａ／Ｂ分周カウンタの初期値を設定するデコード
   部とを備え、ビット・スタッフ未制御時は、該Ａ／Ｂ分
   周カウンタが１／Ｍ分周を行ない、ポジティブ・スタッ
   フ制御時は、Ａ／（Ｂ＋１）分周を行うような初期値を
   設定することによって該Ａ／Ｂ分周カウンタが１／Ｍ分
   周とＡ／（Ｂ＋１）分周とを切り替えて行ない、ネガテ
   ィブ・スタッフ制御時は、Ａ／（Ｂ−１）分周を行うよ
   うな初期値を設定することによって該Ａ／Ｂ分周カウン
   タが１／Ｍ分周とＡ／（Ｂ−１）分周とを切り替えて行
   なうことによって、前記可変分周クロックを発生するこ
   とを特徴とする請求項１に記載のジッタ抑圧回路。
10. 【請求項１０】 前記可変分周部が、それぞれ前記高速
    クロックを分周する１／（Ｍ−１）分周カウンタと、１
    ／Ｍ分周カウンタと、１／（Ｍ＋１）分周カウンタと、
    該各分周カウンタの分周クロックを切り替えて出力する
    セレクタと、前記高速クロックを分周する１／（Ｍ−
    １）（Ｍ＋１）分周カウンタと、１／（Ｍ−１）（Ｍ＋
    １）分周クロックのタイミングでビット・スタッフ信号
    をラッチして前記セレクタを切り替えるラッチとを備
    え、ビット・スタッフ未制御時は、１／Ｍ分周クロック
    を出力するとともに、ポジティブ・スタッフ制御時は、
    １／Ｍ分周クロックと１／（Ｍ＋１）分周クロックとを
    １／（Ｍ−１）（Ｍ＋１）分周クロックの周期で切り替
    えて出力し、ネガティブ・スタッフ制御時は、１／Ｍ分
    周クロックと１／（Ｍ−１）分周クロックとを１／（Ｍ
    −１）（Ｍ＋１）分周クロックの周期で切り替えて出力
    することによって前記可変分周クロックを発生すること
    を特徴とする請求項１に記載のジッタ抑圧回路。