JP4733766B2 - ジッタ制御装置 - Google Patents

Description

本発明は、複数の非同期信号を多重化する多重化装置およびその多重化装置において使用されるジッタ制御装置に係わり、特に、スタッフ同期多重化装置およびその多重化装置において使用されるジッタ制御装置に係わる。

光伝送システムにおける信号伝送速度は、年々増加してきている。近年では、次世代の幹線ネットワークとして、４０Gbpsの光伝送システムの開発および実用化が進められている。ところが、既存のネットワークとは別に新たなネットワークを構築すると、多大な時間およびコストが発生する。そこで、既存の伝送システムを新規の高速システムに接続する技術が実用化されている。そして、この場合、低次信号群（伝送レートの低い信号）を多重化して高次信号群（伝送レートの高い信号）を生成する技術が必要となる。なお、低次信号群を高次信号群にマッピングする方式および各伝送レートでのフレーム構造は、例えば、ＩＴＵ−Ｔ規格（Ｇ．７０９）で定められている。

図１は、複数の低次群信号を多重化して伝送するシステムの一例を示す図である。ここでは、複数の低次群信号Ｓ１〜Ｓｎは、互いに非同期であるものとする。
多重化装置は、各低次群信号をそれぞれいったん保持するための複数のバッファメモリ１を備えている。クロック抽出回路２は、対応する低次群信号からクロック信号を抽出する。図１では、低次群信号Ｓ１〜ＳｎからそれぞれクロックＣＬＫ（Ｗ１）〜ＣＬＫ（Ｗｎ）が抽出されている。抽出されたクロックＣＬＫ（Ｗ１）〜ＣＬＫ（Ｗｎ）は、バッファメモリ１の書込みクロックとして利用される。すなわち、低次群信号Ｓ１〜Ｓｎにより搬送されるデータは、それぞれクロックＣＬＫ（Ｗ１）〜ＣＬＫ（Ｗｎ）を利用して対応するバッファメモリ１に書き込まれる。

各バッファメモリ１に保持されているデータは、読出しクロックＣＬＫ（Ｒ）に同期して読み出される。この読出しクロックＣＬＫ（Ｒ）は、マルチプレクサ４において多重化処理で使用されるクロックと同期している。そして、マルチプレクサ４は、各バッファメモリ１から読み出されたデータを搬送する信号Ｓ１〜Ｓｎを多重化することにより高次群信号を生成して送信する。

位相比較回路３は、対応する書込みクロックの位相と読出しクロックの位相誤差を検出し、その位相誤差が所定の範囲から外れたときにスタッフ処理を実行する。スタッフ処理では、スタッフビットと呼ばれる冗長ビットが挿入される。このとき、スタッフビットが挿入されたことを表すスタッフ情報が対応する低次群信号フレームの所定の位置に書込まれる。

上述のようにして生成される高次群信号は、ネットワークを介して伝送される。受信装置１１は、高次群信号を分離することによって低次群信号Ｓ１〜Ｓｎを得る。このとき、受信装置１１は、スタッフ情報を検出すると、低次群信号からスタッフビットを除去する。受信装置においてスタッフビットを除去する処理は、しばしば、デスタッフと呼ばれる。

なお、上記構成の多重化伝送システムは、たとえば、下記の特許文献１に記載されている。
特開平１−１８０１４２号公報

ところで、上記構成の多重化伝送システムでは、デスタッフに際してジッタが発生してしまう。ここで、このジッタの大きさは、書込みクロックと読出しクロックの周波数差に依存する。ところが、一般に、互いに独立に生成されるクロック信号の周波数を完全に一致させることは困難である。すなわち、書込みクロックＣＬＫ（Ｗ１）〜ＣＬＫ（Ｗｎ）の周波数は、基本的に、互いに完全には一致していない。このため、低次群信号Ｓ１〜Ｓｎに発生するジッタも、互いに同じでない。そして、このようなジッタを適切にまたは動的に抑制することは困難であった。

本発明の目的は、複数の非同期信号を多重化する多重化装置において、各信号のジッタを抑制する技術を提供することである。
本発明のジッタ制御装置は、複数の信号を非同期マッピングで多重化する多重化装置において使用されるものであって、各信号について、前記非同期マッピングにおけるタイミング補償処理の頻度を検出する検出手段と、前記検出手段による検出結果に基づいて、各信号から抽出したクロック信号を含む複数のクロック信号の中から、各信号の搬送クロックとして使用すべきクロック信号を選択する選択手段、を有する。

複数の信号を非同期マッピングで多重化する場合、発生するジッタ量は、タイミング補償処理を実行する頻度に依存する。このため、検出手段を用いてタイミング補償処理の頻度を検出すれば、発生するジッタ量を推定できる。他方、タイミング補償処理の頻度は、搬送クロックの周波数に依存する。すなわち、搬送クロックの周波数を変えることによって、各信号のタイミング補償処理の頻度（すなわち、ジッタ量）を調整できる。したがって、各信号から検出したタイミング補償処理の頻度に基づいて搬送クロックとして使用すべきクロック信号を適切に選択することにより、各信号のジッタを抑制できる。

本発明の多重化装置は、複数の信号を非同期マッピングで多重化するものであって、各信号に対してそれぞれ設けられ、対応する信号から抽出されたクロック信号を書込みクロックとしてその信号により搬送されるデータを格納するバッファメモリと、各バッファメモリについての書込みクロックと読出しクロックとの位相誤差が所定の範囲から外れたときにタイミング補償処理を実行するタイミング補償手段と、各信号について、前記タイミング補償処理の頻度を検出する検出手段と、前記検出手段による検出結果に基づいて、各信号から抽出したクロック信号を含む複数のクロック信号の中から、前記読出しクロックとして使用すべきクロック信号を選択する選択手段と、前記読出しクロックを利用して前記バッファメモリから読み出されたデータを搬送する信号を多重化する多重手段、を有する。

複数の低次群信号を多重化して伝送するシステムの一例を示す図である。 本発明に係わる光伝送システムの一例を示す図である。 マックスポンダの構成を示す図である。 本発明に係わる多重／分離動作について説明する図である。 ジャスティフィケーション処理の概念を説明する図である。 Ｇ．７０９により規定されているフレームのヘッダの構成を示す図である。 ＯＰＵｋオーバヘッドの構成を示す図である。 周波数偏差とジャスティフィケーション率との関係、および周波数偏差とジッタとの関係を示す図である。 本発明に係わるジッタ制御方法の第１の実施例のフローチャートである。 収集したα値情報の例である。 本発明に係わるジッタ制御方法の第２の実施例のフローチャートである。 本発明に係わるジッタ制御方法の第３の実施例のフローチャートである。 本発明に係わるジッタ制御方法の第４の実施例のフローチャートである。 本発明に係わる多重化装置の他の実施形態の構成を示す図である。

図２は、本発明に係わる光伝送システムの一例を示す図である。図２において、光インターフェース部２１は、１または複数のトランスポンダ（Transponder）２２、及び１または複数のマックスポンダ（Muxponder）２３を備え、不図示の端局装置との間で光信号を送受信する。トランスポンダ２２はそれぞれ１つの光信号を終端し、マックスポンダ２３は複数の光信号を終端する。また、マックスポンダ２３は、光ＴＤＭ機能（複数の光信号を多重化する機能、および多重化光信号を複数の光信号に分離する機能）を備える。なお、トランスポンダ２２およびマックスポンダ２３からＷＤＭ部２４へ出力される光信号の波長は、互いに異なっている。また、トランスポンダ２２およびマックスポンダ２３は、各光信号の波長を変換する機能を備えるようにしてもよい。さらに、トランスポンダ２２およびマックスポンダ２３は、長距離伝送を実現するために、光スペクトル幅の極めて狭い光パルス（narrow-band信号）を生成する機能を備えている。

ＷＤＭ部２４は、トランスポンダ２２およびマックスポンダ２３から出力される光信号を多重化することによりＷＤＭ光信号を生成して光伝送路２５へ送出する。また、ＷＤＭ部２４は、光伝送路２５から受信したＷＤＭ光信号を波長ごとに分離する。なお、光伝送路２５を介して伝送される光信号は、誤り訂正符号が付与されるようにしてもよい。

上記構成の光伝送システムにおいて、本発明の係わる多重化装置は、マックスポンダ２３に相当する。
図３は、多重化装置としてのマックスポンダ２３の構成を示す図である。ここでマックスポンダ２３は、複数の低次群信号を多重化して高次群信号を生成すると共に、高次群信号を分離して複数の低次群信号を得る。この実施例では、低次群信号は、２．４GbpsのＳＴＭ−１６信号である。また、高次群信号は、ＯＴＵ３信号であり、ｎ（ここでは、ｎ＝１６）本の低次群信号を多重化することにより得られる。この実施例では、高次群信号のビットレートは４３Gbpsである。

ＳＦＰ（Small Form factor Pluggable）３１は、入力光信号を電気信号に変換すると共に、ＳＥＲＤＥＳ（SERialezer / DESerializer）３２から受信する電気信号を光信号に変換する。なお、ＳＦＰ３１は、２Ｒ機能（Regeneration、Reshape）を備える。ＳＥＲＤＥＳ３２は、ＳＦＰ３１からシリアル受信する信号をパラレル信号に変換するとともに、フレーム処理部３３から受信するパラレル信号をシリアル信号に変換する。すなわち、ＳＥＲＤＥＲ３２は、シリアル／パラレル変換を行う。また、ＳＥＲＤＥＳ３２は、Retiming機能を備える。フレーム処理部３３は、フレーム多重／分離機能、誤り訂正機能などを提供する。なお、フレーム処理部３３の多重／分離機能については、後で詳しく説明する。光モジュール（ＮＢＭＯＤ：Narrow Band Module）３４は、フレーム処理部３３から受信する信号を光信号に変換すると共に、光伝送路から受信する光信号を電気信号に変換する。

図４は、本発明に係わる多重／分離動作について説明する図である。なお、多重／分離動作は、主に、上述したフレーム処理部３３により実行される。
フレーム処理部３３は、複数の低次群信号を非同期マッピング方式（或いは、スタッフ同期多重方式）で多重化する非同期多重部４１、および高次群信号を分離する非同期分離部４３を備える。

非同期多重部４１の構成および動作は、基本的には、図１を参照しながら説明した通りである。ただし、図４に示す例では、低次群信号からクロック信号を抽出するクロック抽出回路２はＳＥＲＤＥＳ３２に設けられている。そして、ＳＥＲＤＥＳ３２において抽出されたクロック信号がフレーム処理部３３に与えられている。

各低次群信号が搬送するデータは、図１に示すように、それぞれ対応するバッファメモリ１に書き込まれる。このとき、各低次群信号が搬送するデータは、それぞれ、書込みクロックに従ってバッファメモリ１に書き込まれる。一方、各バッファメモリ１からデータを読み出す際には、読出しクロックＣＬＫ（Ｒ）が使用される。ただし、図４に示す例では、読出しクロックＣＬＫ（Ｒ）は、後述する送信ＰＬＬ回路により生成される。

発振器５１は、クロックＣＬＫ（Ｂ）を生成する。セレクタ５２には、複数の低次群信号からそれぞれ抽出されるクロックＣＬＫ（Ｗ１）〜ＣＬＫ（Ｗｎ）、および発振器５１により生成されるクロックＣＬＫ（Ｂ）が与えられる。そして、セレクタ５２は、通常動作時は、制御回路５５からの指示に従って、クロックＣＬＫ（Ｗ１）〜ＣＬＫ（Ｗｎ）の中の１つを選択する。また、セレクタ５２は、非通常動作時（例えば、警報信号を送信するとき）は、クロックＣＬＫ（Ｂ）を選択する。

セレクタ５２、位相比較器５３、電圧制御発振器（ＶＣＸＯ）５４は送信ＰＬＬ回路を構成する。位相比較器５３は、セレクタ５２により選択されたクロック信号の位相と、電圧制御発振器により生成されるクロックＣＬＫ（Ｒ）の位相とを比較し、その誤差を表す誤差信号を電圧制御発振器５４に与える。電圧制御発振器５４は、例えば、誤差信号をゼロとするクロックＣＬＫ（Ｒ）を生成する。これにより、クロックＣＬＫ（Ｒ）の周波数は、セレクタ５２により選択されたクロック信号の周波数に一致する。そして、このクロックＣＬＫ（Ｒ）は、各バッファメモリ１から低次群信号を読み出すための読出しクロックとして非同期多重部４１に与えられる。なお、このクロックＣＬＫ（Ｒ）は、各バッファメモリ１から読み出した信号を多重化するためにも利用される。

非同期マッピング方式においては、低次群信号ごとに位相比較回路３を利用して書込みクロックの位相と読出しクロックの位相とが比較される。そして、その位相誤差が所定の範囲から外れると、ジャスティフィケーション処理（スタッフ処理）が実行される。

図５は、ジャスティフィケーション処理の概念を説明する図である。バッファメモリ１の書込みクロックの周波数および読出しクロックの周波数が仮に互いに同じであるものとすると、図５Ａに示すように、これら１組のクロックの位相誤差Φは、常に、閾値範囲内（Λ（＋）〜Λ（−））に属している。この場合、スタッフ処理を行う必要はない。

しかし、書込みクロックの周波数よりも読出しクロックの周波数の方が高い場合には、図５Ｂに示すように、位相誤差Φが徐々に大きくなってゆき、やがて閾値Λ（＋）を超えてしまう。この場合、非同期マッピングのタイミングを補償するために、「正のジャスティフィケーション（positive justification）」が行われる。一方、書込みクロックの周波数よりも読出しクロックの周波数の方が低い場合には、図５Ｃに示すように、位相誤差Φが徐々に大きくなってゆき、やがて閾値Λ（−）を超えてしまう。この場合、「負のジャスティフィケーション（negative justification）」が行われる。

このように、非同期マッピングにおいては、各低次群信号についての位相誤差を補償するために、「ジャスティフィケーション」が行われる。各低次群信号について「ジャスティフィケーション」が行われる頻度（または、周期）は、それぞれバッファメモリ１の書込みクロックの周波数と読出しクロックの周波数の差に依存する。すなわち、例えば、低次群信号Ｓ１について「ジャスティフィケーション」が行われる頻度は、書込みクロックＣＬＫ（Ｗ１）の周波数と読出しクロックＣＬＫ（Ｒ）の周波数との差に比例する。あるいは、低次群信号Ｓｎについて「ジャスティフィケーション」が行われる頻度は、書込みクロックＣＬＫ（Ｗｎ）の周波数と読出しクロックＣＬＫ（Ｒ）の周波数との差に比例する。

「ジャスティフィケーション」を実行した場合には、その旨を受信装置に通知する必要がある。そして、「ジャスティフィケーション」に係わる情報は、低次群信号フレームのヘッダに書込まれる。

図６は、Ｇ．７０９により規定されているフレームのヘッダの構成を示す図である。このヘッダの第１〜第１４バイトには、Frame Alignment オーバヘッド、ＯＴＵｋオーバヘッド、ＯＤＵｋオーバヘッドが設けられる。これらのオーバヘッドは、本発明と直接的には関係がないので、説明を省略する。第１５〜第１６バイトには、ＯＰＵｋオーバヘッドが設けられる。ＯＰＵｋオーバヘッドは、Mapping and Concatenation Specific およびＰＳＩから構成される。

図７は、ＯＰＵｋオーバヘッドの構成を示す図である。第１５バイトの第１〜第３ＲＯＷは、「Reserved」である。第１５バイトの第４ＲＯＷは、ＰＳＩである。第１６バイトの第１〜第３ＲＯＷは、ＪＣ領域である。第１６バイトの第４ＲＯＷは、ＮＪＯである。第１６バイト（ＪＣおよびＮＪＯ）は、ＪＯＨ（Justification OverHead）と呼ばれることがある。なお、ＰＳＩおよびＮＪＯは、本発明と直接的には関係がないので説明を省略する。

各ＪＣ領域には、「ジャスティフィケーション」に係わる情報（以下、ＪＣ情報）が書込まれる。ＪＣ情報は、例えば、「００：ジャスティフィケーション無」「０１：負のジャスティフィケーション」「１１：正のジャスティフィケーション」を表す。そして、３つのＪＣ領域には、互いに同じ値が書き込まれる。なお、受信装置は、多数決処理によりＪＣ情報を認識する。

図４に戻る。各低次群信号は、それぞれ対応するバッファメモリ１に書き込まれる。このとき、各低次群信号の各フレームからＪＯＨが抽出され、それぞれＪＯＨレジスタ４２に書込まれる。また、図１に示す位相比較回路３は、書込みクロックの位相と読出しクロックの位相とを比較することにより、「ジャスティフィケーション」を行う必要があるか否かを判断する。そして、その判断結果は、ＪＣ情報として、ＪＯＨレジスタ４２により保持されているＪＯＨのＪＣ領域に書き込まれる。

なお、各バッファメモリ１から読み出された低次群信号は、図１に示すマルチプレクサ４において多重化される。そして、複数の低次群信号を多重化することにより得られる高次群信号は、光伝送路を介して伝送される。

光伝送路を介して受信した高次群信号は、光モジュール３４により電気信号に変換された後、フレーム処理部３３内の非同期分離部４３に送られる。ここで、光モジュール３４とフレーム処理部３３との間の受信同期は、発振器６１により生成されるクロック信号により確立される。

非同期分離部４３は、高次群信号を分離することにより複数の低次群信号を得る。このとき、非同期分離部４３は、各低次群信号についてフレームごとにＪＣ情報を参照する。そして、送信装置において「ジャスティフィケーション」が行われていた場合には、対応するデスタッフ処理を行う。すなわち、「ＪＣ＝０１」であれば、「負のジャスティフィケーション」に対応するデスタッフ処理が実行され、「ＪＣ＝１１」であれば、「正のジャスティフィケーション」に対応するデスタッフ処理が実行される。なお、非同期分離処理は、公知の技術により実現される。

位相比較器６２および電圧制御発振器６３は、受信ＰＬＬ回路を構成する。すなわち、位相比較器６２は、セレクタ５２により選択されたクロック信号の位相と、電圧制御発振器６３が生成するクロック信号との位相誤差を表す誤差信号を生成する。そして、電圧制御発振器６３は、例えば、その位相誤差がゼロになるように、クロック信号を生成する。このクロック信号は、ＳＥＲＤＥＳ３２および非同期分離部４３に与えられる。なお、非通常動作時（例えば、上述した警報信号を送信するとき）には、位相比較器６４により生成される誤差信号がセレクタ６５により選択されて電圧制御発振器６３に与えられる。また、位相比較器６２、電圧制御発振器６３、位相比較器６４、セレクタ６５は、低次群信号ごとに設けられる。

ところで、上記構成の多重化伝送システムでは、デスタッフに際してジッタが発生してしまう。そして、このジッタ量は、バッファメモリ１の書込みクロックと読出しクロックの周波数差に依存する。

図８は、周波数偏差とジャスティフィケーション率との関係、及び周波数偏差とジッタとの関係を示す図である。ここでは、ＯＤＵ２（１０Gbps信号）とＯＤＵ３（４０Gbps信号）との間で非同期マッピングを行ったときのデータを示している。なお、周波数偏差は、バッファメモリ１の読出しクロックの周波数に対する、読出しクロックの周波数と書込みクロックの周波数との差分周波数の割合を表す。また、ジャスティフィケーション率αは、１フレームに対して「ジャスティフィケーション」を行う回数を表す。なお、ジャスティフィケーション率αが正の値である場合は「負のジャスティフィケーション」が行われたことを表し、ジャスティフィケーション率αが負の値である場合は「正のジャスティフィケーション」が行われたことを表している。

ジャスティフィケーション率αは、図８に示すように、周波数偏差に比例する。なお、ＯＤＵ２／ＯＤＵ３マッピングにおいては、ＯＤＵ２フレームとＯＤＵ３フレームとの間の構造の差異を補償するために、この実施例では、「３５ppm」のギャップが設けられている。よって、この実施例では、周波数偏差が「＋３５ppm」であるときに「α＝０」となっている。

ジッタは、周波数偏差に依存する。この実施例では、周波数偏差が「＋３５ppm」のときにジッタが最大となる。すなわち、「α＝０」においてジッタが最大になる。換言すれば、「ジャスティフィケーション」の頻度が低いときに、ジッタは大きくなる。

ジッタ量を小さく抑えるためには、「ジャスティフィケーション」の頻度を高めればよい。例えば、図８に示す実施例において、「α＜−０．２（周波数偏差に換算すると、２５ppm未満）」または「α＞０．４（周波数偏差に換算すると、６０ppmを超える）」とすると、ジッタを「0.004」よりも小さくすることができる。

このように、上述の多重化伝送システムにおいては、デスタッフに際して発生するジッタ量は、ジャスティフィケーション率αに依存する。そこで、本実施形態の多重化装置では、各低次群信号についてジャスティフィケーション率αを検出し、その検出したα値に基づいて各低次群信号のジッタを推定する。そして、そのジッタが所定値よりも小さく抑制されるように、ジャスティフィケーション率αが調整される。ジャスティフィケーション率αは、バッファメモリ１の読出しクロックを切り替えることにより調整される。

以下、図４に戻り、ジッタの抑制方法について説明する。
図４において、制御回路５５は、ＪＯＨレジスタ４２を継続的にモニタすることによって、各低次群信号についてジャスティフィケーション率αを検出する。すなわち、各低次群信号についてフレーム毎にＪＯＨレジスタ４２からＪＣ情報を取得する。例えば、低次群信号Ｓ１について１０フレーム分のＪＣ情報を取得したとき、「ＪＣ＝００（ジャスティフィケーション無し）」が７回検出され、「ＪＣ＝１１（正のジャスティフィケーション）」が３回検出されたものとする。この場合、「α＝−０．３」が得られる。或いは、「ＪＣ＝００（ジャスティフィケーション無し）」が８回検出され、「ＪＣ＝０１（負のジャスティフィケーション）」が２回検出されたものとする。この場合、「α＝＋０．２」が得られる。なお、複数の低次群信号についてジャスティフィケーション率αを検出する処理は、並列に実行することができる。

制御回路５５は、読出しクロックＣＬＫ（Ｒ）として使用すべきクロック信号を順番に選択しながら、各低次群信号についてジャスティフィケーション率αを検出する。クロック信号の選択は、制御回路５５からセレクタ５２に切替え指示を与えることにより実現される。そして、検出したジャスティフィケーション率αに基づいて、各低次群信号のジッタが適切に抑制されるようなクロック信号を決定する。

図９は、本発明に係わるジッタ制御方法の第１の実施例のフローチャートである。このフローチャートの処理は、制御回路５５により実行される。
ステップＳ１〜Ｓ３の処理は、セレクタ５２により選択される各クロック信号に対して実行される。ここで、セレクタ５２により選択されるクロック信号は、対応する低次群信号から抽出されたものであり、読出しクロックとして使用される。なお、ここでは「読出しクロック」を「搬送クロック」と呼ぶことがある。

ステップＳ１およびＳ２では、予め決められた期間に渡って、各チャネルのＪＣ情報を取得する。なお、各チャネルは、それぞれ対応する１つの低次群信号を伝送するものとする。また、各チャネルのＪＣ情報は、ＪＯＨレジスタ４２に保持されている。ＪＣ情報については、図７を参照しながら説明した通りである。例えば、「予め決められた期間」が１０フレーム時間であれば、各チャネルについて１０セットのＪＣ情報が得られる。

ステップＳ３では、取得したＪＣ情報に基づいて、各チャネルについてのジャスティフィケーション率αを算出する。ジャスティフィケーション率αの算出方法の一例は、上述した通りである。

ステップＳ４では、すべてのチャネルについてステップＳ１〜Ｓ３の処理が実施されたか否かをチェックする。全てのチャネルについてステップＳ１〜Ｓ３の処理が終了していれば、ステップＳ６へ進む。そうでない場合はステップＳ５へ進む。ステップＳ５では、ステップＳ１〜Ｓ３の処理のために使用するクロック信号を切り替える。すなわち、未だ選択されていないチャネルの中から次のチャネルを選択する。これにより、搬送クロックとして使用されるクロック信号が切り替えられる。

このようにステップＳ１〜Ｓ５を繰り返し実行することにより、各チャネルから抽出したクロック信号を搬送クロックとして使用したときの、各低次群信号についてのジャスティフィケーション率αが得られる。そして、このようにして収集したα値情報は、図１０に示すように、所定のメモリ領域に保持される。なお、図１０に示すα値は、説明のための値である。そして、図１０に示す例では、例えば、低次群信号Ｓ１（ＣＨ１）から抽出したクロック信号（ＣＬＫ（Ｗ１））が搬送クロックとして選択された場合には、低次群信号Ｓ１、Ｓ２、Ｓ３、・・・、Ｓｎについて「α＝−０．５」「α＝−０．９」「α＝−０．６」・・・「α＝−０．４」が得られている。低次群信号Ｓ２（ＣＨ２）から抽出したクロック信号（ＣＬＫ（Ｗ２））が搬送クロックとして選択された場合には、低次群信号Ｓ１、Ｓ２、Ｓ３、・・・、Ｓｎについて「α＝−０．１」「α＝−０．５」「α＝−０．２」・・・「α＝０」が得られている。

ステップＳ６〜Ｓ７では、収集したα値情報に基づいて、選択すべきクロック信号を決定する。複数のクロック信号の中から使用すべきクロック信号を選択する方法は、特に限定されるものではないが、例えば、以下のようにして行ってもよい。ここでは、図１０に示す例を参照し、クロック信号ＣＬＫ（Ｗ１）〜（Ｗｎ）の中から使用すべきクロック信号を選択するものとする。
（１）「α＝０」を含むクロック信号を除外する。例えば、図１０に示す例では、クロック信号ＣＬＫ（Ｗ２）を使用した場合に、低次群信号Ｓｎのα値がゼロとなっている。よって、この場合、クロック信号ＣＬＫ（Ｗ２）は除外される。
（２）所定の範囲内のα値を含むクロック信号を除外する。例えば、図８に示す例においてジッタを「0.004」よりも小さくするためには、「−０．２＜α＜＋０．４」を除外する必要がある。そして、図１０に示す例では、クロック信号ＣＬＫ（Ｗ３）を使用した場合に、低次群信号Ｓｎのα値が「−０．１」となっている。よって、この場合、クロック信号ＣＬＫ（Ｗ３）は除外される。
（３）残っているクロック信号の中から任意の１つを選択する。一例としては、識別番号が最小のクロック信号を選択する。そうすると、図１０に示す例では、クロック信号ＣＬＫ（Ｗ１）が選択される。

図９に戻る。ステップＳ８では、ステップＳ６〜Ｓ７で決定したクロック信号を選択するための指示をセレクタ５２に与える。上述の例では、この指示により、セレクタ５２はクロック信号ＣＬＫ（Ｗ１）を選択する。この場合、クロック信号ＣＬＫ（Ｗ１）が搬送クロックとして使用されることになる。

なお、上述の例では、各低次群信号のジッタが所定値よりも小さくなるクロック信号の中から任意のクロック信号が選択されているが、本発明はこの手順に限定されるものではない。すなわち、例えば、各低次群信号のジッタが最小になるようなクロック信号をα値情報に基づいて選択するようにしてもよい。あるいは、各低次群信号についてのα値の組合せが最適化されるように読出しクロックとして使用すべきクロック信号を選択するようにしてもよい。

このように、実施形態の多重化装置においては、低次群信号とジャスティフィケーション率αとが一意に対応していることを利用し、搬送クロックを切り替えながらジャスティフィケーション率αを検出することにより、実質的にジッタを測定する。そして、搬送クロックとしてジッタを小さくするようなクロック信号を選択することにより、各低次群信号のジッタが抑制される。

図１１は、本発明に係わるジッタ制御方法の第２の実施例のフローチャートである。第２の実施例では、ステップＳ１〜Ｓ３においてあるクロック信号についてα値情報を収集すると、ステップＳ１１〜Ｓ１２において、そのα値情報と予め決められた要求条件とを比較する。要求条件は、例えば、「すべての低次群信号についてのα値がそれぞれ予め決められた範囲に属している。」である。例えば、図８に示す例においてジッタを「0.004」よりも小さくするためには、α値の要求条件は「−０．２＞α」または「α＞＋０．４」である。そして、要求条件を満たさないα値が存在する場合には、ステップＳ５において次のクロック信号を選択し、ステップＳ１〜Ｓ３を実行する。

ステップＳ１２において、すべてのα値が要求条件を満たした場合には、次のクロック信号を選択することなく、ステップＳ８へ進む。ステップＳ８においては、すべてのα値が要求条件を満たしたときに選択されていたクロック信号を識別する指示をセレクタ５２に与える。そして、セレクタ５２が指示されたクロック信号を選択し、この選択されたクロック信号が搬送クロックとして使用されることになる。

このように第２の実施例では、すべてのクロック信号についてα値情報を収集することなく、要求条件を満たすクロック信号が検出された時点で搬送クロックとして使用すべきクロック信号を決定する。したがって、第２の実施例の手順では、第１の実施例と比較して、ジッタを抑制する処理に要する時間が短くなる。

なお、第１および第２の実施例の処理は、常時繰り返し実行するようにしてもよいし、定期的に繰り返すようにしてもよい。
図１２は、本発明に係わるジッタ制御方法の第３の実施例のフローチャートである。第３の実施例では、まず、ステップＳ２１において、デフォルト設定を行う。すなわち、搬送クロックとして使用すべきデフォルトチャネルＣｈ_set （例えば、ＣＨ１）を設定する。また、ジャスティフィケーション率αについての閾値αthを設定する。したがって、ステップＳ２２〜Ｓ２５の処理が実行される期間は、デフォルトチャネルＣｈ_set から抽出したクロック信号が搬送クロックとして使用される。

ステップＳ２２〜Ｓ２３では、予め決められた期間に渡って、各チャネルのＪＣ情報を取得する。ステップＳ２４では、取得したＪＣ情報に基づいて、各チャネルについてのジャスティフィケーション率αを算出する。ステップＳ２５では、閾値αthを超えるα値が存在しなければ、ステップＳ２２に戻る。ここで、「閾値αthを超える」とは、例えば、図８に示す例においてジッタを「0.004」よりも小さくするためには、「−０．２＞α」または「α＞＋０．４」を意味する。

一方、閾値αthを超えるα値が存在する場合には、ステップＳ３１〜Ｓ３８の処理を実行する。ステップＳ３１〜Ｓ３８の処理は、基本的に、図９に示したステップＳ１〜Ｓ８と同じである。

このように、第３の実施例では、デフォルトチャネルから抽出したクロック信号が搬送クロックとして使用される。そして、デフォルトクロックを利用している状態でα値をモニタし、そのα値が閾値を超えた場合に限りクロック信号を切り替える処理を実行する。したがって、クロック信号を切り替える処理の実行頻度が低くなる。

図１３は、本発明に係わるジッタ制御方法の第４の実施例のフローチャートである。第４の実施例の手順は、図１２に示す第３の実施例のステップＳ２１〜Ｓ２５と、図１１に示す第２の実施例の処理を組み合わせることにより実現される。

図１４は、本発明に係わる多重化装置の他の実施形態の構成を示す図である。図１４に示す多重化装置においては、データ信号が分離されて主信号系回路および参照系回路に供給される。ここでは、非同期多重部４１およびＪＯＨレジスタ４２が主信号系回路として動作し、非同期多重部７１およびＪＯＨレジスタ７２が参照系回路として動作する。そして、同一のデータ信号が非同期多重部４１および非同期多重部６１に入力される。

非同期多重部４１、７１の動作は互いに同じであり、それぞれＯＰＵｋオーバヘッドからＪＣ情報を抽出してＪＯＨレジスタ４２、７２に書き込む。選択回路５５は、ＪＯＨレジスタ７２を継続的にモニタすることによって、各低次群信号についてジャスティフィケーション率αを検出する。

セレクタ７４、位相比較器７５、電圧制御発振器７６は、参照系のＰＬＬ回路を構成する。セレクタ７４は、制御回路５５により指示されるクロック信号を選択して位相比較部７５に供給する。この構成により、電圧制御発振器７６の発振周波数は、セレクタ７４によって選択されたクロック信号の周波数と一致するように制御される。そして、参照系においては、電圧制御発振器７６により生成されるクロック信号が搬送クロックとして使用される。

なお、制御回路５５の動作は、図４〜図８を参照しながら説明した通りである。すなわち、選択すべきクロック信号を決定するためにクロック信号を切り替える手順、各クロック信号に対応するα値を算出する手順、α値情報に基づいて選択すべきクロック信号を決定する手順は、上述した通りである。そして、セレクタ７４は、制御回路５５によって決定されたクロック信号をセレクタ７３に供給する。

セレクタ７３、位相比較器５３、電圧制御発振器５４は、主信号系のＰＬＬ回路を構成する。セレクタ７３は、通常動作時は、セレクタ７４から与えられるクロック信号を位相比較部５３に転送する。この構成により、電圧制御発振器５４の発振周波数は、制御回路５５により決定されたクロック信号の周波数と一致するように制御される。そして、主信号系においては、この電圧制御発振器５４により生成されるクロック信号が搬送クロックとして使用される。なお、セレクタ７３は、非通常動作時（例えば、警報信号を送信するとき）は、発振器５１が生成するクロック信号を選択する。

このように、図１４に示す多重化装置においては、主信号系と並列に参照系が設けられている。そして、この参照系を利用してジッタを抑制可能なクロック信号が検出され、その検出結果に応じて主信号系において搬送クロックとして使用すべきクロック信号が切り替えられる。したがって、実際に信号を伝送するための主信号系においては、ジッタを抑制可能なクロック信号を検出するためにクロック信号を切り替える必要がない。

なお、上述の実施例では、各低次群信号から抽出したクロック信号の中から読出しクロック（すなわち、搬送クロック）が選択されているが、本発明はこの構成に限定されるものではない。すなわち、読出しクロックは、各低次群信号から抽出したクロック信号を含む複数のクロック信号の中から選択されるようにしてもよい。この場合、例えば、各低次群信号から抽出したクロック信号および発振器５１が生成するクロック信号の中から読出しクロックを選択するようにしてもよい。
また、上述の各実施例を含む実施形態に関して、下記の付記を開示する。
（付記１）
複数の信号を非同期マッピングで多重化する多重化装置において使用されるジッタ制御装置であって、
各信号について、前記非同期マッピングにおけるタイミング補償処理の頻度を検出する検出手段と、
前記検出手段による検出結果に基づいて、各信号から抽出したクロック信号を含む複数のクロック信号の中から、各信号の搬送クロックとして使用すべきクロック信号を選択する選択手段、
を有することを特徴とするジッタ制御装置。
（付記２）
付記１に記載のジッタ制御装置であって、
前記検出手段は、常時、各信号についてタイミング補償処理の頻度を検出し、
前記選択手段は、前記検出手段による検出結果に基づいて、前記搬送クロックとして使用すべきクロック信号を選択する
ことを特徴とするジッタ制御装置。
（付記３）
付記１に記載のジッタ制御装置であって、
前記検出手段は、定期的に、各信号についてタイミング補償処理の頻度を検出し、
前記選択手段は、前記検出手段による検出結果に基づいて、前記搬送クロックとして使用すべきクロック信号を選択する
ことを特徴とするジッタ制御装置。
（付記４）
付記１に記載のジッタ制御装置であって、
前記信号についての前記タイミング補償処理の頻度と前記信号のジッタとの関係が予め求められており、
前記選択手段は、前記複数の信号についての前記タイミング補償処理の実行頻度を表す頻度値の組合せが最適化されるように、前記搬送クロックとして使用すべきクロック信号を選択する
ことを特徴とするジッタ制御装置。
（付記５）
付記１に記載のジッタ制御装置であって、
前記信号についての前記タイミング補償処理の頻度と前記信号のジッタとの関係が予め求められており、
前記選択手段は、前記複数のクロック信号の中から各クロック信号を１つずつ順番に選択し、
前記検出手段は、選択されたクロック信号に対してそれぞれ各信号についての前記タイミング補償処理の実行頻度を表す頻度値を検出し、
前記選択手段は、検出された頻度値の組合せが所定の条件を満たした時点で前記クロック信号を順番に選択する手順を終了し、前記条件を満たしたクロック信号を搬送クロックとして出力する
ことを特徴とするジッタ制御装置。

Claims (5)

1. 複数の信号を非同期マッピングで多重化する多重化装置において使用されるジッタ制御装置であって、
   各信号について、前記非同期マッピングにおけるタイミング補償処理の頻度を検出する検出手段と、
   前記検出手段による検出結果に基づいて、各信号から抽出したクロック信号を含む複数のクロック信号の中から、各信号の搬送クロックとして使用すべきクロック信号を選択する選択手段、
   を有することを特徴とするジッタ制御装置。
2. 請求項１に記載のジッタ制御装置であって、
   前記信号についての前記タイミング補償処理の頻度と前記信号のジッタとの関係が予め求められており、
   前記選択手段は、前記複数の信号についての前記タイミング補償処理の実行頻度を表す頻度値の組合せが所定の条件を満たすように、前記搬送クロックとして使用すべきクロック信号を選択する
   ことを特徴とするジッタ制御装置。
3. 請求項１に記載のジッタ制御装置であって、
   前記選択手段は、前記複数の信号についての前記タイミング補償処理の実行頻度を表す頻度値が予め決められた初期条件を満たさなくなったときに、前記搬送クロックとして使用すべきクロック信号を切り替える
   ことを特徴とするジッタ制御装置。
4. 複数の信号を非同期マッピングで多重化する多重化装置であって、
   各信号に対してそれぞれ設けられ、対応する信号から抽出されたクロック信号を書込みクロックとしてその信号により搬送されるデータを格納するバッファメモリと、
   各バッファメモリについての書込みクロックと読出しクロックとの位相誤差が所定の範囲から外れたときにタイミング補償処理を実行するタイミング補償手段と、
   各信号について、前記タイミング補償処理の頻度を検出する検出手段と、
   前記検出手段による検出結果に基づいて、各信号から抽出したクロック信号を含む複数のクロック信号の中から、前記読出しクロックとして使用すべきクロック信号を選択する選択手段と、
   前記読出しクロックを利用して前記バッファメモリから読み出されたデータを搬送する信号を多重化する多重手段、
   を有することを特徴とする多重化装置。
5. 複数の信号を非同期マッピングで多重化する多重化装置であって、
   各信号に対してそれぞれ設けられ、対応する信号から抽出されたクロック信号を書込みクロックとしてその信号により搬送されるデータを格納する主信号系バッファメモリと、
   各信号に対してそれぞれ設けられ、対応する信号から抽出されたクロック信号を書込みクロックとしてその信号により搬送されるデータを格納する参照系バッファメモリと、
   各主信号系バッファメモリについての書込みクロックと読出しクロックとの位相誤差が所定の範囲から外れたときにタイミング補償処理を実行する主信号系タイミング補償手段と、
   各参照系バッファメモリについての書込みクロックと読出しクロックとの位相誤差が所定の範囲から外れたときにタイミング補償処理を実行する参照系タイミング補償手段と、
   各信号について、前記参照系タイミング補償手段によるタイミング補償処理の頻度を検出する検出手段と、
   前記検出手段による検出結果に基づいて、各信号から抽出したクロック信号を含む複数のクロック信号の中から、前記主信号系バッファメモリの読出しクロックとして使用すべきクロック信号を選択する選択手段、
   前記読出しクロックを利用して前記主信号系バッファメモリから読み出されたデータを搬送する信号を多重化する多重手段、
   を有することを特徴とする多重化装置。

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