DE69228775T2

DE69228775T2 - Verteilte Bit für Bit Entstopfungsschaltung für bytegestopfte Mehrfachrahmendaten

Info

Publication number: DE69228775T2
Application number: DE69228775T
Authority: DE
Inventors: Norio Yoshida
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1991-02-08
Filing date: 1992-02-07
Publication date: 1999-09-02
Anticipated expiration: 2012-02-08
Also published as: EP0500243B1; EP0500243A3; EP0500243A2; AU641847B2; AU1088292A; US5357514A; DE69228775D1

Description

Hintergrund der Erfindung

Die vorliegende Erfindung betrifft allgemein Byteentstopfungsschaltungen für zeitgemultiplexte Digitalsignale.
Obwohl es allgemein beabsichtigt wird, daß Digitalanlagen miteinander oder mit einem gemeinsamen Takt synchronisiert sind, muß die Zusammenarbeit von Anlagen berücksichtigt werden, die mit geringfügig unterschiedlichen Takten arbeiten, wobei ein dynamischer Speicher verwendet wird. In SONET (Synchrones optisches Netz), in dem das Signal in einer byteverschachtelten Mehrfachrahmenstruktur vorliegt, werden positive und negative Bytestopftechniken zur Frequenzjustierung eingesetzt.
In einer typischen Byteentstopfungsschaltung ist ein Pufferspeicher zum Speichern empfangener Daten vorgesehen. Ein Leitungstakt wird aus den empfangenen Daten rückgewonnen und ein Schreibadreßgenerator wird durch den Leitungstakt so betrieben, daß er jedes Byte der empfangenen Daten speichert. Ein lokaler Takt wird durch einen spannungsgesteuerten Oszillator erzeugt, um einen Leseadreßgenerator zum Lesen jedes Bytes der gespeicherten Daten zu betreiben. Die Lese- und Schreibadressen werden miteinander durch einen Phasenkomparator verglichen, um ein VCO-Steuersignal erzeugen, um den lokalen Takt mit dem Leitungstakt zu synchronisieren. Ein Entstopfungssteuersignal wird aus einem Stopfbyte abgeleitet, das mit dem ankommenden Signal gemultiplext ist. Der Schreibadreßgenerator spricht auf das Entstopfungssteuersignal an, um acht aufeinanderfolgende Impulse des Leitungstaktes zu entstopfen, um die Erzeugung einer Schreibadresse für eine Bytespeicherstelle auszusetzen, wenn eine positive Bytestopfung am Übertragungsende durchgeführt wird.
Jedoch ist es ein ernstes Problem, daß der Phasenkomparator eine große Spannungsänderung entwickelt, wenn der Leitungstakt entstopft wird, und es eine entsprechende große Frequenzfluktuation im lokalen Takt gibt, was zu einen beträchtlichen Jitterbetrag im der Datenausgabe des Pufferspeichers führt.

Zusammenfassung der Erfindung

Es ist daher eine Aufgabe der vorliegenden Erfindung, eine Byteentstopfungsschaltung bereitzustellen, die Jitter in den Ausgabedaten eines Pufferspeichers beseitigt.
Gemäß der vorliegenden Erfindung empfängt eine Byteentstopfungsschaltung ein Datensignal in einer byteverschachtelten Mehrfachrahmenstruktur, gewinnt eine Taktfolge rück und leitet ein Entstopfungssteuersignal aus einem Stopfbyte ab, das im Signal enthalten ist. Als Reaktion auf das Entstopfungssteuersignal wird eine Entstopfung eines Bytes ausgeführt, indem Einbitentstopfungsoperationen an der rückgewonnenen (Leitungs-) Taktfolge während jedem aufeinanderfolgender acht Rahmen verteilt werden. Die entstopfte Taktfolge wird an einen Phasenkomparator angelegt, in dem sie mit einer Lesetaktfolge verglichen wird, die durch einen spannungsgesteuerten Oszillator entsprechend einer Differenz erzeugt wird, die durch den Phasenkomparator ermittelt wird. Die rückgewonnene Taktfolge wird an einen Schreibadreßgenerator angelegt, um ein Schreibadreßsignal für jedes Byte des Datensignals zu erzeugen und es einem Pufferspeicher zur Speicherung des Datensignals zuzuführen. Der Schreibadreßgenerator spricht ferner auf das Entstopfungssteuersignal an, um die Erzeugung einer Schreibadresse auszusetzen, wenn das Entstopfungssteuersignal positiv ist. Die Lesetakt folge wird an einen Leseadreßgenerator angelegt, um eine Leseadresse für jedes Byte des Datensignals zu erzeugen und es dem Pufferspeicher zum Lesen von Datensignalen daraus zuzuführen.
In einer modifizierten Ausführungsform wird die Rate des Auftretens des Entstopfungssteuersignal über eine vorherbestimmte Anzahl von vorhergehenden Rahmen bestimmt, und die Entstopfung einer variablen Anzahl von Bits wird an der rückgewonnenen Taktfolge als eine Funktion der bestimmten Rate während jedem derselben Anzahl anschließender Rahmen ausgeführt.
Um Speicherschlupf zu verhindern, ist ein Adreßkomparator vorgesehen, zum Ermitteln einer Differenz zwischen den Schreib- und Leseadressen. Wenn die Differenz außerhalb eines vordefinierten Bereichs liegt, wird die bitweise Entstopfungssteuerung gesperrt, und die rückgewonnene Taktfolge wird entsprechend der Differenz entstopft, die durch den Adreßkomparator ermittelt wird.

Kurze Beschreibung der Zeichnungen

Die vorliegende Erfindung wird unter Bezugnahme auf die beigefügten Zeichnungen in weiteren Details beschrieben. Es zeigen:
Fig. 1 ein Blockschaltbild einer Byteentstopfungsschaltung gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
Fig. 2 ein Zeitdiagramm, das mit der Ausführungsform der Fig. 1 verbunden ist;
Fig. 3 ein Blockschaltbild einer Modifikation der vorhergehenden Ausführungsform
Fig. 4 ein Zeitdiagramm, das mit der Ausführungsform der Fig. 3 verbunden ist;
Fig. 5 ein Blockschaltbild einer weiteren Modifikation der vorliegenden Erfindung; und
Fig. 6 Bereiche von bitweisen und byteweisen Steueroperationen, die mit der Ausführungsform der Fig. 5 verbunden sind.

Detaillierte Beschreibung

Eine Byteentstopfungsschaltung für ein SONET (synchrones optisches Netz-) System, das in Fig. 1 dargestellt wird, empfängt eine byteverschachtelte Mehrfachrahmenstruktur und extrahiert ein Taktzeitsteuersignal und ein Entstopfungssteuersignal aus dem empfangenen Signal. Ein positives Entstopfungssteuersignal wird, wenn eine positive Bytestopfung am Übertragungende durchgeführt wird, durch Senden einen zusätzlichen Bytes erzeugt, und ein negatives Entstopfungssteuersignal wird, wenn eine negative Bytestopfung durchgeführt wird, durch Überspringen eines Informationszeitschlitzes erzeugt.
Die Entstopfungsschaltung weist einen Pufferspeicher 1, einen Schreibadreßgenerator 2 und einen Leseadreßgenerator 3 auf. Der Schreibadreßgenerator 2 spricht auf das rückgewonnene Taktzeitsteuersignal an, um eine Schreibadresse zum Schreiben empfangener Datensignal in den Pufferspeicher 1 zu erzeugen. Wenn ein positives Stopfbyte ermittelt wird, reagiert der Schreibadreßgenerator 2 auf das entsprechende Entstopfungssteuersignal, indem er die Erzeugung einer Adresse für das absichtlich eingefügte Byte aussetzt, so daß das letztgenannte wirksam aus der Sequenz des empfangenen Datenbitstroms beseitigt wird. Wenn ein negatives Stopfbyte ermittelt wird, reagiert der Schreibadreßgenerator 2 darauf einfach, indem er eine Schreibadresse für den übersprungenen Zeitschlitz erzeugt.
Der Leseadreßgenerator 3 verwendet die Ausgangsgröße eines spannungsgesteuerten Oszillators 6 als einen Lesetakt, um Daten aus dem Pufferspeicher 1 zu lesen. Das VCO-Steuersignal wird durch einen Tiefpaßfilter 5 aus der Ausgangsgröße eines Phasen komparators 4 abgeleitet, in dem die Ausgangsgröße des VCO 6 mit Taktimpulsen verglichen wird, die von einer Entstopfungsschaltung 7 geliefert werden.
Ein Entstopfungssteuervorrichtung 8 und ein Nutzinformationsbeginn- (Informations-) Detektor 9 sind vorgesehen. Die Entstopfungssteuervorrichtung 8 speichert das Entstopfungssteuersignal, um einen Zählwert zu erzeugen, und bestimmt die Art (positiv oder negativ) der durchzuführenden Entstopfung, um eine positive oder negative Entstopfungsanweisung zu erzeugen. Der Nutzinformationsbeginndetektor 9 wird durch die Entstopfungssteuervorrichtung 8 freigegeben, solange wie eine Entstopfungsoperation andauert und überprüft Datensignale unter Verwendung der rückgewonnenen Taktzeitsteuerung und bestimmt die Startzeit der Nutzinformation jedes SONET-Rahmens, die seinem Übertragungszusatz folgt.
Erfindungsgemäß ist eine rahmenweise Entstopfungsimpulsverteilung vorgesehen. Wie dargestellt, weist eine Entstopfungsschaltung 7 ein Schieberegister 10 auf, an das der rückgewonnene Takt angelegt wird und von seinem Eingangsende zum Ausgangsende verschoben wird. Das positive Entstopfungsanweisungssignal von der Steuervorrichtung 8 und die Ausgangsgröße des Nutzinformationsbeginndetektor 9 werden durch ein UND-Glied 11A empfangen, um ein Flipflop oder einen Signalspeicher 12A zu triggern, um ein UND-Glied 13A freizugeben, wenn eine positive Bitentstopfung während jedes aufeinanderfolgender acht Rahmen durchgeführt wird. Entsprechend wird das negative Entstopfungsanweisungssignal aus der Steuervorrichtung 8 und die Ausgangsgröße des Nutzinformationsbeginndetektors 9 durch ein UND-Glied 11B empfangen, um einen Signalspeicher 12B zu triggern, um ein UND-Glied 13B freizugeben, wenn eine negative Bitentstopfung während jedes aufeinanderfolgender acht Rahmen durchgeführt wird.
Die Ausgangsstufe des Schieberegisters 10 ist mit dem UND- Glied 13A und einen invertierenden Eingang des UND-Gliedes 13B und ferner mit einem ersten Eingang eines EXKLUSIV-ODER-Gliedes 14 verbunden, wobei die Ausgänge der UND-Glieder 13A und 13B zusammen mit einem zweiten Eingang des EXKLUSIV-ODER-Gliedes 14 gekoppelt sind. Ein Einbitzähler 15 reagiert auf die Ausgangsgrößen jedes der UND-Glieder 13A, 13B, indem er die Signalspeicher 12A, 12B rücksetzt, wenn ein einziges Bit gezählt wird. Wenn das UND-Glied 13A freigegeben wird, erzeugt das EXKLUSIV- ODER-Glied 14 eine binäre 1, wenn der Binärzustand eines Bits in der Ausgangsstufe des Schieberegisters 10 eins ist, und wenn das UND-Glied 13B freigegeben wird, erzeugt es einen binäre 0, wenn der Binärzustand der Ausgangsstufe null ist. Die Ausgangsgröße des EXKLUSIV-ODER-Gliedes 14 ist eine entstopfte Taktimpulsfolge und wird an den Phasenkomparator 4 zum Vergleich mit der Lesetaktzeitsteuerung angelegt.
Die Entstopfungsschaltung 7 weist ferner einen Modulo-8-Abwärtszähler 16 auf, der durch die Steuervorrichtung 8 auf einen Anfangszählwert "acht" rückgesetzt wird, wenn der Stopfbytezählwert von null auf eins erhöht wird oder auf einen anderen Wert als null verringert wird. Der Abwärtszähler 16 beginnt damit, als Reaktion auf die Ausgangsgröße des 1-Bitzählers 15 seinen Zählwert zu verringern. Wenn eine Einzelbitentstopfungsoperation für jeden der acht aufeinanderfolgenden Rahmen für ein gegebenes Entstopfungssteuersignal durchgeführt wird, wird ein Null-Zählwert im Abwärtszähler 16 erreicht und eine Verringerungsanweisung wird an die Entstopfungssteuervorrichtung 8 vom Abwärtszähler 16 angelegt. Als Reaktion verringert die Entstopfungssteuervorrichtung 8 den gespeicherten Stopfbytezählwert um eins. Der Prozeß wird wiederholt, bis der Stopfbyte zählwert auf null verringert wird.
Die Arbeitsweise der ersten Ausführungsform dieser Erfindung ist unter Bezugnahme auf Fig. 2 am besten zu verstehen.
Es wird angenommen, daß der Stopfbytezählwert anfänglich null ist und jeder Rahmen ein Maximum von K Bits einschließlich Zusatz und Nutzinformation aufweist. Wenn ein positives Stopfbyte während der Rahmen #1 und #2 übertragen wird, werden Entstopfungssteuersignale 20 und 21 erzeugt und ein Stopfbytezählwert wird anschließend auf einen Zählwert "zwei" durch die Entstopfungssteuervorrichtung 7 erhöht.
Entsprechend Rahmen #1 wird ein Nutzinformationsbeginnimpuls 22-1 durch den Detektor 9 erzeugt und der Modulo-8-Abwärtszähler 16 wird auf den Anfangswert "acht" rückgesetzt. Das UND-Glied 11A wird aktiviert und der Signalspeicher 12A wird gesetzt, wobei das UND-Glied 13A freigegeben wird. Wenn der Binärzustand am Ausgang des Schieberegisters 10 eins ist, erzeugt das EXKLUSIV-ODER-Glied 14 eine binäre Null und der 1-Bitzähler 15 erzeugt eine Ausgangsgröße, die den Signalspeicher 12A rücksetzt und den Abwärtszähler 16 auf einen Zählwert "sieben" verringert.
Auf ähnliche Art wird ein Nutzinformationsbeginnimpuls 22- 2 erzeugt, der dem Rahmen #2 entspricht, und wird das UND-Glied 11A wieder aktiviert, um eine 1 im Signalspeicher 12A zu speichern, wobei das UND-Glied 13A freigegeben wird. Wenn der Binärzustand am Ausgang des Schieberegisters 10 eins ist, erzeugt das EXKLUSIV-ODER-Glied 14 wiederum eine binäre Null und der Abwärtszähler 16 wird auf einen Zählwert "sechs" verringert. Während der anschließenden Rahmen #3 bis #8 finden entsprechend den anschließenden Nutzinformationsbeginnimpulsen 22-3 bis 22- 8 ähnliche Vorgänge statt und der Abwärtszähler 16 wird ansukzessive auf null verringert.
Eine Verringerungsanweisung wird daher vom Abwärtszähler 16 an die Entstopfungssteuervorrichtung 8 geliefert und ihr Stopfbytezählwert wird auf eins verringert. Als Ergebnis wird der Abwärtszähler 16 wieder auf den Anfangswert rückgesetzt und Nutzinformationsbeginnimpulse 23-1 und 23-2 werden entsprechend den Rahmen #9 und #10 erzeugt, wobei der Abwärtszähler 16 sukzessiv auf "sechs" verringert wird. Der Prozeß wird wiederholt, bis der Abwärtszähler 16 auf null vermindert wird, woraufhin der Stopfbytezählwert auf null vermindert wird. Auf diese Art werden insgesamt 16 Bits während der Periode von 16 aufeinanderfolgenden Rahmen entstopft.
Mit der oben beschriebenen Ausführungsform ist die Position, an der die Entstopfung erfolgt, für alle Rahmen dieselbe. Fig. 3 ist ein Blockschaltbild einer Ausführungsform, in der die Entstopfungsposition von einem Rahmen zum nächsten variiert. Diese Ausführungsform ist im allgemeinen ähnlich zu der vorhergehenden Ausführungsform, mit der Ausnahme, daß sie zusätzlich einen Zähler 30 aufweist, der auf die Ausgangsgröße des Nutzinformationsbeginndetektors 9 anspricht, um einen aufeinanderfolgenden Binärzählwert zu erzeugen, der mit aufeinanderfolgenden Rahmen variiert. Für jeden dieser binären Zählwerte wird eine eindeutige Bitposition (M&sub1;, wobei i = 1, 2, ... 8) in einem Positionsspeicher 31 gespeichert. Als Reaktion auf jede Ausgabe des Zählers 30 wird ein Bitpositionssignal eindeutig durch den Speicher 31 erzeugt und an einen programmierbaren Zähler 32 als ein voreingestellter Zählwert geliefert. Die Ausgangsgröße des Nutzinformationsbeginndetektors 9 wird ebenfalls dem programmierbaren Zähler 32 als ein Rücksetzimpuls zugeführt, um ihn zu veranlassen, mit dem Zählen des rückgewonnenen Taktes zu beginnen. Der programmierbare Zähler 32 erzeugt eine Ausgabe, wenn der voreingestellte Wert erreicht wird. Die Aus gabe des programmierbaren Zählers 32 wird an UND-Glieder 11A und 11B als ein Entstopfungsanweisungsimpuls angelegt.
Wie in Fig. 4 gezeigt, findet entsprechend Nutzinformationsbeginnimpulsen 42-1, 42-2, 42-3... 42-8, jeweils eine Entstopfung bei M&sub1;, M&sub2;, M&sub3;... M&sub8; Positionen der Rahmen #1, #2, #3... #8 für die Rahmen #1 bis #8 als Reaktion auf ein Entstopfungssteuersignal 40 statt. Derselbe Prozeß wird wiederholt, wenn ein Entstopfungssteuersignal 41 aufeinanderfolgend erzeugt wird.
Eine weitere Modifikation dieser Erfindung wird in Fig. 5 gezeigt, in der die Anzahl der zu entstopfenden Bits in einem Rahmen durch Analysieren der Anzahl Stopfbytes bestimmt wird, die während einer vorherbestimmte Anzahl aufeinanderfolgender Rahmen empfangen worden sind. Diese Ausführungsform weist eine Entstopfungssteuervorrichtung 50 auf, die einen Decoder 51, einen Speicher 52 und einen Analysator 53 aufweist. Der Decoder 51 bestimmt, welcher Entstopfungsmodus durchzuführen ist und speichert das Entstopfungssteuersignal im Speicher 52. Der Speicher 52 wird in M-Rahmenintervallen durch einen durch M dividierenden Zähler 54 gelöscht, der an den Ausgang des Nutzinformationsbeginndetektors 9 gekoppelt ist. Der Analysator 53 gibt eine Gesamtheit (= N) von Entstopfungssteuersignalen aus, die während 14 Rahmen gespeichert werden, und liefert ein Positionssignal als einen voreingestellten Zählwert an einen Zähler 55, der als Reaktion auf den Nutzinformationsbeginnimpuls zum Zählen des Taktes rückgesetzt wird. Der Zähler 55 erzeugt eine Ausgangsgröße, wenn der voreingestellte Werterhalten wird, und liefert sie an die UND-Glieder 11 A, 11 B der Entstopfungsschaltung 7. Dieses Positionssignal wird so bestimmt, daß die Ausgangsgröße des Zählers 55 bei M/(8 · N) Rahmenintervallen auftritt. Wenn M = 8 und N = 2, erzeugt der Zähler 55 eine Ausgabe bei 1/2-Rahmenintervallen, und folglich werden zwei Bit in jedem Rahmen während der Periode von acht aufeinanderfolgenden Rahmen entstopft. Der entstopfte Takt ist mit dem Datensignal taktsynchronisiert, das im Pufferspeicher 1 gespeichert ist. Folglich befindet sich die Entstopfungsschaltung in einem Frequenzsteuermodus, wenn sie auf die Ausgangsgröße der Entstopfungssteuervorrichtung 50 reagiert.
Ferner ist ein Adreßkomparator 56 vorgesehen, der zwischen die Ausgänge des Schreibadreßgenerators 2 und des Leseadreßgenerators 3 geschaltet ist. Der Adreßkomparator 56 ermittelt die Differenz zwischen den Lese- und Schreibadressen und prüft, um festzustellen, ob die Differenz sich außerhalb eines Bereichs befindet, der zwischen (X/2)-Y und (X/2)+Y definiert ist, wobei X die maximale Größe des Pufferspeichers 1 darstellt, Y einen beliebigen Schwellenwert darstellt, wie in Fig. 6 dargestellt. Wenn die Adressendifferenz sich außerhalb des definierten Bereichs befindet, sperrt der Adreßkomparator 56 die Entstopfungssteuervorrichtung 50 und liefert ein Entstopfungssteuersignal an eine bekannte byteweise Entstopfungsschaltung 57, deren Ausgang durch ein ODER-Glied 58 an einen Phasenkomparator 4 gekoppelt ist. Da die Adreßdifferenz ein ganzzahliges Vielfaches eines Bytes ist, verhindert die Phasensteuerung durch den Adreßkomparator 56 einen Überlauf oder Unterlauf des Pufferspeichers 1, der häufig als "Schlupf" bezeichnet wird, der durch eine schnelle Änderung des Leitungstaktes oder infolge einer Initialisierung des Speichers 52 bei Startperioden verursacht werden kann.
Die vorhergehende Beschreibung zeigt nur bevorzugte Ausführungsformen der vorliegenden Erfindung. Verschiedene Modifikationen werden Fachleuten offensichtlich, ohne den Rahmen der vorliegenden Erfindung zu verlassen, die nur durch die beige fügten Ansprüche begrenzt wird. Daher sind die gezeigten und beschriebenen Ausführungsformen lediglich beispielhaft und nicht beschränkend.

Claims

1. Byteentstopfungsschaltung zum Empfangen eines Datensignals in einer byteverschachtelten Mehrfachrahmenstruktur, Rückgewinnen einer Taktfolge daraus und Ableiten eines Entstopfungssteuersignals aus einem Stopfbyte, das im Signal enthalten ist, die aufweist:

einen Pufferspeicher (1);

einen Schreibadreßgenerator (2) zum Erzeugen eines Schreibadreßsignals für jedes Byte des Datensignals und Liefern des Schreibadreßsignals an den Pufferspeicher als Reaktion auf die rückgewonnene Taktfolge zum Speichern des Datensignals im Pufferspeicher, wobei der Schreibadreßgenerator auf das Entstopfungssteuersignal zum Aussetzen der Erzeugung einer Schreibadresse, wenn das Entstopfungssteuersignal positiv ist, anspricht;

Entstopfungseinrichtungen (7, 8), die auf das Entstopfungssteuersignal ansprechen, zum Ausführen der Entstopfung eines Bits an der rückgewonnenen Taktfolge während jedes aufeinanderfolgender acht Rahmen;

einen Phasenkomparator (4) zum Durchführen eines Phasenvergleichs zwischen der entstopften Taktfolge und einer Lesetaktfolge;

einen spannungsgesteuerten Oszillator (6), der auf eine Phasendifferenz anspricht, die durch den Phasenkomparator ermittelt wird, zum Erzeugen der Lesetaktfolge; und

einen Leseadreßgenerator (3) zum Erzeugen einer Leseadresse für jedes Byte des Datensignals und Liefern der Leseadresse an den Pufferspeicher als Reaktion auf die Lesetaktfolge zum Lesen von Datensignalen daraus.

2. Byteentstopfungsschaltung nach Anspruch 1, wobei die Position, an der die rückgewonnene Taktfolge entstopft wird, von einem Rahmen zum anderen variiert.

3. Byteentstopfungsschaltung nach Anspruch 1, wobei die Entstopfungseinrichtungen (7) aufweisen:

Einrichtungen (15, 16), die die Rate des Auftretens des Entstopfungssteuersignal zählen, zum Erzeugen eines Stopfbytezählwertes;

bitweise Entstopfungsschaltungseinrichtungen (11-14) zum Entstopfen eines Bits an der rückgewonnenen Taktfolge, während jedes aufeinanderfolgender acht Rahmen, wenn die Stopfbytezählwert gleich oder größer als eins ist; und

Rücksetzeinrichtungen (8), die angeordnet sind, um das Zählen des entstopften Bits zu starten, um einen Entstopftbitzählwert zu erzeugen, wenn der Stopfzählwert von null auf eins zunimmt oder von N auf M abnimmt (wobei N größer als M ist, und M gleich oder größer als eins ist), und den Stopfbytezählwert um eins zu verringern, wenn der Entstopftbitzählwert einen vorherbestimmten Wert erreicht.

4. Byteentstopfungsschaltung nach Anspruch 1, wobei die Entstopfungseinrichtungen (7) aufweisen:

Einrichtungen (15, 16) zum Zählen der Rate des Auftretens des Entstopfungssteuersignals zum Erzeugen eines Stopfbytezählwertes;

Impulserzeugungseinrichtungen (30-32) zum Erzeugen eines Impulses an einer Zeitposition eines Rahmens, die eindeutig für jeden aufeinanderfolgender acht Rahmen ist, wenn der Stopfbytezählwert gleich oder größer als eins ist;

bitweise Entstopfungsschaltungseinrichtungen (11-14) zum Entstopfen eines Bits an der rückgewonnenen Taktfolge als Reaktion auf den Impuls aus den Impulserzeugungseinrichtungen; und

Rücksetzeinrichtungen (8), die angeordnet sind, um das Zählen des entstopften Bits zu starten, um einen Entstopftbitzählwert zu erzeugen, wenn der Stopf zählwert von null auf eins zunimmt oder von N auf M abnimmt (wobei N größer als M ist, und M gleich oder größer als eins ist), und den Stopfbytezählwert um eins zu verringern, wenn der Entstopfbitzählwert einen vorherbestimmten Wert erreicht.

5. Byteentstopfungsschaltung nach Anspruch 4, wobei die Impulserzeugungseinrichtungen aufweisen:

Positionsspeicherinrichtungen (31) zum Speichern mehrerer Positionsdaten, wobei jede eine eindeutige Bitposition innerhalb eines Rahmens anzeigt;

Einrichtungen zum Lesen der Positionsdaten aus den Positionsspeicherinrichtungen bei Rahmenintervallen, wenn der Stopfzählwert gleich oder größer als eins ist; und

programmierbare Zählereinrichtungen (32), die angeordnet sind, um auf die Positionsdaten voreingestellt zu werden, zum Zählen von Taktimpulsen der rückgewonnenen Taktfolge, um einen Taktzählwert zu erzeugen, und Erzeugen eines Ausgangssignals, wenn der Taktzählwert gleich den voreingestellten Positionsdaten ist, und Anlegen des Ausgangssignals an die bitweise Entstopfungsschaltung als den Impuls.

6. Byteentstopfungsschaltung nach Anspruch 1, wobei die Entstopfungseinrichtungen (7) Einrichtungen (50) aufweisen zum Bestimmen der Rate des Auftretens des Entstopfungssteuersignals über eine vorherbestimmte Anzahl von vorhergehenden Rahmen, und Bewirken einer Entstopfung einer variable Anzahl von Bits an der rückgewonnenen Taktfolge als eine Funktion der bestimmten Rate, während jedes der vorherbestimmten Anzahl folgender Rahmen.

7. Byteentstopfungsschaltung nach Anspruch 1 oder 6, die ferner einen Adreßkomparator (56) aufweist zum Ermitteln einer Differenz zwischen der Schreibadresse und der Leseadresse, Sperren der Entstopfungseinrichtungen, wenn die Differenz außerhalb eines vordefinierten Bereichs liegt, und Entstopfung der rückgewonnenen Taktfolge auf einer byteweisen Grundlage entsprechend der Differenz.