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Die vorliegende Erfindung betrifft eine
Kanalumschalteinrichtung und inbesonders eine Kanalumschalteinrichtung,
die einen regulären Kanal und einen Reservekanal einer
digitalen Funkkommunikationseinrichtung ohne Erzeugung eines
Bitfehlers umschalten kann, indem eine, am Ausgang einer
Empfangssignal-Verarbeitungsschaltung eines
Empfangs-Endgerätes vorgesehene Synchronumschaltung ohne Nutzung eines
Rahmensynchronisationssignal eingesetzt wird.
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In einem konventionellen digitalen
Breitband-Funkkommunikationssystem, z. B. in einem Mikrowellenband, wird für das
sofortige Umschalten eines regulären Kanals auf einen
Reservekanal eine Umschalteinrichtung mit einer in einem
Empfangs-Endgerät vorgesehenen Synchronumschaltung zur
Wartung eines Kanals und als Gegenmaßnahme gegen
Feldstärkeschwund eingesetzt.
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In der obigen konventionellen Kanalumschalteinrichtung
wird zur Umschaltung eines regulären Kanals auf einen
Reservekanal, ein aus einer Multiplexeinrichtung eines Sende-
Endgerätes eingespeistes digitales Multiplexsignal mittels
eines B/U-Konverters aus einem bipolaren Kode in einen
unipolaren Kode umgewandelt. Danach werden ein
Rahmensynchronisationssignal, ein Überwachungssteuerungssignal und
dergleichen für die Überwachung eines Funkbereichs in das
gemultiplexte digitale Signal mittels einer Sendesignal-
Verarbeitungsschaltung entsprechend der
Geschwindigkeitswandlung eingefügt, und dann wird das gemultiplexte
digitale Signal über eine Sendesignal-Verteilungsschaltung
und einen Sendesignal-Umschaltkreis parallel an den regulären
Kanal und den Reservekanal angelegt. Zwei digitale, über die
regulären und die Reservekanäle empfangene und im Empfangs-
Endgerät demodulierte Signale, werden durch eine
Synchronumschaltung, die zwischen der
Rahmensynchronisationsschaltung und der
Empfangssignal-Verarbeitungsschaltung des regulären Kanals angeordnet ist, ohne Erzeugung
eines Bitfehler umgeschaltet, nachdem eine Differenz zwischen
den Empfangszeitpunkten mittels der jeweils von den
regulären bzw. Reservekanälen detektierten
Rahmensynchronisationssignale ausgeglichen wurde.
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In diesem System wird jedoch eine Umschaltzeit aufgrund
eines im Reservekanal erzeugten Rahmensynchronisationsfehlers
verlängert, wenn ein Sendesignal des regulären Kanals
parallel an den Reservekanal angelegt wird. Zusätzlich sind
Einrichtungen, die ohne Erzeugung eines Bitfehlers
umgeschaltet werden können nur Funkeinrichtungen, die von
einer Funksendeeinrichtung mit Modulator bis zu einer
Funkempfangseinrichtung mit einem Demodulator reichen, und
die nicht über den B/U-Konverter, die Sendesignal-
Verarbeitungsschaltung und die
Empfangssignal-Verarbeitungsschaltung verfügen. Als Einrichtung zur Ausschaltung der
o.g. Nachteile hat der vorstehende Anmelder eine
Kanalumschalteinrichtung vorgeschlagen, die einen
Kanalbereich aus dem B/U-Konverter des Sende-Endgerätes auf die
Empfangssignal-Verarbeitungsschaltung des
Empfangs-Endgerätes, ohne Erzeugung des Rahmensynchronisationsfehlers während
der Umschaltung umschalten könnte (siehe EP-A-0 180 943).
Fig. 1 zeigt beispielhaft eine Anordnung dieser
Kanalumschalteinrichtung, in der zur Vereinfachung der
Beschreibung nur ein Reservekanal und ein regulärer Kanal
gezeigt sind.
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In Fig. 1 wird ein digitales Multiplexsignal 100 aus
einer (nicht gezeigten) digitalen Multiplexeinrichtung über
eine Aufteilschaltung 1, einen B/U-Konverter 2 und eine
Sendesignal-Verarbeitungsschaltung 3 in einen Modulator einer
(nicht gezeigten) Sendeeinrichtung eingespeist und über einen
regulären Kanal REG an das Empfangs-Endgerät übertragen. Ein
durch einen Demodulator einer (nicht gezeigten)
Empfangseinrichtung demoduliertes Empfangsdigitalsignal wird
über eine Rabmensynchronisationsschaltung 4 in eine
Empfangssignal-Verarbeitungsschaltung 5 eingespeist, und das
im Sende-Endgerät eingefügte Ranmensynchronisationssignal,
das Überwachungssteuersignal und dergleichen wird hierin
durch eine umgekehrte Geschwindigkeitswandlung entfernt.
Danach wird das Empfangsdigitalsignal über eine
Synchronumschaltung 6 in einen U/B-Konverter 7 eingespeist,
darin in einen bipolaren Kode umgewandelt und dann als
digitales Multiplexsignal 101 über einen Schalter 8 an eine
(nicht gezeigte) digitale Multipexeinrichtung geleitet.
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Andererseits wird während eines Normalbetriebs, ein durch
einen Pilotgenerator 9 erzeugtes Überwachungsdigitalsignal
102 über einen Schalter 10, einen B/U-Konverter 2a und eine
Sendesignal-Verarbeitungsschaltung 3a in einen Reservekanal
PROT eingespeist. Ein am Empfangs-Endgerät empfangenes
Empfangsdigitalsignal wird über eine Rahmensynchronisations-
Schaltung 4a, eine Empfangssignal-Verarbeitungsschaltung 5a,
eine Verteilungsschaltung 11, einen U/B-Konverter 7a und den
Schalter 8 in einen Pilotdetektor 12 eingespeist, wobei der
Kanalstatus überwacht wird.
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Um den regulären Kanal REG auf den Reservekanal PROT
umzuschalten, wird der Schalter 10 im Sende-Endgerät
betätigt, und das durch die Aufteilungsschaltung 1
aufgeteilte digitale Multiplexsignal 100 wird parallel zum
regulären Kanal REG in den Reservekanal PROT eingespeist.
Dann wird, nachdem die Bitlaufzeiten eines über den
Reservekanal PROT gelieferten und von der
Verteilungsschaltung 11 verteilten Digitalssignals 103 und die
Bitlaufzeiten eines über den regulären Kanal übertragenen
Digitalsignals 104 in der Synchronumschaltung 6 im Empfangs-
Endgerät auf Koinzidenz gebracht wurden, unmittelbar die
Umschaltung ohne Erzeugung eines Bitfehlers und ohne
Benutzung des Rahmensynchronisationssignals ausgeführt. In
der Synchronumschaltung 6 werden die Eingangssignale 103 und
104 jeweils N-fach frequenzgeteilt und durch
Frequenzteilerkonverter in N parallele Daten umgewandelt. In diesem
Falle haben sowohl alle regulären als auch alle N-parallelen
Reservedaten eine Datenlänge von N Bits eines ursprünglichen
seriellen Datensignals. Demzufolge kann dann, wenn die
Empfangslaufzeitdifferenz zwischen dem Datensignal, das über
den regulären Kanal geliefert wird, und dem, das über den
Reservekanal geliefert wird, in den Bereich von ± N/2 Bits
fällt, der Laufzeitunterschied zwischen den Signalen
unterdrückt werden, indem sie als Antwort auf ein gemeinsames
Taktsignal ausgelesen und dabei eine Synchronumschaltung ohne
Erzeugung eines Bitfehlers ausgeführt wird. Die
Synchronumschaltung 6 enthält weiterhin auch Signalleitungs-
Reihenfolgetauscher, die entsprechend mit den
Ausgangsanschlüssen der Frequenzteilerkonverter verbunden sind, und
einen Bit-Komparator zum Vergleich der Ausgangsbits der
Signalleitungs-Reihenfolgetauscher. Es ist festgelegt,
welcher der zwei Signalleitungs-Reihenfolgetauscher
entsprechend einem Ausgangssignal des Komparators betrieben
wird. Als Ergebnis kann der Einfluß einer anfänglichen
Phaseninstabilität der Frequenzteiler der
Frequenzteilungsschaltungen ohne Nutzung des Rahmensynchronisationssignals
eliminiert werden.
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In den letzten Jahren wurde mit der Verbreitung der
digitalen Signalübertragung ein Nullfolgen-Unterdrückungkode
wie z. B. ein BnZS-Kode ("Bipolar With n Zeros Substitution",
bipolar mit Ersatz von n Nullen), der ein Folge von n "0"
überträgt, die einen Ersatzkode eines speziellen Musters
einschließlich eines Impulses ersetzen, der eine
Bipolarkoderegel der abwechselnden Übertragung positiver und
negativer Impuls verletzt, als der Standardkode der CCITT
anstelle eines konventionellen Bipolarkodes anerkannt (der
auch als AMI-Signal bezeichnet wird, und der ein bipolarer
RZ-Kode (Retun-to-Zero) ist, der abwechselnd positive und
negative Impulse "+A" und "-A" der "1" eines Binärkodes
zuweist). D.h., ein B3ZS- und ein B6ZS-Kode sind bereits im
Einsatz und der Einsatz eines B8ZS-Kodes ist geplant.
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Bezüglich des B3ZS-Kodes sei auf Punkt 5 der
CCITT-Empfehlung G. 703 verweisen.
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In dem konventionellen digitalen Übertragungssystem, das
einen Bipolarkode nutzt, wird normalerweise ein
verschlüsseltes Signal benutzt. Demzufolge hat das von der
Multiplexeinrichtung, wie in Fig. 1 gezeigt, eingespeiste
digitale Multiplexsignal 100 auch dann, wenn die Information
nicht komplett eingespeist wird, viele Datenänderungspunkte,
so daß kein anormaler Zustand beim Betrieb der
Synchronumschaltung 6 auftritt. Bei einem Einsatz des BnZS-Kodes
wird jedoch keine Verschlüsselung ausgeführt. Deshalb
muß dann, wenn der BnZS-Kode im B/U-Konverter 2 in einen
unipolaren Kode umgewandelt wird, der Ersatzkode in seinen
ursprünglichen Kode dekodiert und dann übertragen werden.
Wenn die Information nicht komplett eingegeben wird, wird als
Ergebnis die gleichen "0" oder "1" Kodefolge am Ausgang des
B/U-Konverters erzeugt. In diesem Falle entsteht, da die
Verschlüsselung für einen Funkbereich ebenfalls in der
Sendesignal-Verarbeitungsschaltung 3 ausgeführt wird, kein
Problem bei der Reproduktion der Bitsynchronisation oder beim
Glätten eines Spektrums im Funkbereich. Da jedoch ein
Ausgangssignal der Empfangssignal-Verarbeitungsschaltung 5
des Empfangs-Endgerätes zu einer "0"- oder "1"-Folge ähnlich
dem Eingangssignal der Sendesignal-Verarbeitungsschaltung 3
wird, werden alle parallelen Datensignale der
Frequenzteilerkonverter der Synchronumschaltung 6 zu einer Folge von
"0" und "1". Das Ergebnis ist, daß eine auf der anfänglichen
Phaseninstabilität der Frequenzteiler basierende
Phasenverschiebung nicht durch den Bitvergleich des Komparators
detektiert werden kann. Aus diesem Grund wird dann, wenn die
Information nicht komplett eingegeben wird, d. h., in einem
Null-Laststatus, oder wenn die Anzahl der
Informationseingaben klein ist, d. h., in einem Leicht-Laststatus, eine
Umschaltzeit verlängert, um einen fehlerhaften Betrieb zu
provozieren.
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EP-A-0 060 751 betrifft eine Einrichtung zum Umschalten
eines Datenübertragungskanals. Daten werden in einem
getrennten Taktmodus über einen Betriebsdatenkanal und einen
Taktkanal, und über einen Reservedatenkanal und einen
Taktkanal empfangen. Die Eingangskanäle werden mittels
Befehlen von einer Betriebskanal-Qualitätsüberwachung mit
Verzögerung auf einen Ausgangsdatenkanal und Taktkanal
umgeschaltet. In dem Betriebskanal dehnt ein
Seriell/Parallel-Wandler die Zeitdauer der Daten aus, während
ein Teiler eine Taktrate im gleichen Verhältnis reduziert. In
ähnlicher Weise enthält auch der Reservekanal einen
Datenexpander und einen Taktfrequenzteiler. Die Taktsignale
mit reduzierter Taktfrequenz werden auf einen
Phasenregelkreis (PLL) geschaltet, dessen Ausgangssignal in
Parallel/Pararallel-Register und in einen
Taktfrequenzmultiplzierer mit dem Verhältnis n eingespeist wird. Die
expandierten Daten werden durch einen Parallel/Seriell-
Wandler auf ihre ursprüngliche Dauer komprimiert.
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Es ist daher eine prinzipielle Aufgabe der vorliegenden
Erfindung eine Kanalumschalteinrichtung zu schaffen, die die
oben erwähnten konventionellen Probleme eliminiert, die
eingesetzt werden kann, wenn ein
Nullfolgenunterdrückungssignal, wie z. B. BnZs-Kode benutzt wird, bei der das der
Synchronumschaltung unterworfene Gerät eine Sendesignal-
Verarbeitungsschaltung und eine Empfangssignal-
Verabeitungsschaltung umfaßt und bei der kein
Rahmensynchronisationsfehler während des Umschaltens auftritt.
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Diese Aufgabe wir durch eine Kanalumschalteinrichtung
gelöst, die die Merkmale von Anspruch 1 aufweist. Die
Unteransprüche sind auf bevorzugte Ausführungsformen der
Erfindung gerichtet.
Kurze Beschreibung der Zeichnungen
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Fig. 1 ist ein Blockschaltbild, das ein Beispiel einer
Anordnung einer digitalen Funkkommunikationseinrichtung
zeigt, auf die die Erfindung angewendet wird;
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Fig. 2 ist ein Blockschaltbild, das eine
Synchronumschaltung von Fig. 1 gemäß der vorliegenden Erfindung im
Detail darstellt; und
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Fig. 3 ist ein Blockschaltbild, das ein Beispiel einer
Anordnung des in Fig. 2 gezeigten Bit-Konverters darstellt.
Genaue Beschreibung der bevorzugten Ausführungsform
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Eine Ausführungsform der vorliegenden Erfindung wird im
Anschluß mit Bezug auf die beiliegenden Zeichnungen
beschrieben.
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Eine Anordnung einer digitalen
Funkkommunikationseinrichtung, auf die die vorliegende Erfindung angewandt
wird, ist ähnlich zu der in Fig. 1 gezeigten Anordnung, in
der die B/U-Konverter 2 und 2a bzw. die B/U-Konverter 7 und
7a eine wechselseitige Umwandlung zwischen einem BnZS-Kode
und einem Unipolar-Kode ausführen.
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Fig. 2 ist ein Blockschaltbild, das eine genaue Anordnung
einer Synchronumschaltung 6 gemäß vorliegender Erfindung
zeigt.
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In Fig. 2 beinhalten die über einen Reservekanal
eingespeisten Daten 103 ein Datensignal 103d und ein
Taktsignal 103c, und die über einen regulären Kanal
eingespeisten Daten 104 beinhalten ein Datensignal 104d und
ein Taktsignal 104c. Beide Datensignale 103d und 104d werden
in jeweils zwei Signale aufgeteilt. Die ersten Datensignale
werden über Bit-Konverter 27 bzw. 28 in
Frequenzteilerkonverter 13 und 14 eingespeist, und die zweiten Datensignale
werden direkt dort eingespeist. Die Taktsignale 103c und 104c
werden direkt in die Frequenzteilerkonverter 13 und 14
eingespeist.
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Der Frequenzteilerkonverter 13 N-frequenzteilt die Daten- und
Taktsignale 103d und 103c und wandelt sie in ein
Datensignal 105d mit N parallelen Leitungen, wovon eine
Bitperiode jeden Signals N-fach expandiert wird, und in ein
N-Phasen-Taktsignal 105c um, das dem Datensignal 105d
entspricht. Wenn der Frequenzteilerkonverter 13 weiter eine
Folge mit einer vorgegebenen Anzahl (z. B. N) von Bits mit
demselben Wert in einem Ausgangssignal 103b des Bit-
Konverters 27 entdeckt, dann invertiert der
Frequenzteilerkonverter 13 das letzte (N-te) Bit, wandelt es zum
Vergleich in ein Datensignal 105b um, und speist das
Datensignal 105b in einen
Signalleitungs-Reihenfolgevertauscher 15 ein.
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Der Frequenzteilerkonverter 14 N-frequenzteilt die Daten- und
Taktsignale 104d und 104c und wandelt sie in ein
Datensignal 106d mit N parallelen Leitungen und in ein N-
Phasen-Taktsignal 106c um, das dem Datensignal 106d
entspricht. Wenn der Frequenzteilerkonverter 14 weiter eine
Folge mit einer vorbestimmten Anzahl (z. B. N) von Bits mit
demselben Wert in einem Ausgangssignal 104b des Bit-
Konverters 28 entdeckt, dann invertiert der
Frequenzteilerkonverter 14 das letzte (N-te) Bit, wandelt es zum Vergleich
in ein Datensignal 106b um, und speist das Datensignal 106b
in einen Signalleitungs-Reihenfolgevertauscher 16 ein.
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Die Signalleitungs-Reihenfolgevertauscher 15 und 16
werden durch die Steuersignale 107 bzw. 108 gesteuert und
können der Reihe nach die Verbindungen zwischen N
Eingangssignalleitungen und N Ausgangssignalleitungen (eine
pro Taktsignal) verschieben, und dabei die ersten bis N-ten
Signalleitungen als die erste Signalleitung eines parallelen
Signals von N Leitungen auf einer Ausgangsseite extrahieren,
bezogen auf alle Datensignale von N Leitungen und auf ein
Vergleichssignal mit N Leitungen an einer Eingangsseite. Die
Signalleitungs-Reihenfolgevertauscher 15 und 16 sind dafür
vorgesehen, den Einfluß einer anfänglichen Phaseninstabilität
der Frequenzteiler der Frequenzteilerkonverter 13 und 14 ohne
Nutzung eines Rahmensynchronisationssignals zu eliminieren.
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Die von dem Signalleitungs-Reihenfolgevertauscher 15 und
16 ausgegebenen parallelen Datensignale und die parallelen
Vergleichssignale werden, gesteuert durch ein N-Phasen-
Taktsignal 109, in die Puffer 17 bzw. 18 eingelesen. Von den
Ausgangssignalen der Puffer 17 und 18 werden die parallelen
Vergleichssignale 113b und 114b in eine
Bit-Vergleichereinrichtung 26 eingespeist, und die parallelen Datensignale
113 und 114 werden in einen Umschalter 20 eingespeist. Die
Bit-Vergleichereinrichtung 26 besteht aus einem Komparator
19, den UND-Gattern 26a, 26b, und 26d und einer
Komplementbildungsschaltung 26c, zur Erzeugung von zwei
komplementären Ausgangssignalen entsprechend einem
Eingangssteuersignal von einem Steueranschluß 119.
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Der Komparator 19 vergleicht Bits bzw. die parallelen
Vergleichssignale 113b und 114b und gibt, wenn die Anzahl
nichtübereinstimmender Bits einen vorgegebenen Wert
überschreitet, ein Signalleitungs-Reihenfolgevertauschungs-Signal
110 aus, das einem der Eingangsanschlüsse beider UND-Gatter
26a und 26b die Nicht-Koinzidenz anzeigt. Die anderen
Eingangsanschlüsse der UND-Gatter 26a und 26b empfangen die
jeweiligen komplementären Signale der
Komplementbildungsschaltung 26c. Der durch ein in den Steueranschluß 119
eingespeistes Steuersignal bestimmte
Signalleitungs-Reihenfolgevertauscher 15 oder 16 wird in Betrieb gesetzt, um die
Reihenfolge der Signalleitungen zu vertauschen. Wenn die
Anzahl der nicht nichtübereinstimmenden Bits kleiner als der
vorgegebene Wert ist, dann gibt der Komparator 19 ein
Steuersignal 111 aus, das dem UND-Gatter 26d eine Koinzidenz
anzeigt. Das UND-Gatter 26d berechnet ein logisches Produkt
eines in einen Steuereingangsanschluß 120 eingespeisten
Steuersignals und des Steuersignals 111 und gibt ein
Umschaltsteuersignal 112 aus, das dem Schalter ZPO die
Kanalumschaltung anzeigt. Der Schalter 20 wählt die
parallelen Datensignale 113 und 114 aus, die über den
regulären Kanal und den Reservekanal eingespeist und mittels
des gemeinsamen Taktsignals 109 und des Referenztaktsignals
115 oder 116 (z. B. eines Taktsignals, das einem Signal der
ersten Leitung entspricht) des N-Phasen-Taktsignal aus den
Puffern 17 oder 18 ausgelesen werden. Ein von dem Schalter 20
ausgegebenes paralleles Datensignal wird durch einen
Multiplikationskonverter 21 in ein ursprüngliches serielles
Datensignal zurückgewandelt und als Ausgangsdatensignal 117
und als Taktsignal 118 an den U/B-Konverter 7 ausgegeben.
Andererseits wird das von dem Schalter 20 ausgewählte
Referenztaktsignal in eine gemeinsame
Taktgeneratoreinrichtung 25 eingespeist, die aus einem spannungsgesteuerten
Oszillator (VCO) 23 und einem Frequenzteiler 24 besteht, und
das oben genannte gemeinsame N-Phasen-Taktsignal 109, das mit
dem Referenztaktsignal synchronisiert, wird erzeugt.
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Angenommen der reguläre Kanal muß auf den Reservekanal
umgeschaltet werden. In diesem Falle wählt der Schalter 20
das parallele Datensignal 114 und das Referenztaktsignal 116
auf der Seite des regulären Kanals, und ein Signal mit
logisch "1" wird an den Steueranschluß 119 der Bit-
Vergleichereinrichtung 26 geliefert. Demzufolge wird nur das
Steuersignal 107 an den
Signalleitungs-Reihenfolgevertauscher 15 geliefert, und eine Anfangsphase des
Frequenzteilerkonverters 13 wird durch eine Vertauschung der
Reihenfolge der parallelen Datensignale justiert. Wenn die
Kanalumschaltung befohlen ist, und die Übertragungssignale
parallel an den Reservekanal PROT übertragen sind, und, wenn
die Bits beider Signale miteinander übereinstimmen und das
Steuersignal 111 von dem Komparator 19 ausgegeben wird, dann
berechnet das UND-Gatter 26d ein logisches Produkt des an den
Steuersignalanschluß 120 gelieferten Steuersignals und des
Steuersignals 111 und gibt das Steuersignal 112 an den
Schalter 20 aus. Das Ergebnis ist, daß das über den
Reservekanal gelieferte parallele Datensignal 113 und das
Referenztaktsignal 115 ausgewählt werden. Zu diesem Zeitpunkt
wird selbst dann, wenn sich die Phase wegen der Umschaltung
des regulären Referenztaktsignals auf das Reserve-
Referenztaktsignal abrupt ändert, das gemeinsame Taktsignal
109 nicht abrupt geändert, da ein Ausgangssignal des
spanungsgesteuerten Oszillators 23 frequenzgeteilt und
dorthin geliefert wird. D.h., die Phase des gemeinsamen
Taktsignals 109 wird graduell geändert und das gemeinsame
Taktsignal 109 läuft synchron mit dem Reserve-
Referenztaktsignal 115.
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Fig. 3 zeigt ein Beispiel einer Anordnung des Bit-
Konverters 27. In Fig. 3 werden die Datensignale 103d in
einen "0"-Folge-Detektor 271, in einen "1"-Folge-Detektor 272
und in einen "01" Musterfolge-Detektor 273 eingespeist. Der
"0"-Folge-Detektor 271 gibt 4 Bits (0000) an einen
Bitinverter 274 aus, wenn von vier oder mehr Bits der Wert
"0" kontinuierlich in ihn eingegeben wird.
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Der "1"-Folge-Detektor 272 gibt 4 Bits (1111) an den
Bitinverter 274 aus, wenn von vier oder mehr Bits der Wert
"1" kontinuierlich in ihn eingegeben wird.
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Der "01"-Musterfolge-Detektor 273 gibt 4 Bits (0101) an
den Bitinverter 274 aus, wenn von vier oder mehr Bits das
"01" Muster kontinuierlich in ihn eingegeben wird.
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Der Bit-Inverter 274 invertiert ein vorbestimmtes von den
vier Bits, z. B. das letzte Bit. D.h., "0000" wird in "0001",
"1111" in "1110" und "0101" in "0100" umgewandelt. Die
gewandelten 4-Bit-Daten 103b werden an den
Frequenzteilerkonverter 13 ausgegeben.
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Die Anordnung des Bit-Konverters 28 ist die gleiche wie
die des Bit-Konverters 27.
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Der oben beschriebene Bit-Konverter kann für beliebige
BnZS-Kodes eingesetzt werden.
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Die Synchronumschaltung 6 dieser Ausführungsform führt
denselben Vorgang wie eine konventionelle Synchronumschaltung
aus, mit der Ausnahme, daß die Synchronumschaltung 6 die
Vergleichsdatensignale 113b und 114b, die durch Modifizierung
der Datensignal 103d und 104d erhalten werden, die eine Folge
von Bits mit gleichen Werten enthalten, entsprechend einer
vorgebenen Regel als Eingangssignal der
Bit-Vergleichseinrichtung 26 verwendet, um die an die Signalleitungs-
Reihenfolgevertauscher 15 und 16 gelieferten Steuersignale
107 und 108 durch Einfügen der Bit-Konverter 27 und 28 und
das an den Schalter 20 gelieferte Steuersignal 112 zu
erzeugen.
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Gemäß obiger Anordnung wird dann, wenn jedes
Eingangsdatensignal 103d und 104d eine Folge von "0"-Signalen
führt, eine "1" in jedes Ausgangsdatensignal 103b und 104b
der Bit-Konverter 27 und 28 in Einheiten von N Bits
eingefügt. Demzufolge geht eine Signalleitung von jedem
parallelen Signal 105b und 106b mit N Leitungen aus den
Frequenzteilerkonvertern 13 und 14 auf "1", und alle anderen
Signalleitungen gehen auf "0". Aus diesem Grunde detektiert
die Bit-Vergleichereinrichtung 26 es leicht, wenn eine
Signalleitung, die in dem parallelen Signal 105b auf "1"
geht, sich von dem parallelen Signal 106b unterscheidet, und
tauscht eine Signalleitungsreihenfolge. D. h., es wird
angenommen, daß eine Kanalumschaltung befohlen wird, wenn die
Information nicht komplett eingegeben wird. In diesem Falle
wird dann, wenn ein übergeordnetes
Rahmensynchronisationssignal (geliefert von der digitalen Multiplexeinrichtung)
empfangen wird, eine Anfangsphase in einer "0"-Periode, die
diesem Empfang folgt, auf der Basis des übergeordneten
Rahmensynchronisationssignals richtig justiert. Wenn danach
eine Koinzidenz zwischen den Bits einer vorgegeben Periode
(normalerweise einige übergeordnete Rahmenperioden) detektiert
wird, dann wird das Steuersignal 112 zur Ausführung der
Umschaltung ausgegeben.
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Im Gegensatz dazu dient die "0"-Periode in einer
konventionellen Synchronumschaltung, die nicht die Bit-
Konverter 27 und 28 enthält, mit der Ausnahme des
übergeordneten Rahmensynchronisationssignals, nicht als
effektive Information zur Erzeugung des
Umschaltsteuersignals. Demzufolge muß für die Detektion einer vorgegebenen
Bit-Nichtkoinzidenz und zur Lieferung des
Umschaltsteuersignals ein Bitvergleich über mehrere übergeordnete Rahmen
für einen längeren Zeitraum ausgeführt werden. D.h., es wird
ein längerer Zeitraum zur Justierung der Startphase benötigt,
es ist schwierig, den unteren Grenzwert der
Bit-Nichtkoinzidenzanzahl als Bedingung für das Ausgeben des
Austauschsteuersignals und den oberen Grenzwert der Bit-
Nichtkoinzidenzanzahl als Bedingung für das Ausgeben des
Umschaltsteuersignals zu beurteilen und festzulegen, und das
Auftreten eines fehlerhaften Betriebs wird wegen des kleinen
Auslegungsspielraums wahrscheinlich. Andererseits kann in der
Synchronumschaltung 6 dieser in Fig. 2 gezeigten
Ausführungsform die "0"-Periode als effektive Informationsperiode für das
Tauschen der Signalleitungsreihenfolge nach dem Empfang des
übergeordneten Rahmensynchronisationssignals genutzt werden.
Da zusätzlich die Ausgabebedingungen für das
Austauschsteuersignal und das Umschaltsteuersignal flexibel sind,
tritt kein fehlerhafter Betrieb auf.
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Wenn in dem in Fig. 2 gezeigten Synchronumschalter ein
Bitfehler entweder in dem regulären Kanal oder in dem
Reservekanal auftritt, weil dauernd "0" ansteht, dann tritt
einige Male ein Austausch der Signalleitungsreihenfolge auf,
da einer der Bit-Konverter 27 und 28 zurückgesetzt wird. Wenn
jedoch das übergeordnete Rahmensynchronisationssignal
eingegeben wird, dann werden die Signalleitungsreihenfolgen
noch einmal getauscht, um den richtigen Zustand wieder
herzustellen, und dann wird die Umschaltung ausgeführt,
nachdem eine Bit-Koinzidenz innerhalb einer vorgegebenen
Periode bestätigt wurde. Zu beachten ist, daß dann, wenn ein
Rücksetzzustand der Bit-Konverter 27 oder 28 in Anbetracht
eines Kodeformats des übergeordneten
Rahmensynchronisationssignals gesetzt wurde, das obige Phänomen nicht aufgrund
eines einzelnen Bitfehlers auftritt.
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Die Beschreibung wurde mit Bezug auf den Fall
durchgeführt, bei dem die Information nicht komplett
eingegeben und nur das übergeordnete
Rahmensynchronisationssignal übertragen wird, d. h. für den Fall der Null-Last. Es
kann jedoch derselbe Effekt, wie oben beschrieben, in dem
Fall erhalten werden, bei dem die Anzahl der
Informationseingaben klein und die "0"-Perioden zahlreich
sind, d. h., im dem Fall der Leicht-Last. Zu beachten ist,
daß die vorliegende Erfindung einen Betrieb im Falle einer
Normal-Last, wobei eine Zeichenrate ("1"-Rate") von nahezu
50% vorliegt, nicht nachteilig beeinflußt. Zusätzlich wurde
eine Anordnung einer Funkkommunikationseinrichtung, auf die
die vorliegende Erfindung angewendet wird, mit Bezug auf Fig.
1 beschrieben. Es kann jedoch auch ein anderer Schalter
zwischen dem B/U-Konverter und der Sendesignal-
Verarbeitungsschaltung des Sende-Endgerätes vorgesehen
werden, um die parallele Übertragung auszuführen.
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In der oben beschrieben Synchronumschaltung werden die
Ausgangssignale der Signalleitungs-Reihenfolgevertauscher 15
und 16 aus den Puffern 17 und 18 ausgelesen. Es können jedoch
auf das parallele Vergleichssignal und das parallele
Datensignal bezogene Pufferfunktionen sowohl dem Bit-
Vergleicher 26 als auch dem Multiplikationskonverter 21
teilweise zugeordnet werden. Zum leichteren Verständnis
invertieren die Bit-Konverter 27 und 28 zusätzlich dazu nur
die N-ten Bits der identischen Kodes. Die Zwei-Bit-Konverter
können jedoch so angeordnet werden, daß sie eine
Kodeinvertierung nach derselben Regel ausführen.
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Die vorliegende Erfindung realisiert effektiv, wie es
oben beschrieben wurde, eine Kanalumschalteinrichtung, die
positiv in Bezug auf eine Übertragungseinrichtung arbeiten
kann, die einen Nullfolgenunterdrückungs-Kode wie z. B. einen
BnZS-Kode nutzt, die eine Sendesignal-Verarbeitungsschaltung
und eine Empfangssignal-Verarbeitungsschaltung als Gerät, das
der Synchronumschaltung unterworfen ist, enthält, und bei der
kein Rahmensynchronisationsfehler in einem Kanal während der
Umschaltung auftritt.