DE3151207C2 - Speicheranordnung für eine PCM-Fernmeldevermittlungsanlage - Google Patents

Abstract

Kompensierung sowohl von kurz- als auch von langfristigen Phasenverschiebungen bei Informationen, die zwischen plesiochron betriebenen Datenübertragungswegen übertragen werden, mit Hilfe eines Einstellspeichers, der zwischen den beiden Datenübertragungswegen angeordnet ist. Dieser Einstellspeicher hat zwei Bereiche, die jeweils eine Kapazität zur abwechselnden Speicherung aufeinanderfolgender Informationsblöcke aufweisen. Ein Detektor zur Abstandsüberwachung überwacht fortlaufend den Abstand zwischen der vorgegebenen Schreibadresse und der entsprechenden Leseadresse und bewirkt einen "Schlupf"-Vorgang zur Umschaltung entsprechender Lesevorgänge vom einen Bereich des Einstellspeichers zum anderen Bereich, wenn der Adressenabstand im Bereich des minimalen Sicherheitsabstandes fällt.

Description

Die Erfindung bezieht sich auf eine Speicheranordnung für eine PCM-Fcrnmeldevermittlungsai.iage zur Koinpensierung sowohl von kurz- als auch von langzeitigen Phasenänderungen von Dateninformationsfolgen, die zwischen sendenden und empfangenden Datenübertragungswegen übertragen werden, wobei jeder Daten-Übertragungsweg für die pulsweise Übertragung von Informationsblöcken durch einen ersten bzw. zweiten Takt plesiochron gesteuert wird, mit einem Einstellspeichcr. der zwischen einem ersten und einem zweiten Datenübertragungsweg üpgt und aus zwei Bereichen besteht, welche je eine Speicherkapazität zum Speichern eines Informationsblockes aufweisen, ferner mit Mitteln zur Erzeugung von Schreibadressen unter Steuerung des ersten Taktes und von Lesendressen unter Steue-

rung des zweiten Taktes.

Der erste Datenübertragungsweg ist eine PCM-Zeiimultiplexübertragungsleitung zur Übertragung von Informationen zu einer Empfangseinheit einer PCM-Zeitmultiplex-Fernmeldevermittlungsanlage, in der eine derartige Datenübertragung durch einen ersten externen Taktgeber gesteuert wird. Der zweite Datenübertragungsweg ist ein interner Datenübertragungsweg der mit der Empfangseinheit der Fernmeldevermiuiungsanlage verbunden ist. Diese Einheit und der zweite Datenübertragungsweg werden durch einen zweiten, internen Taktgeber gesteuert. Theoretisch betrachtet müssen zwei unterschiedliche Taktpulsfolgen exakt synchronisiert werden, um einen Synchronablauf eines Vorganges zu erreichen. In Wirklichkeit kann dies nicht mit einem akzeptablen Aufwand erreicht werden. Es muß ein plesiochroner Betrieb in Betracht gezogen werden. Bei rinrr «inlrhen Art von Betrieb muß eine Phasenverschiebung und ebenso eine Frequenzverschiebung zwischen den beiden Taktgebern hingenommen werden. Wenn sogar die Frequenzen der beiden Takte bezüglich einander unterschiedlich sind, verändert sich die Phasenbeziehung zwischen individuell ankommenden PCM-Signalen und entsprechenden Bedingungen der Fernmeldevermittlungsanlage fortlaufend.

Wie bekannt ist, kann der Einfluß einer derartigen Phasenverschiebung einigermaßen durch Speicherung der Informationen am Übergang zwischen den beiden Datenübertragungswegen vermieden werden. Ankommende PCM-Signale werden in einem Zwischenspeicher mit der Bitfolgefrequenz des externen Taktgebers gespeichert und für die Übertragung zum zweiten Dateniibertragungsweg mit der Bitfolgefrequenz des internen Taktgebers ausgelesen. Die übertragenen Informationen werden also auf die Zeitfolge der Fernmeldevermittlungsanlage eingestellt.

In Anbetracht der begrenzten Speicherkapazität eines derartigen Zwischenspeichers muß zumindest im Falle einer langfristigen Frequenzverschiebung zwischen dem externen und dem internen Takt nach bestimmter Zeit eine Phasenkorrektur durchgeführt werden, welche einen Verlust an Informationen zufolge hat. die in Kauf genommen werden muß. Eine höhere Frequenz des externen Taktgebers führt zur Speicherung von mehr Informationsteilen als während ein und derselben Zeitspanne ausgelesen werden. Der Unterschied bezüglich der Lage der Informationsteile, weiche fortlaufend zwischengespeichert werden und solche, welche ausgelesen werden, verringert sich entsprechend. Sobald ein Schreifrvorgang im Zwischenspeicher sich mit einem Lesevorgang der gleichen Speicherstelle überschneidet, muß die übertragene Information übersprungen werden, um eine solche Kollision von Speichervorgängen zu vermeiden.

Wenn der Frequenzunterschied zwischen dem ersten externen Takt und dem internen Takt fortlaufend einen negativen Wert aufweist, ζ. Β. das Lesen schneller durchgeführt wird als das Schreiben, erhöht sich die Abweichung zu einem Ausmaß, welches schließlich eine Unterbrechung verursacht. Ein Adressensprung für Lesevorgänge wird durchgeführt, was zum zweiten Mal Lesen von Teilen zwischengespeicherter informationen führ!, wobei dann das theoretische Optimum der Phasenverschiebung erncui eingestellt wird. In beiden Fällen erfolgt ein Verlust von Informationen, d. h. sowohl bei Durchlauf von Informationen als auch bei wiederholtem Übertragen von Informationsteilen.

Im Einklang mit der PCM-Technik ist ein derartiger Informationsverlust so lang nicht von Bedeutung, als die Abtastfrequenz ausreichend hoch ist im Vergleich zur maximalen Frequenz des ursprünglichen Analogsignals. Bei fortschrittlichen PCM-Fernmeldevermitllungssystemen ist aber der Verlust von Informationsteilen kritischer. Bei bekannten PCM-Systemen wird eine l-olge von codierten Pulsen in Form PCM-Wörtern übertragen, in denen besondere Bitpositionen für Synchronisier/wecke, anstelle für den Analogsignalen entsprechende Signale reserviert sind. Diese Synchronisierungsbit sind oft auch als Füll- oder Ehistellkennungen bestimmt und werden an der Empfangsstation zui Wiedergabe des ursprünglichen Zeitabiaufes vorgesehen. Insbesondere bei verzweigten Fcrnmcldesystemen wer-

den viele Übertraglingswege zur Übertragung von Informationen /usammengeschaltei werden und die Phasenverschiebung der individuellen Übertrngungswege wird ein Ausmaß annehmen, daß insbesondere wenn derartige Sytichronisierungsmethoden verwendet werden, sehr kritisch ist.

Aus diesem Grunde müssen Korrekturen von Phasenverschiebungen in einem Zwischenspeicher derart ausgeführt werden, daß sie nicht mit einer bestimmten Art von PCM-Wörtern in einem Rahmen, der Zeit- und/ oder Raummultiplex-PCM-Wörtern einer Gruppe analoger Kanäle kollidieren. Dies ist insbesondere im Hinblick auf Breitbandinformationen wichtig, die innerhalb eines Pufsrahmens übertragen werden und von denen eine Anzahl von Zeitkanälen infolge von Schlupf-Vorgangen zu Verlust gehen könnten. Die Einstellung von Kanälen zueinander innerhalb eines Pulsrahmens würde zerstört werden und könnte demzufolge ohne aufwendige Maßnahmen nicht reproduziert werden.

Im deutschen Patent DE-PS 26 41 488 wird zur Lösung dieser Schwierigkeiten eine Pufferanordnung vorgeschlagen, die aus einem Zwischenspeicher und einem Pufferspeicher besteht. Der Zwischenspeicher hai eine Speicherkapazität, die zur Kompensierung einer maximalen Phasenschwankung des ersten Taktes ausreicht.

Der Zwischenspeicher puffert acht PCM-Wörter und entsprechende Teile von Zeitkanaladresscn. die zur Identifizierung der gespeicherten PCM-Wörter innerhalb eines PCM-Rahmens dienen. Wenn aufeinanderfolgende benachbarte Speicherstellen des Zwischenspeichers für einen Lese- und einen Schreibvorgang ausgewählt werden, wird ein besonderer Lese- bzw. Schreibvorgang mit einer höheren Frequenz eingeleitet.

Wenn die Frequenz des ersten Taktgebers höher ist als die Frequenz des zweiten Taktgebers, wird der Zwi-Seitenspeicher zweimal so schnell ausgelesen als r >rmalerweise der Fall ist. Im Falle einer höheren zweiten Taktfrequenz wird die gleiche Speicherstelle des Zwischenspeichers mehrmals ausgelesen.
Wenn eine Reihe von besonderen Vorgängen aufgrund langfristiger Diskrepanzen der Taktfrequenzen durchgeführt werden müssen, wird die Pufferspeicheranordnung, die zur Pufferung von PCM-Wörtern eines vollständigen Pulsrahmens vorgesehen ist, nicht in der Lage sein, die Korrekturen durchzuführen oder auszugleichen. In einem derartigen Falle wird auch ein Korrekturvorgang für den Pufferspeicher durchgeführt, um eine Unterbrechung des Lese- und Schreibvorganges in bezug auf die gleiche Pufferspeicherstelle zu vermeiden. F.ntsprechend den F.igenschaften bekannter Stromkrei-

tv> se wird jede Korrektur zu dem Zeitpunkt durchgeführt, zu dem das erste PCM-Wort eines Pulsrahmens ausgelesen wird um eine komplizierte Bestimmung oder Einstellung der Zeitkanäle innerhalb eines Puisrahmens zu

vermeiden. Dies wird durch eine Steuerung des Vorganges der Zwischenspeicherung in einer Weise erreicht, I daß die Startzeit eines Korrekturvorganges, wie vorstehend beschrieben, einem Zeitschlitz des Zeitmusters eines Pulsrahmens entspricht, der zu einem speziellen Zeitkanal gehört. Diese Startzeit bewirkt, daß die Reihe von Korrekturvorgängen zu einem Zeitpunkt beendet sind, der für p'nen danach erforderlichenfalls notwendigen Korrektur>:organg des Pufferspeichers geeignet ist.

Der Arbeitsablaufvorgang der bekannten Pufferspeicheranordnung ist dementsprechend abhängig von den verschiedenen Unterbrechungsfaktoren, was ein kompliziertes Überwachungs- und Steuersystem und auch einige Einschränkungen bezüglich der Größe der Frequenzverschiebungen, die im betrachteten Fernmcldevermittlungssystem beherrschbar sind, bedingt.

Bei einer Speicheranordnung der eingangs genannten Art, die also einen aus zwei Bereichen bestehenden Speicher aufweist, wobei die beiden Speicherbereiche jeweils eine Speicherkapazität zum Speichern eines Infonnationsblockes, d. h. der in einem Pulsrahmen maximal auftretenden Anzahl digitaler Signale aufweisen (DE-OS 28 08 579. DE-OS 27 43 878 und DE-OS 28 08 619), erfolgt das Einschreiben und Auslesen bei beiden Speicherbereichen jeweils abwechselnd.

Mit derartigen Speicheranordnungen ist es zwar möglich, in Zeitfächern auf ankommenden Übertragungsleitungen auftretende digitale Signale in beliebigen Zeitfächern auf abgehenden Übertragungsleitungen weiterleiten zu können, es sind bei diesen Speicheranordnung-n jedoch keine Vorkehrungen getroffen, um die durch die begrenzte Speicherkapazität hervorgerufenen Auswirkungen des Plesiochronbetriebes definiert einzugrenzen.

Aus den vorstehenden Gründen besteht die Aufgabe der vorliegenden Erfindung darin, ein PCM-Fernmeldesystem zu bilden, welches hohe Phasenverschiebungswerte zuläßt. Dabei soll eine Pufferspeicheranordnung in einer derartigen PCM-Vermittlungsanlage gebildet werden, bei dem die Übertragung von PCM-Signalen eines ersten Datenübertragungsweges zu einem zweiten Datenübertragungsweg unabhängig von der Überwachung des Startpunktes oder des Auftretens besonderer Kanäle eines Pulsrahmens möglich ist.

Die vorstehenden Aufgabenstellungen werden dadurch gelöst, daß diese Speicheranordnung besteht aus: einem Einstellspeicher, der zwischen einem ersten und einem zweiten Dateniibertragungsweg liegt und aus zwei Bereichen besteht, welche je eine Speicherkapazität zum abwechselnden Speichern eines von zwei aufeinanderfolgenden Informationsblöcken in fortlaufenden Speicherstellen aufweisen;

ersten Mitteln zur Adressierung zwecks Auswahl von Schreibadressen und Leseadressen; zweiten Mitteln zur Erzeugung von Adressen welche mit den genannten ersten Mitteln verbunden, sind und sowohl aufeinanderfolgende Schreibadressen für den Einstellspeicher unter Steuerung eines ersten Taktes erzeugen, als auch Leseadressen unter Steuerung des genannten zweiten Taktes erzeugen; dritten Schaltmitteln zur fortlaufenden Überwachung der Abweichung zwischen den jeweils aktuellen Leseadressen und den entsprechenden Schreibadressen zwecks Feststellung eines kleinsten Sicherheitsabstandes und zur Einleitung eines »Schlupf«-Vorganges durch Komplementierung des höchstwichtigen Bits nachfolgender Leseadressen, stets wenn die Abweichung innerhalb des genannten minimalen Sicherheitsabstandsbcrcichcs fällt.

In einer derartigen Speicheranordnung ist nur eine Art Speicheranordnung zur Zwischenspeicherung von Informutionsbesiandtcilen vorgesehen, die über den Übertragungsweg empfangen v/erden. Die wichtigste Eigenschaft der Pufi'erspeicheranordnung ist nicht nur deren Kapazität, sondern auch deren Funktion aufgrund von den getrennt gesteuerten Adressengeneratoren und des Detektors zur Überwachung des minimalen Sicherheitsabstandes. Ein »Schlupfw-Vorgang in der Pufferspeicheranordnung gemäß der Erfindung kann stets dann durchgeführt werden, wenn die Notwendigkeit besteht, ohne Berücksichtigung der Startstelle des Informationsblockes oder irgendwelcher anderer Begrenzungen.

Zum besseren Verständnis der Erfindung wird anhand der nachfolgenden Beschreibung ein Ausführungsbeispiel der Erfindung in Zusammenhang mit den Zeichnungen beschrieben. Die

Kig. I zeigt eine allgemeine Darstellung cinci Zwischenspcieheranordnung gemäß der vorliegenden Erfindung, welche eine Einstellspeicheranordnung zur Zwischenspeicherung aufeinanderfolgender Informationsblöcke und Anordnungen zur Steuerung des Ablaufs des Speichervorganges enthält. In der

Fig. 2 ist eine detaillierte Darstellung einer dieser beiden Steuereinrichtungen, d. h. ein Synchronisierungsdetektor zur Erhaltung der richtigen Lage der Blockinformation gezeigt. In der

F i g. 3 ist eine detaillierte Darstellung einer anderen Steuereinrichtung gezeigt, nämlich ein logisches Auswertenetzwerk, welches die Lese-/Schreibfunktionen des Zwischenspeichers einleitet. In der F i g. 4 sind eine Anzahl von a bis ρ Pulszeitdiagramme der Eingabe- und Ausgabesignale verwendeter Schaltelemente des logischen Auswertenetzwerkes gezeigt.

in dem beschriebenen puisccderfiodulierien Ferrsme!- desystem werden Daten über einen Übertragungsweg zu dem Empfangszweig einer Dateneinheit übertragen. Dieser Übertragungsweg wird als externer Datenübertragungsweg bezeichnet und wird durch einen externen Taktgeber synchronisiert, während der Empfang der Daten am Zugang zur Dateneinrichtung und die Verarbettung der empfangenen Daten unter Steuerung eines unabhängigen, internen Taktgebers durchgeführt wird. Die internen Datenübertragungswege in der Dateneinrichtung der Fernmeldeanlage haben eine feste Wiederholungsgeschwindigkeit und ferner definierte Anfangsso punkte. Diese Parameter können nicht willkürlich variiert werden. Diese internen Datenübertragungswege müssen durch irgendwelche vorbestimmte Algorithmen an den externen Datenübertragungswegen angepaßt werden. Eine bestimmte Anzahl aufeinanderfolgender Zeitkanäle, wobei die Lage jedes Zeitkanales in Abhängigkeit eines Synchronisierungssignales identifizierbar ist, wird im allgemeinen als Rahmen bezeichnet Aufgrund dieser Definition kann sowohl der externe Datenübertragungsweg als auch der interne Datenübertragungsweg nachfolgend so betrachtet werden, als hätten sie äquivalente Rahmenwiederholungsfolgen.

Im nachfolgenden wird angenommen, daß das beschriebene System mit dem externen Datenübertragungsweg und dem internen Datenübertragungsweg plesiochron betrieben wird. Zwei Signale können plesiochron genannt werden, wenn ihre entsprechenden, kennzeichnenden Zustände im wesentlichen in gleicher Folge erscheinen und jede Abweichung bezüglich der

ίο

Folge innerhalb bestimmter, festgelegter Grenzwerte bleibt. Der Plesiochronbetrieb berücksichtigt Phasen-Schwankungen und Phasenverschiebungen. Die Phasen Schwankungen bestehen in Kurzzeitänderungen der kennzeichnenden Zeitpunkte der Digitalsignale bezüglich ihrer wirklichen Lage innerhalb der Impulsfolge. Die Bezeichnung »Phasenverschiebung« bezieht sich auf jede Änderung der Lage vorbestimmter Bezugspunkte in unterschiedlichen digitalen Informatiotisübertragungswegen, welche normalerweise äquivalente Bitfolgefrequenzen aufweisen. Der genaue Zeitpunkt, zu dem ein spezieller Zeitkanal auf dem externen Datenübertragungsweg erscheint, kann nicht vorhc-rgesagt werden und zwar infolge der kumulativen Einflüsse der Phasenschwankungen die durch verschiedene Bestandteile des Datenübertragungssystems verursacht werden. Dies wird verständlich in Anbetracht der unterschiedlichen Längen aufeinanderfolgender Zeitschlir/.e, die auf dem externen DatenübertragungSwcg entstehen können. Positive oder negative Phasenverschiebungen rühren von einer langfristigen positiven oder negativen Differenz zwischen den Rahmenwiederholungsfreciuenzen auf dem externen Datenübertragungsweg und auf dem internen Datenübertragungsweg her. Es müssen demunter Verwendung eines digitalen Synchron-Zählers durchgeführt. Der Zählerstand wird durch einen externen Takt gesteuert, welcher der Anordnung über eine erste Tuktsignalk'itung 18 zugeführt wird. Der Adressengenerator 16 kann aus irgendwelchen konventionellen Synchron-Zühlerelementcn bestehen, beispielsweise aus 4-Bit-Synchron-Zählern mit Direktlöschung. Diese Zähler sind besonders für eine leichte kaskadenartige Erweiterung entwickelt, welche eingesetzt werden, um

ίο eine beliebige Kombination von Maximalzählungen zu erreichen.

In der Figur ist die Verwendung bekannter Zählclemente gezeigt, wobei ein Eingang 161. ein Löscheingang 162 und parallele erste Datenausgänge 163 und zweite Datenausgänge 164 vorgesehen sind. Aus der Darstellung gehl hervor, daß der eine, zweite Datenausgang 164 zur Übertragung der werthöchsten Adressenziffernkennung (A oder B) bei Wirksanischaltung der höchsten Zählerütufe dient. Dies** Arlrpssenkennzeichnung bestimmt entsprechende Speicherstellen in einem der beiden A- bzw. B-Bereiche 141, 142 des Einstellspeichers 14. Der Taktgebereingang 161 ist mit der externen Taktsignalleilung 18 verbunden. Der Löscheingang 162 wird mit Ausgangssignalcn eines noch zu beschreiben-

nach Maßnahmen getroffen werden,derartige besonde- 25 den Synchionisierungsdetektors 20 versorgt.

rc Fehlabwcichungen in den internen und externen Da- !enübertragungswegen, die die Zeitkaniile gefährden können, zu verhindern.

Die F i g. 1 zeigt eine Schaltungsübersicht der Einstellspeicheranordnung, die für einen Rahmenausgleich der über einen externen Datenübertragungsweg 10 und über einen internen Datenübertragungsweg 112 übertragenen Daten vorgesehen ist. Der Abgleich der Rahmen wird mittels einer Einstellspeicheranordnung 14 durchgeführt, welche aus zwei Bereichen 141 und 142 besteht. Diese Speicherbereiche haben jeweils eine Kapazität zur Speicherung eines vollständigen Pu'.srahmens. In Übereinstimmung mit den verschiedenen Übertragungsformaten konventioneller PCM-Fernrneldesysteme kann die tatsächliche Speicherkapazität de:; Einstellspeichers 14 abhängig von solchen Formaten variieren. Auf jeden Fall kann der Einstellspeicher 14 aus konventionellen Speicherkomponenten, beispielsweise aus 256-bit Bipolar-RAM-Speichern bestehen.

Der Synchronisierungsdetektor 20 bewirkt die Synchronisierung der über den externen Dateniibeitragungsweg übertragenen Daten und speichert diese in vorbestimmten Speicherstellen des ersten Speiehcrbereiches 141 bzw. des zweiten Speicherbereiches 142 des Einstellspeichers 14. Eingebettet in der Impulsfolge ist ein Synchronisierungsbit. welches in zyklischer Folge übertragen wird und in einer bestimmten, definierten Lage erscheint. Das Auftreten eines Synchronisicrungsbit wird zur Feststellung der Lage des Rahmens innerhalb der Pulsfolge über den externen Datenübertragungsweg 10 übertragen.

Der Synchronisierungsdetektor 20. der in der F i g. 2 in Einzelheiten gezeigt ist, enthält einen Modulo-N-Zähler 21, wobei N die Anzahl Bits bestimmt, welche zwischen zwei aufeinanderfolgende Synchronisierungsbits übertragen werden. Dieser Zähler empfängt an einem Zähleingang 211, der mit der externen Taktsignalleitung 18 verbunden ist. Taktpulse und erzeugt beim

Der Einstellspeicher 14 mit den Speicherbereichen 45 höchsten Zählerstand ein Signal am Signalausgang 212.

141 und 142 weist Dateneingänge 143 und IDatenausgänge 144, wie in F i g. 1 schematisch dargestellt ist, auf, die jeweils mit dem externen Datenübertragungsweg 10 bzw. mit dem internen Datenübertragungswog 12 verbunden sind. Ferner weist der Einslellspeicher 114 Adresseneingänge 145 und zwei Eingänge 146 und 147 für Steuersignale auf. Daten, welche über den externen Datenübertragungsweg 10 mit einer Bitfolgefrequenz übertragen werden, werden im Einstellspeicher 14 ge-Weiterhin ist der Synchronisierungsdetektor 20 mittels einer Dateneingangsleitung 22 mit dem externen Datenübertragungsweg 10 verbunden. Benachbart zur Dateneingangsleitung 22 ist eine D-Flip-Flop-Schaltung 23 mit einem Signaleingang 231 vorgesehen, der mit der Eingabeleitung 22 verbunden ist. Ferner ist ein Signalausgang 232 und ein Takteingang 233 vorhanden. Der Synchronisierungsdetektor 20 enthält ein erstes UND-Gatter 24 mit einem ersten Eingang 241 und einem

speichert und zwecks Übertragung über den internen 55 zweiten Eingang 242, sowie mit einem Ausgang 243. Der Datenübertragungsweg 12 zu einem anderen Zeitpunkt erste Eingang 241 ist mit der externen Taktsignalleitung ausgelesen. Wie nachfolgend in Einzelheiten beschrieben wird, wird der Abgleich des Rahmens durch ab

wechselnde Speicherung der digitalen Signale eines

18 und der zweite Eingang 242 mit dem Signalausgang 212 des Moduio-N-Zählers 21 verbunden. Der Ausgang 243 des UN D-Gatters 24 führt ein Taktsignal zum Taktvollständigen Pulsrahmens in aufeinanderfolgenden bo eingang233 der D-Flip-Flop-Schaltung 23.
Speicherstellen entweder des ersten Speicherbereiches Ein anderer Hauptbestandteil des Synchronisierungs-

141 oder des zweiten Speicherbereiches 142 erreicht. Lesevorgänge werden nicht direkt verknüpft mit der Folge der*Speichervorgänge ausgeführt und haben abhängig von der Fehlausrichlung des Da ten Iltisses, der t-,^r> über die Datenübertragungswege 10 und IS übertragen wird, veränderliche Abweichungen. Schreibvorgänge werden mittels eines Schreib-Adresscngenerators detektors 20 besteht aus einem Vergleichsnetzwerk mit zwei weiteren UND-Gattern 25 und 26 sowie mit einem exklusiven ODER-Gatter 27. Jedes UND-Gatter hat zwei Eingänge 252, 253 bzw. 262. 263 und einen Ausgang 251 bzw. 261. Erste Eingänge 252 und 262 sind parallel mit dem Signalausgang 212 des Modulo-iV-Zählcrs 21 verbunden. Der zweite Eing&ng 253 des UND-

jailers 25 ist mit der Eingangssignallciumg 22 des Syn- :hronisierungsdetektors 20 verbunden, während der r.weite Eingang 263 des UND-Gatters 26 mit dem Auswar. 232 der D-Nip-Flop-Schaltung 23 verbunden ist. Das exklusive ODER-Gatter 27 hat zwei Hingänge, wobei jeder mit dem Ausgang 251, 261 eines der beiden UND-Gatter 25 bzw. 26 verbunden ist. F.in Ausgang 271 des exklusiven ODER-Gatlers ist mit dem Ausgang des Synchronisierungsdetektors 20 identisch.

des .Schrcib-Adressengenerators 16 erzeugt wird, wird ein Speicherbereich 141 oder 142 bestimmt und ein vollständiger Rahmen in einem dieser beiden Speicherbereiche 141 oder 142 des Einstellspcichers 14 abwechselnd gespeichert.

Für die Durchführung von Lesevorgängen ist ein entsprechender I.ese-Adresscngenerator 17 vorgesehen, der entsprechende, gleiche /.iihlcrkomponcntcn aufweist. Dieser I.cse-Adrcssengenerator hat einen Takt-

Wie aus der logischen Darstellung des Synchronisie- ι ο eingang 171. an den ein internes Taktsignal INTCLK rungsdetektors ersichtlich ist, erzeugt der Modulo-Λ/- angeschaltet wird, welches die Bitfolgcfrequenz des inZähler 21 ein Ausgangssignal jedesmal, wenn er den
höchsten Zählerstand erreicht. Zu diesem Zeitpunkt

werden beide UND-Gatter 25 und 26 des Vergleichs

ternen Pulsrahmens kennzeichnet. Der Lese-Adressengenerator 17 hat erste Ausgänge 173 und zweite Ausgänge 174. die den Ausgängen des Sehreib-Adressengenetzwerkes freigegeben, so daß sie durch ein positives 15 neratcTS 16 entsprechen. Die Zustände der Ausgänge Signal, welches dem zweiten Eingang zugeführt wird, 173 und 174 kennzeichnen eine vollständige Leseaktivierbar sind. Dies bedeutet, daß die Anstiegsflanke
des Synchronisierungsbits, welches über die Eingabesignalieitung 22 des Synchronisierungsdetektors 20 übertragen wird, den Zustand des exklusiven ODER-Gatters 20
27 ergänzt. Nach diesem Vergleich wird das vorliegende
Synchronisierungsbit in der D-Flip-Flop-Schaltung 23
gespeichert und zwar nachdem diese Flip-Flop-Schaltung hierzu durch Zuführung eines Signals zum .Signaleingang 231 freigegeben worden ist. Diese Freigabe ist 25 gen und langzeitigen Phasenverschiebungen bezüglich erfolgt durch die Anschaltung eines Signales am Takt- der Bitfolgefrequenzen der Rahmen auf der externen eingang 233. Auf diese Weise ist das vorliegende Synchronisierungsbit zum Vergleich mit dem nachfolgen-

Adresse zur Auswahl eines Bereiches und innerhalb dieses Bereiches einen Speicherplatz des Einstellspeichers 14.

Die Zusammenstellung des Einsielispeiclicib 54 ermöglicht eine optimale Versetzung zwischen Speicherstellen für aufeinanderfolgende Schreib- und Lesevorgänge, die der Länge eines vollständigen Rahmens entsprechen. Infolge der kurzzeitigen Phasenschwankun-

den Synchronisierungsbit, welches A/-Bits später er-

Datenübertragungsleitung 10 und der internen Datenübertragungsleitung 12 erscheinen positive und negative Abweichungen von dieser theoretischen optimalen scheint, gespeichert. Der Zustano des exklusiven 30 Versetzung. Derartige Abweichungen sind solange ODEK-Gatters 27 wird erneut ergänzt, nachdem beide nicht kritisch, als die Lese- und Schreibvorgänge kein UND-Gatter 25 und 26 gleiche Betriebszustände auf- Überlappen in ein und derselben Speicherstelle verursaweisen. Zwischen diesen beiden nachfolgenden Zu- chen.

Standsänderungen des exklusiven ODER-Gatters 27 Derartige kritische Bedingungen können durch einen

wird das Synchronisierungssignal SYNC am Ausgang 35 »Schlupfw-Vorgang und Komplementierung des höchst-271 des Synchronisierungsdetektors 20 erzeugt. wichtigen Adreßbits der gelesenen Adresse vermieden

Der beschriebene Synchronisierungsdetektor 20 stellt werden. Zu diesem Zwecke ist ein weiteres, exklusives nur eine der möglichen Ausführungsformen einer sol- ODER-Gaüer 19 an der Ausgangsseite des Lese-Adrcscher. Einrichtung dar. Der Synchronisierungsdetektor sengenerators 17 vorgesehen. Dieses exklusive ODER-20 kann in verschiedener Art und Weise ausgeführt wer- 40 Gatter 19 hat zwei Eingänge .91 und 192 und einen den, um verschiedene Forderungen in Zusammenhang Ausgang 193. Der erste Eingang 191 ist mit dem zweiten mit dem Übertragungsformat der Daten, die über den Eingang 174 des Lese-Adressengenerators 17 verbunexternen Übertragungsweg 10 übertragen werden, zu den und führt das höchstwichtige Bit der Leseadresse erfüllen. Das Ausgabesignal des Synchronisicrungsde- zu. Wie nachfolgend in Einzelheiten für den aktue^n tektors 20 stellt das Erscheinen eines besonderen Zeit- 45 Zustand dieses höchstwichiigen Adressenbit beschriekanals innerhalb eines Rahmens bei der PCM-Daten- ben wird, kann dieses mittels des exklusiven ODER-übertragung fest, so daß am Empfangsende der Über- Gatters 19 komplementiert werden. Wenn dieses Adrestragungsleitung ein Rahmen für über die externe Daten- senbit komplementär ist. wird die effektive Leseadresse übertragungsleitung 10 übertragene Daten genau mit von der einen Speicherstelle im einen Bereich des Einfestgelegten Startpunkten des Rahmens, die über inter- 50 stellspeichers 14 zur entsprechenden Speicherstelle im ne Datenübertragungsleitungen übertragen werden. anderen Bereich übertragen. Diese einfache Änderung eingestellt werden kann. Unter erneuter Bezugnahme des Auslesens aus einem anderen Bereich des Einstellauf die Fi g. 1 kann festgestellt werden, daß das Aus- Speichers 14 erfolgt für beide Korrekturvorgänge in begangssignal SYNC des Synchronisierungsdetektors 20 zug auf der positiven und negativen Phasenverschiedem Löscheingang 162 des Schreibe-Adressengenera- 55 bung. Im Falle einer positiven Phasenverschiebung ist tors 16 zugeführt wird, wobei ein Setzen entsprechend die Bitfolgefrequenz des internen Datenübertragungsder Lage eines Synchronisierungsbits innerhalb eines weges 12 kleiner als die aktuelle Bitfolgefrequenz des Rahmens gesteuert wird. Der Adressengenerator 16 externen Datenübertragungsweges 10, wobei die wird jedesmal um eins erhöht, wenn ein Taktpuls über Schreibadressen dazu neigen, die Leseadressen einzudie externe Taktsignalleitung 18 erscheint. Das Signal 60 holen. Wenn jetzt ein »Schlupf«-Vorgang erfolgt ist, da liegt an den Ausgängen 163 des Schreib-Adressen-Ge- eine Tendenz zur Überlappung besteht, werden die Innerators 16 an, um eine digitale, codierte Adresse entsprechender Speicherstellen in beiden Bereichen des
Einstellspeichers 14 zu kennzeichnen. Diese Speicherstellen sind zur Speicherung der Datenteile ausgewählt, 65
die dem Dateneingang 143 des EinsteÜspeichers zugeführt werden. Abhängig vom Zustand des werthöchsten
Adressenbits A/B, das am zweiten Signalausgang 164

formationen, die in einem Bereich des Einstellspeichers gespeichert sind, überlesen. Ein vollständiger Pulsrahmen wird unterdrückt.

Im Falle einer negativen Phasenverschiebung wird das Auslesen des Einsteiispeichers 14 schneller durchgeführt, als das Schreiben und hierdurch wird der Ausgleich zwischen Schreibadresse und Leseadresse erneut

verringert. Die Ergänzung des hochstwichtigen Adressenbits bedeutet in diesem Falle, daß Daten eines Pulsrahmens, die bereits einmal früher in einem Pulsrahmen ausgelesen sind, ein zweites Mal ausgelesen werden.

Es ist bekannt, daß derartige »Schlupf«-Vorgänge im allgemeinen nicht, schaden, wenn die Abtastfolge für Pulscodierung ausreichend hoch ist. Dennoch ist jeder »Schlupf«-Vorgang eine Störung und es ist sehr wünschenswert, derartige Korrekturen zu begrenzen. Deshalb hat der Einstellspeicher gemäß der vorliegenden Erfindung bei einem optimalen Abgleich eines vollständigen Pulsrahmens nicht nur den Vorteil einen »Schlupfw-Vorgang sehr einfach ohne komplizierte Zeitsteuerung zu ermöglichen. Die erfindungsgemäße Anordnung sieht eine Speicherkapazität vor, die das erneute Auftreten derartiger Vorgänge im Vergleich zu bekannten Einstellanordnungen drastisch verringert.

Da ein »Schlupf«-Vorgang priorisiert in bezug auf ein Überlappen des Lesens und Schreibens hinsichtlich ein und desselben Speicherbereichs durchgeführt werden muß, wird der Unterschied zwischen der vorliegenden Leseadresse und der vorliegenden Schreibadresse überwacht und zwar zur Aufrechterhaltung eines Ad/essenabstandes, der größer ist als der kritische Schutzabstand. Zu diesem Zweck ist eine Überwachungsanordnung für den Schutzabstand vorgesehen, der einen Addier/Subtrahier-Zähler enthält, der als Assoziativ-Zähler 30 bezeichnet ist. Dieser Assoziativ-Zähler 30 kann aus konventionellen Addier/Subtrahier-Zählelementen bekannter Art bestehen. Der maximale Zählstand dieses Assoziativ-Zählers 30 entspricht der Gesamtsumme an Speicherstellen im Einstellspeicn%r 14. Dieser Zähler 30 hat einen Addiereingang 301 und einen Subtrahiereingang 302. Jeder dieser Eingänge ist mit einem Steuerausgang 165 bzw. 175 einer der Adreßgeneratoren 16 bzw. 17 verbunden. Der Assoziativ-Zähler 30 empfängt ein Lesesignai VV7? als Addiersignal und zwar stets wenn der Schreibadressengenerator 16 wirksam wird, um eine neue Schreibadresse zu erzeugen. Dementsprechend wird an dem Subtrahiereingang 32 ein Lesesignal RD immer dann wirksam, wenn eine neue Leseadresse erzeugt ist. Der Assoziativ-Zähler 30 hat eine Vielzahl von Ausgängen 304. wovon jeder mit einem der Zählerstufen verbunden ist. Es ist auch eine entsprechende Anzahl von Dateneingängen 303 vorgesehen. Ferner ist ein voreingestellter Eingang 305 und ein Löscheingang 306 vorhanden. Ein Signal, das dem Löscheingang 306 des Assoziativ-Zählers 30 zugeführt wird, löscht den Zähler. Ein derartiges Signal wird, wie in F i g. I angegeben ist, als internes Steuersignal während einer vorbereiteten Startphase erzeugt. Ein Signal, welches dem voreingestellten Eingang 305 zugeführt wird, en'.sperrt die Dateneingänge 304 um einen vorbestimmten Voreinstellzustand zu erreichen. Diese Bedingung wird durch parallele Rückkoppelleitungen 307 festgelegt. Jede Rückkoppelleitung verbindet einen der Datenausgänge mit einem entsprechenden Eingang der Eingänge des Assoziativ-Zählers 30 und zwar unmittelbar mit Ausnahme der Verbindung des Ausgangs und des Eingangs, die mit der hochstwichtigen Zählstufe in Verbindung stehen. Diese Rückkoppelleitung enthält einen Inverter 32. Das so gebildete Rückkoppelnetzwerk ermöglicht die Voreinstellung des Ziihlstandcs des Asso-/iiitiv-Ziihlers 30 in den aktuellen Zustand mit Ausnahme des Zustandcs der hochstwichtigen Zählerstufc, und zwar stets, wenn der Voreinstellcingang 305 wirksam ist. Ein minimaler Abstand zwischen Speicherplätzen, die für nachfolgende Lese- und Schreibvorgänge ausgewählt sind, kann jetzt mittels eines weiteren UND-Gatters, welches eine Vielzahl von Eingängen 341 und Ausgängen 342 aufweist, überwacht werden. Jeder dieser Eingänge ist mit einem entsprechenden Ausgang 304 des assoziativen Zählers 30 in der Weise verbunden, daß einige Ausgänge, welche mit den höchstwichtigen Zählerstufen des assoziativen Zählers 30 in Verbindung stehen, nicht durchverbunden sind.

In bezug auf die Addier-ZSubtrahier-Zählungseigen- !0 schäften hat der assoziative Zähler 30 eine Überlauf- und eine Unterlaufbedingung. Jede Richtung bedeutet einen kritischen Zählzustand, der das UND-Gatter 34 wirksam schaltet, um ein entsprechendes Ausgangssignal am Ausgang 342 zu erzeugen. Dieses Ausgangssignal ist das wirkliche Steuersignal für das Starten eines »Schlupf«-Vorganges im Einsteilspeicher 14 und zwar zur Wiedergewinnung des optimalen Ausgleiches zwischen einer Schreibadresse und einer Leseadresse. Das Ausgangssignal des UND-Gatters 34 wird einerseits dem Voreinstelleingang 305 des assoziativen Zählers 30 zugeführt und zwar zur Voreinstellung dieses Zählers. Diese Voreinstellung dient dazu, diesen Zähler in einer Zähleinstellung voreinzustellen, welche abgeglichen ist bezüglich des aktuellen Zählerstandes, der gegeben ist durch die Anzahl Adressen eines vollständigen Rahmens.

Andererseits ist an der Ausgangsseite des UND-Gatters 34 eine Kippschaltung 36 vorgesehen, weiche einen Informationseingang 361 aufweist, der mit dem Ausgang 342 des UND-Gatters 34 verbunden ist Ein Löscheingang 362 der Kippschaltung 36 liegt parallel zum Löscheingang 306 des assoziativen ZähSers 30 und ist mit der internen Steuerleitung für den Empfang eines »Vorbereitungs«-Signals in der Systemstartphase vorgesehen. Die Kippschaltung 36 hat auch einen Informationsausgang 363, der mit dem zweiten Eingang des exklusiven ODER-Gatters 19 verbunden ist. Stets wenn der Zustand der Kippschaltung 36 durch ein Ausgangssignal des UND-Gatters 34 ergänzt wird, wird der Zustand des exklusiven ODER-Gatters 19 so eingestellt, daß eine Änderung des Zustandes dieses logischen Elementes herbeigeführt wird, so daß das höchstwichtige Adressenbit der aktuell gelesenen Adresse ergänzt wird. Vorstehend ist bereits beschrieben, in welcher Weise Adressen zur Auswahl einer Speicherstelle im Einstelispeicher 14 erzeugt werden. Hierzu ist ein Multiplexer 38 zwischen den Adresseneingängen 145 des Einstellspeichers 14 einerseits und den entsprechenden Ausgängen 163, 164 des Leseadressengenerators 16 und den Ausgängen 173 und 174 des Leseadressengcncrators 17 andererseits geschaltet. Der plesiochrone Betrieb der Datenübertragung über die externen und internen Datenübertragungswege haben Schreib- und Lesevorgänge zur Folge, die unabhängig voneinander angefordert sind. Der Multiplexer 38 muß entsprechend gesteuert werden, um eine Kollision der Anforderungen zu vermeiden. Ein Steuereingang 381 empfängt ein Schreibstartsignal, das durch eine zusätzliche logische Einrichtung 40 erzeugt wird. Diese Einrichtung 40 hat einen bo Takteingang 401 an dem eine interne Speichertaktpulsfolge MEM CLK angeschaltet wird, sowie zwei weitere Steuersignaleingänge 402 und 403 und zwei Stcuersignnlausgänge 404 und 405. Wie in F i g. 1 dargestellt ist, sind clic Stoticrsignaliuisgiiiigc 165 des Schrcibüdrcsscnb^r> generators und die entsprechenden Signalausgänge des Leseadressengenerators 17 mit einein entsprechenden Eingang der Stcuereingänge 402 und 403, wie durch Pfeile, die mit Cund D gekennzeichnet sind, verbunden.

Die ergänzende, logische Einheit 40 ist in einfacher Weise so dargestellt, daß sie zwei Speichersteuersignale beliebiger Kombination aus drei Steuersignalen, die den Eingängen 401 bis 403 zugeführt werden, abgibt. Das Ausgangssignai, welches am ersten Steuerausgang 404 erzeugt wird und als Speicherstartsignal bezeichnet wird, wird dem ersten Steuereingang 146 des Einstellspeichers 14 zugeführt und zwar zur Einleitung einer Speicherfunktion. Am zweiten Ausgang 405 der zusätzlichen logischen Einheit 40 wird ein Schreibstartsignal erzeugt welches dem zweiten Steuereingang 147 des Einstellspeichers 14 zugeleitet wird. Das Schreitstartsignal erscheint ausschließlich jeweils, wenn der Speichervorgang der durchzuführen ist, ein Schreibvorgang ist. Die Bezeichnung dieser beiden Steuerausgangssignale der zusätzlichen logischen Einrichtung 40 soll nicht andeuten, daß diese zusätzliche logische Einheit so festgelegt ist, daß ein Schreibvorgang stets die Priorität bezüglich eines Lesevorganges hat. Im Gegenteil, die zusätzliche logische Einheit 40 muß, wie aus der nachfolgenden Beschreibung hervorgeht, als ein Netzwerk verstanden werden, das mit zwei Anordnungen verbunden ist. und zwar zur Anforderung unabhängig voneinander ablaufender unterschiedlicher Vorgänge. Der Ablauf erfolgt in der Reihenfolge der Anforderungen, ohne daß die jeweils andere Einrichtung ständig gesperrt wird. Im Falle eines zeitlichen Überlappens von Anforderungen, die einen Schreibvorgang und einen Lesevorgang betreffen, wird der zuerst angeforderte Vorgang stets zuerst durchgeführt und unabhängig von weiteren Anforderungen wird die zweite Anforderung automalisch als nächster Schritt veranlaßt.

Eine Ausführungsform einer derartigen zusätzlichen logischep Einrichtung ist in F i g. 3 dargestellt und nachfolgend anhand der Diagramme in F i g. 4 beschrieben. Die gezeigte zusätzliche, logische Einrichtung, welche auch als Netzwerk bezeichnet wird, ist symmetrisch und enthält zwei Zweige, die jeweils eine Art von Speichervorgängen überwachen. Beide Zweige haben normalerweise eine weitere Kippschaltung 43 und ein getrenntes Paar /K-Flip-Flop-Schaltungen 41,42 bzw. 41', 42'. Das zusätzliche logische Netzwerk 40 empfängt zwei weitere Steuersignale. Das Steuersignal WR, welches einen Schreibvorgang veranlaßt, wird dem Eingang 402 zugeführt, der mit einem Zweig des Netzwerkes verbunden ist iind das Steuersignal RD, welches eine Lesefunktion einleitet, wird dem Stcuercingaiig 403 zugeführt, der mit dem zweiten Zweig des Netzwerkes 40 in Verbindung steht.

Im ersten Zweig des zusätzlichen, logischen Netzwerkes 40 ist für die Überwachung von Schreibvorgängen ein Eingang des logischen Netzwerkes vorgesehen, der ein weiteres UND-Gatter 44 und ein weiterer Inverter 45 enthält, welche in bezug zu zumindest einem Eingang parallel geschaltet und mit der Signaleingangs'citung 402 verbunden sind. Der Ausgang des Inverters 45 ist mit dem K-Eingang der ersten /K-Flip-Flop-Sehaltung 41 und der Ausgang des UND-Gatters 44 ist parallel mit den Eingängen / beider /K-Flip-Flop-Schaltungcn 41 und 42 verbunden. Auf diese Weise wird das einen Schreibvorgang veranlassende Signal in seinem Normalzustand den beiden Flip-Flop-Schaltungen 41 und 42 zugeführt. Dieses Signal ist aber mit dem wirksamen Zustand der ersten //C-Flip-Flop-Schaltung-il synchron geschaltet, wenn sein (^-Ausgang mit dem /weiten Eingang des UND-Gatters verbunden ist. Die Kipp-Flip-Flop-Schaltung 43 hat zwei invcrs geschaltete Ausgänge Q und 0. die abwechselnd in wirksnmgcschaltetem Zustand einen Schreibzj klus bzw. einen l.ese/.ykliis bestimmen. Der normale Ausgang Q der Kipp-Flip-Flop-Schaltung 43 ist mit dem K-Eingang der zweiten /K-Flip-Flop-Schaltung 42 und mit einem ersten Eingang des weiteren UND-Gatters 46 verbunden. Der zweite Eingang des UND-Gatters ist mit dem normalen Ausgang Q der zweiten /K-Flip-Flop-Schaltung 42 verbunden. Abhängig von den Zuständen der zwei /K-FHp-Flop-Schaltungen 41 und 42 wird dieses weitere UND-Gatter 46 stets während eines Schreibzyklus, wenn tatsächlich ein Schreibvorgang des Einstellspeichers 14 durchgeführt werden muß, aktiviert. Bei einem derartigen Zustand ist am Ausgang des UND-Gatters 46 das Schreibeinschaltesignal WR-EN geschaltet, welches zum Ausgang 404 des zusätzlichen logischen Netswerkes gegeben wird.

Der zweite Zweig des zusätzlichen logischen Netzwerkes 4 enthält zur Überwachung eines entsprechenden Lesevorganges des Einstellspeichers 14 ein zweites

2n Paar /K-Flip-Flop-Schaltungen AV, 42', ein entsprechendes Eingangsnetzwerk, bestehend aus einem weiteren U N D-Gauer 44' und einem weiteren Inverter 45' und liegt zwischen dem dritten Signaleingang 403 und der Eingangsseite des zweiten Paares /K-Flip-Flop-Schaltungen 41', 42'. Entsprechend dem Ausgang des UND-Gatters 46 des ersten Zweiges ist am Ausgang der /K-Flip-Flop-Schaltung 42 ein weiteres UND-Gatter 46' vorgesehen, das wirksamgeschaltet wird, wenn während eines Lese/.yklus wirklich ein Lesevorgang durchzuführen ist. Ein ODER-Gatter 47 ist über zwei Eingänge zu jedem der Ausgänge der UN D-Gatter 46 und 46' verbunden. Das ODER-Gatter 47 hat einen Ausgang, der mit dem /weiten Ausgang 405 des zusätzlichen logischen Netzwerkes identisch ist. An diesem Ausgang wird das zweite Spcichersteuersignal MEM-EN erzeugt. Dieses Signal bestimmt einen Lese- oder Schreibvorgang, der im Einstellspeicher 14 einzuleiten ist. Da ein Schreibvorgang nur durch das Schreibeinleitesignal eingeleitet werden kann, wird in Abwesenheit eines derartigen Signales ein Lesevorgang gestartet, wenn das zweite Steuersignal MEM-EN am Ausgang 405 des zusätzlichen logischen Netzwerkes 40 erscheint.

Die Ausbildung des zusätzlichen logischen Netzwerkes basiert auf der Voraussetzung, daß die Taktfrequenz des Finsiellspeichers 14 wenigstens zweimal so hoch ist, als der externe Datentakt oder als der interne Datentakt. Die Wellenform dieses Taktsignal MEM-CLK ist mit dem Diagramm ;/ in Fig.4 dargestellt. Ein zweites und drittes Diagramm b und r in Fig.4 zeigt die WcI-

5(1 lenformen der invcrsen Ausgangssigi'iale, weiche die abwechselnden Zustände der Kippschaltung 43 darstellen und die ir. dynamische! Weise durch die Taktsignalpulsc gemäß dem Diagratr./n α gesteuert werden. Aus den Diagrammen a. b. c in F i g. 4 ist ersichtlich, daß die Flip-Flop-Schaltung 43 stets beim Übergang des Taktsignales nach Diagramm a vom hohen zum niederen Pegel wirksam bzw. unwirksam geschaltet wird.

Das Diagramm d\n Fig.4 zeigt eine Pulsfolge, welche eine Folge von Signalen WR entspricht, die ein

bO Schreibvorgang im Einstellspeicher 14 einleitet. Es muß festgestellt werden, daß die Phase zwischen der Speichertaktpulsfolge gemäß Diagramm a und der Pulsfolge der Takte nach Diagramm d nicht vorbestimmt ist und daß jede andere Phascnbeziehiing ebenso bestehen

b5 kann.

Die Diagramme e. Aund g in F i g. 4 zeigen die Wellenformen, die die F.ingangsbedingungen und deren entsprechende /usiände der ersten /AC-Flip-FlopSchal-

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tung 41 darstellen. Diese Flip-Flop-Schaltung 41 speichert Anfordersignale für einen Schreibvorgang und ist synchronisiert durch das Speichertaktsignal, wie in der F i g. 3 dargestellt ist.

Die weiteren drei Diagramme h, i.j'm F i g. 4 stellen in entsprechender Weise die Funktion der in dem zusätzlichen logischen Netzwerk ebenfalls vorhandenen zweiten /Ak-Flip-Flop-Schaltung 42 mit Ausnahme des Signales dar, welches dem Eingang K zugeführt ist. Dieses Signal ist identisch mit einem Ausgangssignal der Kipp-Flip-Flop-Schaltung 43. Unter Berücksichtigung der konventionellen Eigenschaften einer

JK-Flip-Flop-Schaltung und unter Berücksichtigung der Ansteuerung der Flip-Flop-Schaltung durch das Speichertaktsignal, wie mit dem Diagramm a in F i g. 4 angedeutet ist, können die Zustandsänderungen der zweiten Flip-Fiop-Schaltung 42, die durch das Signal, das am Ausgang Q auftritt, gekennzeichnet im Diagramm j gezeigt ist, abgeleitet werden. Wie vorstehend bereits beschrieben ist, wird die Wirksamschaltung des Signalausganges Q der zweiten /K-Flip-Flop-Schaltung 42, welche als solche einen Schreibpuls darstellt, durch das erste Ausgangssignal der Kipp-Flip-Flop-Schaltung 43 synchronisiert, wie anhand des Diagrammes fein Fig.4 dargestellt ist. Das Schreibeinleitesignal WR-EN. welches im Diagramm K dargestellt ist, entspricht dem Ausgangssignal des synchronisitrenden UND-Gatters 46, und kann von den Pulsfolgen gemäß den Diagrammen bb/.v/.jabgeleitet werden.

Die restlichen Pulsdiagramme / bis pin F i g. 4 be/.ie- jo hen sich auf den zweiten Zweig des zusätzlichen logischen Netzwerkes 40. Aufgrund der symmetrischen Gestaltung des .Netzwerken sind _'.ie Signalbedingungen der ersten Fiip-Flop-Schaitung 41' des zweiten Paares dery/i-Flip-Flop-Schaltungen nie; . extra dargestellt. In diesem Falle sind die entsprechenden Wellenformen identisch mit den Signalbedingungen der ersten JK-Flip-Flop-Schaltung 41 der Diagramme e bis g. Dies stimmt, wenn vorausgesetzt wird, daß die Signale RD eine Lesefunktion im Einstellspeicher !4 bewirken und zwar genau zum gleichen Zeitpunkt, zu dem die entsprechenden Signale WR eine Schreibfunktion veranlassen. Im wesentlichen sind die beiden Pulsfolgen unabhängig voneinander und bezüglich einander versetzt. Der in den Diagrammen d und / der F i g. 4 gezeigte Zustand zeigt den schlechtesten Zustand, wenn beide Steuersignale genau zum gleichen Zeitpunkt erscheinen und eine Kollision verursacht wird.

Die Diagramme iv bis ο in F i g. 4 stellen Wellenformen dar, die die Funktion der zweiten //C-Flip-Flop- >» Schaltung 42' im zweiten Zweig des zusätzlichen logischen Netzwerkes darstellen. Die Lcsepulsfolge, die sich aus einem Vergleich der Diagramme ο und j in F i g. 4 ergibt, unterscheidet sich von der Schreibpulsfolge. Die Abweichung ergibt sich aus dem Steuervorgang der Kipp-Schaltung 43. Damit wird mittels des zweiten synchronisierenden UND-Gatters 46' die Lesc/.ykluspulsfolge synchronisiert. Das sich daraus ergebende Ausgangssignal des UND-Gatters46' ist in Diagramm pcler F i g. 4 dargestellt. Aus einem Vergleich der Diagramme wi k und ρ in Fig.4 ist leicht festzustellen, daß gleiche Anforderungen für unterschiedliche Vorgänge, die genau zum gleichen Zeitpunkt auftreten, nicht /11 kollidierenden Vorgängen führen. Das zusätzliche logische Net/werk 40 steuert den liinsteilspeicher 14 so. daß iv-> derartige Anforderungen weder das richtige l'unktionicren des Speichers beeinträchtigen, noch Kollisionen erfolgen, die einen Verlust irgendeiner dieser Anforderungen zur Folge haben könnte.

Hierzu 3 Blatt Zeichnungen

Claims (1)

1. Patentansprüche:

   1. Speicheranordnung für eine PCM -Fern meldevermittlungsanlage zur Kompensierung sowohl von kurz- als auch von langzeitigen Phasenänderungen von Dateninformationsfolgen, die zwischen sendenden und empfangenden Datenübertragungswegen übertragen werden, wobei jeder Datenübertragungsweg für die pulsrahmenweise Übertragung von Informationsblöcken durch einen ersten bzw. zweiten Takt plesiochron gesteuert wird, mit einem Einstellspeicher, der zwischen einem ersten und einem zweiten Datenübertragungsweg liegt und aus zwei Bereichen besteht, welche je eine Speicherkapazität zum Speichern eines Informations blockes aufweist, ferner mit Mitteln zur Erzeugung von Schreibadressen unter Steuerung des ersten Taktes und von Leseadressen unter Steuerung des /'.weiten Taktes, dadurch gekennzeichnet, daß die Adressierungsmittei (iö, 17) Adressen liefern, die mü dem höchstwertiger. Bit jeweils einen der beiden Speicherbereiche (14t, 142) und mit den übrigen Bits fortlaufend aufeinanderfolgende Speicherplätze der Speicherbereiche kennzeichnen, wobei das höchstwertige Bit der Schreibadressen und normalerweise auch das der Leseadressen nur im Pulsrahmenabstand einen Zustandswechsel erfährt, und daß Schaltmittel (30,34,36,19) zur fortlaufenden Überwachung der Abweichung zwischen der jeweils aktuellen Les^adresse und der entsprechenden Schreibadresse vorhanden sin-r¹ durch die eine Feststellung eines kleinsten Sicherheitsabstand es erfolgt und ein »Schlupf«-Vorgang d?/^;!irch herbeigeführt wird, daß ein Zustandswechsel des höchstwertigen Bits nachfolgender Leseadressen unabhängig vom Zeitpunkt eines vorangegangenen Zustandswechsels stets dann herbeigeführt wird, wenn die Abweichung kleiner als der genannte minimale Sicherheitsabstand ist. ^4υ

   2. Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Einstellspeicheranordnur.j eine Anordnung von Speichern, vorzugsweise FlFO-Speichern enthält, die Schreibdaieneingängt: aufweisen, welche mit dem ersten Datenübertraaungsweg verbunden sind, sowie mit Lesedatenausgängen, die mit dem zweiten Datenübertragungsweg verbunden sind und ferner Adresseneingängen, welche mit den genannten Mitteln zur Adressierung des Speichers in Verbindung stehen.

   3. Speicheranordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Mittel zur Adressierung des Speichers weiterhin einen Multiplexer enthalten, der eine Vielzahl von ersten Eingängen und dne Vielzahl von zweiten Eingängen und eine Anzahl von Ausgängen aufweist, wobei jeder Ausgang mit einem entsprechenden Adresseneingang des Einstellspeichers verbunden sind und wobei die Mittel zur Erzeugung der Adressen weiterhin einen eisten und /weilen Adrossengenerator /.ur Erzeugung aufein- M) andcrfolgemler Lese- bzw. Sehrcibailresstn einhüllen, wobei jeder dieser Adressengeneraturen durch Jen eisten b/w. den zweiten Takt gesteuert werden und diese Adrcssengcncraloren jeweils Adressenausgänge aufweisen, die zu den entsprechenden er- t>^r. stcn und /weiten Eingängen des genannten Multiplexers führen und ferner jeweils erste und /weite Sleucrausgänge aufweisen die mit llhirrv/achungs-

   50 mitteln zur Erzeugung eines Ausgangssteuersignales verbunden sind und dieses Steuersignal jedes Mal zum Multiplexer übertragen wird, wenn eine entsprechende neue Adresse übertragen wird.

   4. Speicheranordnung nach Anspruch 3, dadurch gekennzeichnet, daß diese Speicheranordnung ferner einen zur Synchronisierung dienenden Pulsdetektor enthält der einen Eingang hat, welcher mit dem ersten Datenübertragungsweg verbunden ist und ferner einen Ausgang aufweist, der mit dem ersten Adressengenerator verbunden ist und wobei ferner dieser Detektor ein logisches Netzwerk zur Überwachung von Synchronisierungssteuerinformationen aufweist, die über den genannten ersten Datenübertragungsweg übertragen werden, so daß die Pulse des ersten Taktes angepaßt werden an die Lagen der Informationsteile in einem Block, der über den genannten ersten Datenübertragungsweg übertragen wird.

   5. Speicheranordnung nach Anspruch 4, dadurch gekennzeichnet, daß die Mittel 7iir fortlaufenden Überwachung der Adressenabweichung bestehen

   einem Additions-ZSubtrahier-Zähler. der einen ersten und einen zweiten Takteingang und Daienausgänge aufweist, wobei der erste Eingang der für den Empfang vorwän^zählender Signale vorgesehen ist, mit dem Steuerausgang des ersten Adressengenerator verbunden ist und der zweite Eingang, der für die Rückwärtszählung von Zählsignalen vorgesehen ist, mit dem Steuerausgang des zweiten Adressengenerators verbunden ist, und

   einem Dekoder für einen minimalen Adressenabstand, dessen Eingänge jeweils mit entsprechenden Ausgängen des Addier/Subtrahier-Zählers verbunden sind und dessen Ausgang mit dem Multiplexer zwecks Übertragung eines Steuersignals zur abwechselnden Auswahl einer der Bereiche des Einstellspeichers für das Auslesen von gespeicherten Informationen verbunden ist.

   6. Einsiellspeicher nach Anspruch 5. dadurch gekennzeichnet, daß der Dekoder für einen minimalen Adressenabstand weiterhin ein erstes UND-Gatter mit mehreren Eingängen und mit einem Ausgang enthält, wobei die Eingänge jeweils /.u einem entsprechenden Ausgang des genannten Addier-/Subtrahier-Zählers durchgeschaltet sind, die mit den höchstwichtigsten Bits des Zählerzustandes in bezug stellen.

   7. Einstellspeicheranordnnng nach Anspruch 5, dadurch gekennzeichnet, daß der Addier-/Subtrahier-Zähler weiterhin aufweist aus einen voreingestellten Eingang, der mit dem Ausgang des Dekoders für minimalen Adressenabstand zwecks Empfang eines Vorcinstellsignales verbunden ist, eine Vielzahl von Ladeeingängen, welche alle mit entsprechenden Datenausgängen zwecks Voreinstellung des Zustandcs des Addier/Subtrahier Zählers in Verbindung mil dem Auftreten des Voreinstellsignales in bezug stehen und einen ersten Inverter der /wischen dem Ausgang dos Addier/Subtrahicr-Zählers. an dem das höchstwichtige Bil des Zähler/usiandes angeschaltet wird, und dein entsprechenden I .aili-eingang angeordnet ist, wobei die anderen l.adeemgiingi.· jeweils direkt mit ilen entsprechenden Ausgängen verbunden sind, die ebenfalls hier/u in bezug sieben.

   K. SpoicluM-einMfllanordnung nach Anspruch 5, dadurch gekennzeichnet, dall die Schaltmittcl zur

   fortlaufenden Überwachung der Adressenverschiebung weiterhin bestehen aus einem exklusiven ODER-Gatter mit einem ersten und einem zweiten Eingang und mit einem Ausgang, wobei der erste Eingang mit dem Ausgang des Adressenabstandsdekoders verbunden ist, wobei der zweite Eingang mit einem Adressenausgang des zweiten-Adressengenerators, an dem das höchstwichtige Bit angeschaltet wird, verbunden ist und wobei der Ausgang mit einem der entsprechenden zweiten Eingänge des MuI- so tiplexers verbunden ist, wobei der Multiplexer zum Empfang des höchstwichtigen Bit einer Leseadresse bestimmt ist.

   9. Einstellspeicheranordnung nach Anspruch 8, dadurch gekennzeichnet, daß Mittel zur dauernden Überwachung der Adressenverschiebung weiterhin bestehen aus einer ersten Kipp-Flip-Flop-Schaltung, mit einem gesetzten Eingang und mit einem Ausgang, wobei der gesetzte Eingang mit dem Ausgang des Dekoders, der zur Bestimmung des minimalen Adressenabsiandes vorgesehen ist. verbunden ist und wobei der Ausgang der Kipp-Flip-Flop-Schaltung mit dem ersten Eingang des exklusiven ODER-Gatters verbunden ist.

   10. Einstellspeicheranordnung nach Anspruch 3. dadurch gekennzeichnet, daß weiterhin eine zusätzliche logische Einheit zur Lösung von Zugriffskonflikten zum genannten Einstellspeicher im Falle gleichzeitiger Anforderung von Schreib- und Lesevorgängen vorgesehen ist, wobei die zusätzliche logische Einheit einen Takteingang zum Empfang einer Speichertaktfolge, einen Lesesteuereingang und ein Schreibsteuereingang aufweist, wobei jeder dieser Eingänge mit einem entsprechenden Eingang der vorhandenen Steuerausgänge des Adressengenerators verbunden ist, der einen ersten Steuerausgang zur Einleitung eines Speichervorganges und einen zweiten Steuerausgang zum ausschließlichen Starten eines Schreibvorganges und ferner mit ein logisches Speichernetzwerk aufweist, daß zur Speicherung der Anforderungen für Ablaufvorgänge des Einstellspeichers, die durch Signale eingeleitet werden, welche an einem entsprechenden Lese/Schreibsteuereingang empfangen werden und zur Synchronisierung ausgelöster Anforderungen mit einem Lese-ZSchreibpulsmuster. das durch die genannte Speicherpulstaktfolge bestimmt wird, dient.

   11. Einstellspeicheranordnung nach Anspruch 10. dadurch gekennzeichnet, daß das zusätzliche logische Netzwerk besteht aus einer zweiten Kipp-Flip-Flop-Schaltung mit einem Eingang, der mit dem Takteingang zum Empfang von Speichertaktpulse verbunden ist und der zwei invers geschaltete Ausgänge zur Zuführvng von Schreibzyklussteuersignale bzw. Lesezyklussteuersignale aufweist, einem logischen Speichenietzwerk mit zwei identischen Zweigen, die symmetrisch bezüglich der zweiten Kipp-Flip-Flop-Schaltung angeordnet sind und jeweils enthalten einen zweiten Inverter mit einem Eingang und einem Ausgang und einem zweiten bo UND-Gatter mit einem ersten und einem zweiten Eingang und mit einem Ausgang wobei der Eingang des zweiten Inverters und der erste Eingang des zweiten UND-Gatters gemeinsam mit einem der entsprechenden Lcse-/Schreibsiencreingänge der zusätzlichen logischen Einheit verbunden sind und mit einer ersten und einer zweiten /K-Flip-Flop-Schaltung, die jeweils einen Takteingang aufweisen.

   der mit dem Eingang der für den Empfang der Speichertaktpulse vorgesehen ist, verbunden ist. sowie mit einem zweiten Dateneingang, einem zum Setzen und einem zum Rückstellen vorgesehenen Ausgang, wobei die genannten ersten Daieneingänge beider /K-Flip-Flop-Schaltungen gemeinsam mit dem Ausgang des zweiten UND-Gatters verbunden sind und die zweiten Dateneingänge der ersten /K-Flip-Flop-Schaltung mit dem Ausgang des zweiten Inverters verbunden ist und ferner der zweite Dateneingang der zweiten /K-Flip-Flop-Schaltung mit einem entsprechenden Ausgang der Ausgänge der zweiten Kipp-Flip-Flop-Schaltung verbunden ist und ferner der für die Rückstellung vorgesehene Ausgang der ersten /K-Flip-Flop-Schaltung mit dem zweiten Eingang des zweiten UND-Gatters verbunden ist und der Einstelleingang der zweiten /ii-Flio-Flop-Schaltung den Signalausgang für einen entsprechenden Schreib- oder Lesepuls bildet um mit dem entsprechenden Ausgangssignal der zweiten Kipp-FIip-Flop-Schaltursg synchronisiert zu weruv n.

   12. F.insiellspeicheranordnung nach Anspruch 11, dadurch gekennzeichnet, daß das zusätzliche, logische Netzwerk ferner besteht aus einem dritten und vierten UND-Gatter welche jeweils in Verbindung stehen mit einem der genannten Zweige und zwei Eingänge und ein Ausgang aufweisen, wobei die ersten Eingänge des dritten und vierten UND-Gatters jeweils mit einem entsprechenden Ausgang der gesetzten Ausgänge der zweiten /K-Flip-Flop-Schaltung verbunden sind und die zweiten Eingänge des dritten und vierten UND-Gatters jeweils mit einem entsprechenden Ausgang der Ausgänge der zweiten Kipp-Flip-Flop-Schaltung verbunden sind und einem ODER-Gatter mit zwei Eingängen und einem Ausgang wobei die Eingänge des ODER-Gatters mit einem der Ausgänge des dritten und vierten UND-Gatters verbunden ist, wobei der Ausg'ing des ODER-Gatters den ersten Steuerausgang des zusätzlichen logischen Netzwerkes bildet und der Ausgang des dritten bzw. vierten UND-Gatters, welches in Verbindung steht mit dem Zweig der zur Speicherung der Schreibanforderungen vorgesehen ist, den zweiten Steuerausgang des zusätzlichen logischen Netzwerkes bildet.