DE3151207A1 - Speicheranordnung fuer eine pcm-fernmeldevermittlungsanlage - Google Patents

Description

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SIEMENS AKTIENGESELLSCHAFT Unser Zeichen Berlin und München VPA

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Speicheranordnung für eine PCM-Fernmeldevermittlungsanlage. ; .

Die Erfindung bezieht sich auf eine Speicheranordnung für eine PCM-Fernmeldevermittlungsanlage zur Kompensierung sowohl von kurz- als auch von langzeitigen Phasenänderungen von Dateninformationsfolgen, die zwischen sendenden und empfangenden Datenübertragungswegen übertragen werden, wobei jeder Datenübertragungsweg für die Übertragung von Informationsblöcken durch einen ersten bzw. zweiten Takt plesiochron gesteuert wird.

Der erste Datenübertragungsweg ist eine PCM-Zeitmultiplexübertragungsleitung zur Übertragung von Informati'-onen zu einer Empfangseinheit einer PCM-Zeitmultiplex-Fernmeldevermittlungsanlage, in der eine derartige Datenübertragung durch einen ersten externen Taktgeber gesteuert wird. Der zweite Datenübertragungsweg ist ein interner Datenübertragungsweg der mit der Empfangseinheit der Fernmeldevermittlungsanlage verbunden ist.

Diese Einheit und der zweite Datenübertragungsweg werden durch einen zweiten, internen Taktgeber gesteuert. Theoretisch betrachtet müssen zwei unterschiedliche Taktpulsfolgen exakt synchronisiert werden um einen Synchronablauf eines Vorganges zu erreichen. In Wirklichkeit kann dies nicht mit einem akzeptablen Aufwand erreicht werden. Es muß eins piesiοehroner Betrieb in Betracht gezogen werden. Bei einer solchen Art von Betrieb muß eine Phasenverschiebung und ebenso eine Frequerverschiebung zwischen den beiden Taktgebern hingenommen werden. Wenn sogar die'Frequenzen der beiden Takte bezüglich einander unterschiedlich sind, ver-Rs 1 Bo / 21.12.1981

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ändert sich die Phasenbeziehung zwischen individuell ankommenden PCM-Signalen und entsprechenden Bedingungen der Femmeldevermittlungsanlage fortlaufend.

Wie bekannt ist, kann der Einfluß einer derartigen Phasenverschiebung einigermaßen durch Speicherung der Informationen am Übergang zwischen den beiden Datenübertragungswegen vermieden werden. Ankommende PCM-Signale werden in einem Zwischenspeicher mit der Bitfolgefrequenz des externen Taktgebers gespeichert und für die Übertragung zum zweiten Datenübertragungsweg mit der · Bitfolgefrequenz des internen Taktgebers ausgelesen. Die übertragenen Informationen werden also auf die Zeitfolge der Femmeldevermittlungsanlage eingestellt.

In Anbetracht der begrenzten Speicherkapazität eines derartigen Zwischenspeichers muß zumindest im Falle einer langfristigen Frequenzverschiebung zwischen dem externen und dem internen Takt nach bestimmter Zeit eine Phasenkorrektur durchgeführt werden, welche einen Verlust an Informationen zufolge hat, die in Kauf genommen werden muß. Eine höhere Frequenz des externen Taktgebers führt zur Speicherung von mehr Informationsteilen als während ein und derselben Zeitspanne ausgelesen werden. Der Unterschied bezüglich der Lage der .Informationsteile welche fortlaufend zwischengespeichert werden und solche welche ausgelesen werden, verringert sicn entsprechend. Sobald ein SchreiDvorgang im Zwischenspeicher sich mit einem Lesevorgang der gleichen Speicherstelle überschneidet muß die übertragene Information übersprungen werden um einen solche Kollision von Speidiervorgängen zu vermeiden.

Wenn der Frequenzunterschied zwischen dem ersten externen Takt und dem internen Takt fortlaufend einen negativen Wert aufweist, z.B. das Lesen schneller durchge-

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führt wird als das Schreiben, erhöht sich die Abweichung zu einem" Ausmaß, welches schließlich eine Unterbrechung verursacht. Ein Adressensprung für Lesevorgänge wird durchgeführt, was zum zweiten Mal Lesen von Teilen zwischengespeicherter Informationen führt, wobei dann das theoretische Optimum der Phasenverschiebung erneut eingestellt wird. In beiden Fällen erfolgt ein Verlust von Informationen, d.h. sowohl bei Durchlauf von Informationen als auch bei wiederholtem Übertragen von Informaionsteilen.

Im Einklang mit der PCM-Technik ist ein derartiger Informationsverlust so lang nicht von Bedeutung, als die Abtastfrequenz ausreichend hoch ist im Vergleich zur maximalen Frequenz des ursprünglichen Analogsignals. Bei fortschrittlichen PCM-Fernmeldevermittlungssystemen ist aber der Verlust von Informationsteilen kritischer. Bei bekannten PCM-Systemen wird eine Folge von codierten Pulsen in Form PCM-Wörtern übertragen in denen besondere Bitpositionen für Synchronisierzwecke ,anstelle für/Analogsignalen^ntsprechende Signale reserviert sind. Diese Synchronisierungsbit sind oft auch als Füll- oder Einst ellkennüngen bestimmt und werden an der Empfangsstation zur Wiedergabe des ursprünglichen Zeitablaufes vorgesehen. Insbesondere bei verzweigten Fernmelde systemen werden viele Übertragungswege' zur Übertragung von Informationen zusammengeschaltet werden und die Phasenverschiebung der individuellen Übertragungswege wird ein Ausmaß annehmen, das insbesondere wenn derartige Synchronisierungsmethoden verwendet werden,sehr kritisch i st,

Aus diesem Grunde müssen Korrekturen von Phasenverschiebungen in einem Zwischenspeicher derart ausgeführt werden, daß sie nicht mit einer bestimmten Art von PCM-

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Wörtern in einem Rahmen, der Zeit- und/oder Raummultiplex-PCM-Wörtern einer Gruppe analoger Kanäle kollidieren. Dies ist insbesondere im Hinblick auf Breitbandinformationen,die innerhalb eines Pulsrahmens übertragen die

werden und/eine Anzahl von Zeitkanälen infolge Schlupf-Vorgängen zu Verlust gehen lassen könnten, wichtig. Die Einstellung von Kanälen zueinander innerhalb eines Pulsrahmens würde zerstört werden und könnte demzufolge ohne aufwendige. Maßnahmen nicht reproduziert werden.

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Im Deutschen Patent DEf2.641.488 wird zur Lösung dieser Schwierigkeiten eine Pufferanordnung vorgeschlagen, die aus einem Zwischenspeicher und einem Pufferspeicher besteht. Der Zwischenspeicher hat eine Speicherkapazitat, der als ausreichend zur Kompensierung einer maximalen Phasenschwankung des ersten Taktes ist. Der Zwischenspeicher puffert acht PCM-Wörter und ■ entsprechende Teile von Zeitkanaladressen ,die zur Identifizierung der gespeicherten PCM-Wörter innerhalb eines PCM-Rahmens dienen. Auf jeden Fall wenn aufeinanderfolgende benachbarte Speicherstellen des Zwischenspeichers für einen Lese- und einen Schreibvorgang ausgewählt sind, wird eine besondere Vorgangsart mit einer höheren Frequenz eingeleitet,

Wenn die Frequenz des ersten Taktgebers höher ist als die Frequenz des zweiten Taktgebers wird der Zwischenspeicher zweimal so schnell ausgelesen als normaler weise der Fall ist. Im Falle einer höheren zweiten Taktfrequenz wird die gleiche Speicherstelle des Zwischenspeichers mehrmals ausgelesen.

Wenn eine Reihe von besonderen Vorgängen aufgrund langfristiger Diskrepanzen der Taktfrequenzen durchgeführt werden müssen, wirädie Pufferspeicheranordnung ,die zur Pufferung von PCM-Wörtern eines vollständigen Pulsrah-

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äens vorgesehen ist, nicht in der Lage sein die Korrekturen durchzuführen oder auszugleichen. In einem derartigen Falle wird auch ein' Korrekturvorgang für den Pufferspeicher durchgeführt um"eine Unterbrechung des Lese- und Schreibvorganges in Bezug auf der gleichen Pufferspeicherstelle zu vermeiden. Entsprechend den Eigenschaften bekannter Stromkreise wird jede Korrektur zu dem Zeitpunkt durchgeführt, zu dem das erste PCM-Wort eines Pulsrahmens ausgelesen wird um eine komplizierte Bestimmung oder Einstellung der Zeitkanäle innerhalb eines Pulsrahmens zu vermeiden. Dies wird durch eine Steuerung des Vorganges der Zwischenspeicherung in einer Weise erreicht, dass . . die Startzeit eines Korrekturvorganges ,wie vorstehend beschrieben_reinem Zeitschlitz des Zeitmusters eines Pulsrahmens entspricht, der zu einem.speziellen Zeitkanal gehört. Diese

daß/
Startzeit bewirkt, 'aie Reihe von Korrekturvorgängen,

zu einem . Zeitpunkt beendet sind, der für einen danach erforderlichenfalls notwendigen Korrekturvorgang des Pufferspeichers geeignet ist.

Der Arbeitsablaufvorgang der bekannten Pufferspeicheranordnung ist dementsprechend abhängig von den versciiie—. denen - Unterbrechungsfaktor en ,was ein kompliziertes Überwachungs- und Steuersystem und auch einige Einschränkungen bezüglich der Größe der Frequenzverschiebungen die im betrachteten Ferameldevermittlungssystem beherrschbar sind, bedingt.

Aus den vorstehenden Gründen besteht die Aufgabe der vorliegenden Erfindung darin, ein fortschrittliches PCM-Zeit und/oder Raumvielfach-Fernmeldesystem zu bilden, welches eine höhere Phasenverschiebungstoleranz als charakteristisch zuläßt als die bekannten Systeme. Ein weiteres Ziel der vorliegenden Erfindung besteht darin eine Pufferspeicheranordnung in einem derartigen Fern-

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meldevermittlungssystem zu bilden, welche die Einstellung der Übertragung von PCM-Signalen eines ersten Datenübertragungsweges zu einem zweiten Datenübertragung sweg unabhängig der Überwachung des Startpunktes oder des Auftretens besonderer Kanäle eines Pulsrahmens ermöglicht . Eine weitere Aufgabe der vorliegenden Erfindung besteht darin, eine Pufferspeicheranordnung vorzusehen, die eine weniger komplizierte Steuerlogik benötigt als konventionelle Systeme.

Die vorstehenden Aufgabenstellungen werden dadurch gelöst, daß diese Speicheranordnung besteht aus: einem Einstellspeicher, der zwischen einem ersten und einem zweiten Datenübertragungsweg liegt und aus zwei Bereichen besteht, welche je eine Speicherkapazität zum abwechselnden·Speichern eines von zwei aufeinanderfolgenden Informationsblöcken^xin fortlaufenden Speicherstellen aufweisen;
ersten Mitteln zur Adressierung zwecks Auswahl von Schreibadressen und Leseadressen; zweiten Mitteln zur Erzeugung von Adressen welche

ι verbunden sind und,

-mit den genannten ersten Mixxelm sowoHl aufeinanderfolgende Schreibadressen für den Einstellspeicher unter Steuerung eines ersten Taktes erzeugen, als auch Leseadressen unter Steuerung des genannten zweiten Taktes erzeugen;

dritten Schaltmitteln zur fortlaufenden Überwachung der Abweichung zwischen den jeweils aktuellen Leseadressen und den entsprechenden Schreibadressen zwecks Peststellung eines kleinsten Sicherheitsabstandes und zur Einleitung eines "Schlupf"-Vorganges durch ^Om?ierung-<3.^es höchstwichtigen Bits nachfolgender Leseadressen, stets wenn die Abweichung innerhalb des genannten minimalen Sicherheitsabstandsbereiches fällt.

In einer dertigen Speicheranordnung ist nur eine Art

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Speicheranordnung zur Zwischenspeicherung von Informationsbestandteilen vorgesehen, die über den Übertragungsweg empfangen werden. Die wichtigste Eigenschaft der Pufferspeicheranordnung ist nicht nur deren Kapazität, sondern auch deren Funktion aufgrund - von den getrennt gesteuerten Adressengeneratoren und des Detektors zur Überwachung des minimalen Sicherheitsabstandes. Ein "Schlupf"-Vorgang in der Pufferspeicheranordnung gemäß der Erfindung kann stets dann durchgeführt werden, wenn die Notwendigkeit" besteht ohne Berücksichtigung ' der Startstelle des Informationsblockes oder irgendwelcher anderer Begrenzungen .

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Zum besseren Verständnis der Erfindung wird anhand der nachfolgenden Beschreibung ein Ausführungsbeispiel der Erfindung in Zusammenhang mit den Zeichnungen beschrieben.

Die FIG 1 zeigt eine allgemeine Übersicht einer Zwischenspeicheranordnung gemäß der vorliegenden Erfindung, welche eine Einstellspeicheranordnung zur Zwischenspeicherung aufeinanderfolgender Informationsblöcke und Anordnungen zur Steuerung des Ablaufs des Speichervorganges enthält.

In der FIG 2 ist eine detaillierte Übersicht einer die-' ser beiden Steuereinrichtungen, d.h. ein Synchronisieruhgsdetektor, zur Erhaltung der richtigen Lage der Blockinformation gezeigt.

. In der FIG 3 ist eine detaillierte Darstellung einer anderen Steuereinrichtung gezeigt, nämlich ein logisches Auswertenetzwerk, welches die Lese-/Schreibfunktionen des Zwischenspeichers einleitet.

In der FIG 4 sind eine Anzahl von a bis ρ Pulszeitdiagramme der Eingabe- und Ausgabesignale verwendeter Schaltelemente des logischen Auswertenetzwerkes gezeigt.

In dem beschriebenen pulscodemodulierten Fernmeldesystem werden Daten über einen Übertragungsweg zu dem Empfangszweig einer Dateneinheit übertragen. Dieser Übertra- gungsweg wird als externer Datenübertragungsweg bezeichnet und wird durch einen externen Taktgeber synchronisiert, während der Empfang der Daten am Zugang zur Dateneinrichtung und die Verarbeitung der empfangenen Daten unter Steuerung eines unabhängigen, internen Taktgebers durchgeführt wird. Die internen Datenübertra-

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gungswege in der Dateneinrichtung der Fernmeldeanlage haben eine feste Wiederholungsgeschwindigkeit und ferner definierte Anfangspunkte. Diese Parameter können nicht willkürlich variiert werden. Diese interne Daten-Übertragungswege müssen durch irgendwelche vorbestimmte Algorithmen an den externen Datenübertragungswegen angepaßt werden. Eine bestimmte Anzahl aufeinanderfolgender Zeitkanäle, wobei die Lage jedes Zeitkanales in Abhängigkeit eines Synchronisierungssignales identifizierbar ist, wird im allgemeinen als Rahmen bezeichnet, Aufgrund dieser Definition kann sowohl der externe Datenübertragungsweg als auch der interne Datenübertragungsweg nachfolgend so betrachtet werden, als hätten sie equivalente Rahmenwiederholungsfolgen. .

Im nachfolgenden wird angenommen, daß das beschriebene System mit dem externen Datenübertragungsweg und dem internen Datenübertragungsweg plesiochron betrieben wird. Zwei Signale können plesiochron genannt werden, .-wenn ihre entsprechenden, kennzeichnenden Zustände im wesentlichen in gleicher Folge erscheinen und jede Abweichung bezüglich der Folge innerhalb bestimmter,festgelegter Grenzwerte bleibt. Der Plesiochronbetrieb berücksichtigt Phasenschwankungen und Phasenverschiebungen. Die Phasenschwankungen bestehen in Kurzzeitänderungen der kennzeichnenden Zeitpunkte der Digitalsignale bezüglich ihrer wirklichen Lage innerhalb der Impulsfolge. Die Bezeichnung "Phasenverschiebung" bezieht sich auf jede Änderung der Lage vorbestimmter Bezugspunkte in unterschiedlichen digitalen Informationsübertragungswegen, welche normalerweise equivalente Bitfolgefrequenzen aufweisen. Der genaue Zeitpunkt, zu dem ein spezieller Zeitkanal auf dem externen Datenübertragungsweg erscheint, kann nicht vorhergesagt werden und zwar infolge der kumulativen Einflüsse der

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Phasenschwankungen die durch verschiedene Bestandteile des Datenübertragungssystems verursacht werden. Dies wird verständlich in Anbetracht der unterschiedlichen Längen aufeinanderfolgender Zeitsshl±bze,die auf dem externen Datenübertragungsweg entstehen können. Positive oder negative Phasenverschiebungen rühren von einer langfristigen positiven oder negativen Differenz zwischen den Rahmenwiederholungsfrequenzen auf dem externen Datenübertragungsweg und auf dem internen Datenübertragungsweg her. Es müssen demnach Maßnahmen getroffen werden derartige-besondere Fehlab w.eichungen in den internen und externen Datenübertragtungswegen, die die Zeitkanäle gefährden können, zu verhindern.

Die FIG 1 zeigt eine Schaltungsübersicht der Einstellspeicheranordnung, die für einen Rahmenausgleich der über einenexternenDatenübertragungsweg 10 und über einen internenDatenübertragungsweg 12 übertragenen Daten vorgesehen ist. Der Abgleich der Rahmen wird mittels einer Einstellspeicheranordnung 14 durchgeführt, welche aus zwei Bereichen141 und 142 besteht. Diese Speicherbereiche haben jeweils eine Kapazität zur Speicherung eines vollständigen Pulsrahmens. In Übereinstimmung mit den verschiedenen ÜbertragungsformataikoniTentioneller PCM-Fernmeldesysteme kann die tatsächliche Speicherkapazität des Einstellspeichers 14 abhängigvon solchen Formatenvariieren. Auf jeden Fall kann der Einstellspeicher 14 aus konventionellenSpeicherkomponenten, beispielsweise aus 256-bit Bipolar -RAM-Speiehern bestehen.

Der Einstellspeicher 14 mit den Speicherbereichen 141 und 142 weist Dateneingänge 143 und Datenausgänge 144, wie in FIG 1 schematisch dargestellt ist, auf, die jeweils mit dem externen Datenübertragungsweg 10 bzw. mit

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dem internen Datenübertragungsweg 12 verbunden sind. Ferner weist der Einstellspeicher 14 Adresseneingänge 145 und zwei Eingänge 146 und 147 für Steuersignale auf. Daten, welche über den externen Datenübertragungsweg 10 mit einer Bitfolgefrequenz übertragen werden, werden im Einstellspeicher 14 gespeichert und zwecks Übertragung über den internen Datenübertragungsweg 12 zu einem anderen Zeitpunkt ausgelesen. Wie nachfolgend in Einzelheiten beschrieben wird, wird der Abgleich des Rahmens durch abwechselnde Speicherung der digitalen • Signale eines vollständigen Pulsrahmens in aufeinander folgendenSpeicherstellen entweder des ersten Speicherbereiches 141 oder des zweiten Speicherbereiches 142 erreicht. Lesevorgänge werden nicht direkt verknüpft mit der Folge der Speichervorgänge ausgeführt und haben abhängig von der Fehlausrichtung des Datenflusses, der über die Datenübertragungswege 10 und 12 übertragen wird ,veränderliche Abweichungen. Schreibvorgänge werden mittels eines Schreib-Adressengenerators 16 unter Verwendung eines digitalen Synchron-Zählers durchgeführt. Der Zählerstand wird durch einen externen Takt

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ge steuert $irelcher\ Anordnung über eine erste Taktsignalleitung 18 zugeführt wird. Der Adressengenerator 16 kann, aus irgend welchen konventionellen Sychron-Zählerelementen bestehen, beispielsweise aus 4-Bit-Synchron-Zählemmit Direktlöschung. Diese Zähler sind besonders für eine leichte kaskadenartige Erweiterung entwickelt , welche eingesetzt werden um eine beliebige Kombination von Maximalzählungen zu erreichen.

In der FIG ist die Verwendung bekannter Zählelemente gezeigt, wobei ein Eingang 161, ein Löscheingang 162 und parallele erste Datenausgänge 163 und zweite Datenausgänge 164 vorgesehen sind. Aus der Darstellung geht hervor, daß der eine, zweite Datenausgang 164 zur Über-

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tragung der werthöchsten Adressenziffernkennung (A oder

B) -bei Wirksamschaltung der höchsten Zählerstufe dient. Diese Adressenkennzeichnung bestimmt entsprechende Speicherstellen in einer der beiden A-bzw. B-Bereiche 141, 142 des Einstellspeichers 14. Der Taktgebereingang 161 ist mit der externen Taktsignalleitung 18 verbunden. Der Löscheingang 162 wird mit Ausgangssignalen eines noch zu beschreibenden Synchronisierungsdetektors 20 versorgt.

Der Synchronisierungsdetektor 20 bewirkt die Synchronisierung der über den externen Datenübertragungsweg übertragenen Daten und speichert diese in vorbestimmten Speicherstellen des ersten Speicherbereiches 141 bzw. des zweiten Speicherbereiches 142 des Einstellspeichers 14. Eingebettet in der Impulsfolge ist ein Synchronisierungsbit, welches in zyklischer Folge übertragen wird und in einer bestimmten, definierten Lage erscheint. Das Auftreten_ eines Synchronisierungsbit wird zur Feststellung der Lage des Rahmens innerhalb der Pulsfolge über den externen Datenübertragungsweg 10 übertragen.

.Der Synchronisierungsdetektor 20, der in der FIG 2 in Einzelheiten gezeigt ist, enthält einen Modulo-N-Zähler 21, wobei N die Anzahl Bits bestimmt, welche zwischen zwei aufeinanderfolgende Synchronisierungsbits übertragen werden. Dieser Zähler empfängt an einem Zähleingang 211, der mit der externen TaktSignalleitung 18 verbunden ist, Taktpulse und erzeugt beim höchsten Zählerstand ein Signal am Signalausgang 212.

Weiterhin ist der Sychronisierungsdetektor 20 mittels einer Dateneingangsleitung 22 mit dem externen Datenübertragungsweg 10 verbunden. Benachbart zur Dateneingangsleitung 22 ist eine D-Flip -Flop -Schaltung 23

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mit einem Signaleingang 231 vorgesehen, der mit der Eingabeleitung 22 verbunden ist* Ferner ist ein Signalausgang 232 und ein Takteingang 233 vorhanden. Der Synchronisierungsdetektor 20 enthält ein erstes UND-Gatter 24 mit einem ersten Eingang 241 und einem zweiten Eingang 242, sowie mit einem Ausgang 243. Der erste Eingang 241 ist mit der externen Taktsignalleitung 18 und der zweite Eingang 242 mit dem Signalausgang 212 des Modulo-N-Zählers 21 verbunden. Der Ausgang 243 des UND-Gatters 24 führt ein Taktsignal zum Takteingang 233 der D-Flip -Flop -Schaltung 23.

Ein anderer Hauptbestandteil des Synchronisierungsdetektors 20 besteht aus einem Vergleichsnetzwerk mit zwei weiteren UND-Gattern 25 und 26 sowie mit einem exklusiven ODER-Gatter 27. Jedes UND-Gatter hat zwei Eingänge 252, 253 bzw. 262, 263 und einen Ausgang 251 bzw. 261. Erste Eingänge 252 und 262 sind parallel mit dem Signalausgang 212 des Modulo-N-Zählers 21 verbunden. Der zweite Eingang 253 des UND-Gatters 25 ist mit der Eingangs Signalleitung 22 des Synchronisierungsdetektors 20 verbunden, während der zweite Eingang 263 des UND-Gatters 26 mit dem Ausgang 232 der D-Flip -Flop -Schaltung 23 verbunden ist. Das exklusive ODER-Gatter 27 hat zwei Eingänge, wobei jeder mit dem Ausgang 251, 261 eines der beiden UND-Gatter 25 bzw. 26 verbunden ist. Ein Ausgang 271 des exklusiven ODER-Gatters ist mit dem Ausgang des Sychronisierungsdetektors 20 identisch.

Wie aus der logischen Darstellung des Sychronisierungsdetektors ersichtlich ist erzeugt der Modulo-N-Zähler 21 ein Ausgangssignal jedesmal^wenn er den höchsten Zählerstand erreicht. Zu diesem Zeitpunkt werden beide UND-Gatter 25 und 26 des Vergleichsnetzwerkes freigegeben, so daß sie durch ein positives Signal, welches dem zweiten Eingang zugeführt wird, aktivierbar sind. Dies bedeutet, daß die Anstiegsflanke des Synchronisierungs-

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bits, welches über die Eingabesignalleitung 22 des Synchronisierungsdetektors 20 übertragen wird, den Zustand des exklusiven ODER-Gatters 27 ergänzt. Nach diesem Vergleich wird das vorliegende Synchronisierungsbit in der D-Flip -Flop -Schaltung 23 gespeichert und zwar nachdem diese Flip -Flop -Schaltung hierzu durch Zuführung eines Signals zum Signaleingang 231 freigegeben worden ist. Diese Freigabe ist erfolgt durch die Anschaltung eines Signales am Takteingang 233. Auf diese Weise ist das vorliegende Synchronisierungsbit zum Vergleich mit dem nachfolgenden Sychronisuerungsbit, wel- ches N-Bits später erscheint, gespeichert. Der Zustand des exklusiven ODER-Gatters 27 wird erneut ergänzt, nachdem beide UND-Gatter 25 und 26 gleiche Betriebszustände aufweisen. Zwischen diesen beiden nachfolgenden Zustandsänderungen des exklusiven ODER-Gatters 27 wird das Synchronisierungssignal SYNC am Ausgang -271 des Synchronisierungsdetektors 20 erzeugt.

Der beschriebens Synchronisierungsdetektor 20 stellt nur eine der möglichen Ausführungsformen einer solchen Einrichtung dar. Der Synchronisuerungsdetektor 20 kann in verschiedener Art und Weise ausgeführt werden um verschiedene Forderungen in Zusammenhang mit dem Übertragungsformat der Daten_?die über den externen Übertragungsweg 10 übertragen werden, zu erfüllen. Das Ausgabesignal des Synchronisierungsdetektors 20 stellt das Erscheinen eines besonderen Zeitkanals innerhalb eines Rahmens bei der PCM-Datenübertragung fest, so daß am Empfangsende der Übertragungsleitung ein Rahmen für über die externe Datenübertragungsleitung 10 übertragene Daten genau mit festgelegten Startpunkten des Rahmens, die über interne Datenübertragungsleitungen übertragen werden, eingestellt werden kann. Unter erneuter Bezugnahme auf die FIG 1 kann festgestellt werden, daß das Ausgangssignal SYNC des Synchronisierungs-

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detektors 20 dem Löscheingang 162 des Schreibe-Adressengenerators 16 zugeführt wird, wobei ein Setzen entsprechend der Lage eines Synchronisierungsbits innerhalb eines Rahmens gesteuert wird. Der Adressengenerator 16 wird jedesmal um eins erhöht, wenn ein Taktpuls über die externe TaktSignalleitung 18 erscheint. Das Signal liegt an den Ausgängen 163 des Schreib-Adressen-Generators 16 an um eine digitale, codierte Adresse entsprechender Speicherstellen in beiden Bereichen des Ein-Stellspeichers 14 zu kennzeichnen. Diese Speicherstellen sind zur Speicherung der Datenteile ausgewählt, die dem Dateneingang 143 des Einstellspeichers zugeführt werden. Abhängig vom Zustand des w'erthöchsten Adressenbits A/B, das am zweiten Signalausgang 164 des Schreib-Adressengenerators 16 erzeugt wird, wird ein Speicherbereich 141 oder 142 bestimmt und ein vollständiger Rahmen in einem dieser beiden Speicherbereiche 141 oder 142 des Einstellspeichers 14 abwechselnd gespeichert .

Für die Durchführung von Lesevorgängen ist ein entsprechender Lese-Mressengenerator 17 vorgesehen, der entsprechende, gleiche Zählerkomponenten aufweist. Dieser Lese-Adressengenerator hat einen Takteingang 171, an dem ein internes Taktsignal INT CLK angeschaltet wird, welches die Bitfolgefrequenz des internen Pulsrahmens kennzeichnet. Der Lese-Adressengenerator 17 hat erste Ausgänge 173 und ein zweiter Ausgang 174, die den Ausgängen des Schreib-Adressengenerators 16 entsprechen. Die Zustände der Ausgänge 173 und 174 kennzeichnen eine vollständige Lese-Adresse zur Auswahl eines Bereiches und innerhalb dieses Bereiches einsßpeicherplatz des Einstellspeichers 14.

Die Zusammenstellung des Einstellspeichers 14 ermöglicht einen optimalen Versetzuigzwischen Speicherstellen für

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aufeinanderfolgende Schreib-und Lesevorgänge, die der Länge eines vollständigen Rahmens entsprechen. Infolge der kurzzeitigen Phasenschwankungen und langzeitigen Phasenverschiebungen bezüglich der Bitfolgefrequenzen der Rahmen auf der externen Datenübertragungsleitung 10 und der internen Datenübertragungsleitung 12 erscheinen positive und negative Abweichungen von dieser theoretischen optimalen VersetzuigDerartige Abweichungen sind solange nicht kritisch als die Lese- und Schreibvorgänge . kein Überlappen in ein und derselben Speicherstelle verursachen. · .

Derartige kritische Bedingungen können durch einen

- »ο ι.-, JM, -.τ ü^ojn^ejRentierunSj ,.. . . . ,. . "Schlupf"-Vorgang una.v^ ^eshbchstwichtigen Adressbits der gelesenen Adresse vermieden werden. Zu diesem Zwecke ist ein weiteres, exklusives ODER-Gatter 19 an der Ausgangsseite des Lese-Adressengenerators 17 vorgesehen. Diese£ exklusive ODER-Gattervliat zwei Eingänge 191 und 192 und einen Ausgang 193. Der erste Eingang 191 ist mit dem zweiten Eingang 174 des Lese-Adressengenerators 17 verbunden und führt das höchstwichtige Bit der Leseadresse zu. Wie nachfolgend in Einzelheiten für den aktuellen Zustand dieses höchstwichtigen Adressenbit beschrieben wird, kann^ dieses mittels des exklu-

siven ODSR-Gatters Ί9 * /^werden. Wenn dieses AdreskornpleTneflt^T*

ist, wird die effektive Leseadresse von der einen Speicherstelle im einen Bereich des Einstellspeichers 14 zur entsprechenden Speicherstelle im anderen Bereich übertragen. Diese einfache Änderung· des Auslesens aus einem anderen Bereich des Einstellspeichers 14 erfolgt für beide Korrekturvorgänge in Bezug auf der positiven und negativen Phasenverschiebung. Im Falle einer positiven Phasenverschiebung ist die Bitfolgefrequenz des internen Datenübertragungsweges 12 kleiner als die aktuelle Bitfolgefrequenz des externen

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Datenübertragungsweges 10, wobei die Schreibadressen dazu neigen die Leseadressen einzuholen. Wenn jetzt ein "Schlupf"-Vorgang erfolgt ist, da eine Tendenz zur Überlappung besteht, werden die Informationen, die in einem Bereich des Einstellspeichers gespeichert sind, überlesen. Ein vollständiger Pulsrahmen wird unterdrückt.

Im Falle einer negativen Phasenverschiebung wird das Auslesen des Einstellspeichers 14 schneller durchgeführt als das Schreiben und hierdurch wird der Ausgleich zwischen Schreibadresse und Leseadresse erneut verringert. Die Ergänzung des höchstwichtigen Adressenbits bedeutet in diesem Falle, daß Daten eines PuIsrahmens, die bereits einmal früher in einem Pulsrahmen ausgelesen sind, ein zweites Mal ausgelesen werden.

Es ist bekannt, daß derartige "Schlupf"-Vorgänge eine genaue Funktion des Systems im allgemeinen nicht schaden wenn die Abtastfolge für Pulscodierung ausreichend hoch ist. Dennoch ist jeder "Schlupf"-Vorgang eine Störung und es ist sehr wünschenswert derartige Korrekturen zu begrenzen. Deshalb hat der Einstellspeicher gemäß der vorliegenden Erfindung bei einem optimalen Abgleich eines vollständigen Pulsrahmens nicht nur den Vorteil ein "Schlupf"-Vorgang sehr einfach ohne komplizierte Zeitsteuerung zu ermöglichen. Die erfindungsgemäße Anordnung sieht eine Speicherkapazität vor, die das erneute Auftreten derartiger Vorgänge im Vergleich zu bekannten Einstellanordnungen drastisch verringert.

Da ein "Schlupf"-Vorgang priorisiert in Bezug auf ein Überlappen des Lesens und Schreibens hinsichtlich ein und denselben Speicherbereichs durchgeführt werden muß, wird der Unterschied zwischen der vorliegenden Leseadres-

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se und der vorliegenden Schreibadresse überwacht und zwar zur Aufrechterhaltung eines Adressenabstandes, der größer ist als der kritische Schutzabstand. Zu diesem Zweck ist eine Überwachungsanordnung für den Schutz abstand vorgesehen, der einen Addier/Suttrahier-Zähler enthält,der als Assoziativ-Zähler 30 bezeichnet ist. Dieser Assoziativ-Zähler 30 kann aus konventionellen Addier/Subtrahier-Zählelementen bekannter Art bestehen. Der maximale Zählstand dieses Assoziativ-Zählers 30 entspricht der Gesamtsumme an Speichersteilen im Einstellspeicher 14. Dieser Zähler 30 hat-einen Addiereingang 301 und einen Subtrahiereingang 302. Jeder dieser Eingänge ist mit einem Steuerausgang 165 bzw. 175 einer der Adressgeneratoren 16 bzw. 17 verbunden. Der Ässoziativ-Zähler 30 empfängt ein Lesesignal WR als Addiersignal und zwar stets wenn der Schreibadressengenerator 16 wirksam wird um eine neue Schr"eibadresse zu erzeugen. Dementsprechend wird an dem Subtrahiereingang 32 ein Lesesignal RD immer dann wirksam, wenn eine neue Leseadresse erzeugt ist. Der Assoziativ-Zähler 30 hat eine Vielzahl von Ausgängen 304, wovon jeder mit einem der Zählerstufen verbunden ist. Es ist' auch eine entsprechende Anzahl von Dateneingängen 303 vorgesehen. Ferner ist ein voreingestellter Eingang 305 und ein Löscheingang 306 vorhanden. Ein Signal, das dem Löscheingang 306 des Assoziativ-Zählers 30 zugeführt wird, löscht den Zähler. Ein derartiges Signal wird, wie in FIG 1 angegeben ist, als internes Steuersignal während einer vorbereiteten Startphase erzeugt.

Ein Signal, welches dem voreingestellten Eingang 305 zugeführt wird,entsperrt die Dateneingänge 304 um einen vorbestimmten Voreinstellzustand zu erreichen. Diese . Bedingung wird durch parallele Rückkoppelleitungen festgelegt. Jede Rückkoppelleitung verbindet einen der Datenausgänge 304 mit einem entsprechenden Eingang der

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Eingänge 303 des Assoziativ-Zählers 30 und zwar unmittelbar mit Ausnahme der Verbindung des Ausgangs und des Eingangs die mit der höchstwichtigen Zählstufe in Verbindung stehen. Diese Rückkoppelleitung enthält einen Inverter 32. Das so gebildete Rückk'oppelnetzwerk ermöglicht die Voreinstellung des Zählstandes des Assoziativ-Zählers 30 in den aktuellen Zustand mit Ausnahme des Zustandes der höchstwichtigen Zählerstufe, und zwar stets wenn der Voreinstelleingang 305 wirksam ist.

Ein minimaler Abstand zwischen Speicherplätze die für nachfolgende Lese- und Schreibvorgänge ausgewählt ist, kann jetzt mittels eines weiteren UND-Gatters, welches eine Vielzahl von Eingängen 341 und Ausgängen 342 aufweist, überwacht werden. «leder dieser Eingänge ist mit einem entsprechenden Ausgang 304 des assoziativen Zählers 30 in der Weise verbunden, daß einige Ausgänge, welche mit den höchstwichtigen Zählerstufen des assoziativen Zählers 30 in Verbindung stehen, nicht durchvep· bunden sind.

In Bezug auf die Addier-ZSubtrahier-Zählungseigenschaften hat der assoziative Zähler 30 eine überlauf- und eine Unterlaufbedingung. Jede Richtung bedeutet einen kritischen Zählzustand, der das UND-Gatter 34 wirksam schaltet um ein entsprechendes Ausgangssignal am Ausgang 342 zu erzeugen. Dieses Ausgangssignal ist das wirkliche Steuersignal für das Starten eines "Schlupf-Vorganges im Einstellspeicher 14 und zwar zur Wiedergewinnung des optimalen Ausgleiches zwischen einer Schreibadresse und einer Leseadresse. Das Ausgangssignal, des UND-Gatters 34 wird einerseits dem Voreinstelleingang 305 des assoziativen Zählers 30 zugeführt und zwar zur Voreinstellung dieses Zählers. Diese Voreinstellung dient dazu diesen Zähler in einer Zähleinstellung voreinzustellen, welche abgeglichen ist bezüglich des aktu-

eilen Zählerstandes, der gegeben ist durch die Anzahl Adressen eines vollständigen Rahmens.

Andererseits ist an der Ausgangsseite des UND-Gatters eine Kippschaltung 36 vorgesehen, welche einen Informationseingang 361 aufweist, der mit dem Ausgang 342 des UND-Gatters*34 verbunden ist. Ein Löscheingang 362 der Kippschaltung 36 liegt parallel zum Löscheingang 306 des assoziativen Zählers 30 und ist mit der internen

lOSteuerle'itung für den Empfang eines "Vorbereitungs"-Signals in der Systemstartphase vorgesehen. Die Kippschaltung 36 hat auch einen Informationsausgang 363, der mit dem zweiten Eingang des exklusiven ODER-Gatters 19 verbunden ist. Stets wenn der Zustand der Kippschal-

15tung 36 durch ein Ausgangssignal des UND-Gatters 34 ergänzt wird, wird der Zustand des exklusiven ODER-Gatters 19 so eingestellt, daß eine Änderung des Zustandes dieses logischen Elementes herbeigeführt wird, so daß das höchstwichtige Adressenbit der akuteil gelesenen Adresse er-

20gänzt wird.

Vorstehend ist bereits beschrieben, in welcher Weise Adressen zur Auswahl einer Speicherstelle im Einstellspeicher 14 erzeugt werden. Hierzu ist ein Multiplexer 38 zwischen den Adresseneingängen 145 des Einstellspeichers 14 einerseits und den entsprechenden Ausgängen 163, 164 des Leseadressengenerators 16 und den Ausgängen 173 und 174 des Leseadressengenerators 17 andererseits geschaltet. Der plesiochrone Betrieb der Datenübertragung über die externen und internen Datenübertragungswege haben Schreib- und Lesevorgänge zur Folge, die unabhängig voneinander angefordert sind. Der Multiplexer 38 muß entsprechend gesteuert werden um eine Kollision der Anforderungen zu vermeiden. Ein Steuereingang 381 empfängt ein Schreibstartsignal, das durch eine zu-

VPA Si P 8 2 0 2 DE sätzliche logische Einrichtung 40 erzeugt wird. Diese Einrichtung 40 hat einen Takteingang 401 an dem eine interne Speichertaktpulsfolge MEM CLK angeschaltet wird, sowie zwei weitere Steuersignaleingänge 402 und 403 und zwei Steuersignalausgänge 404 und 405. Wie in FIG 1 dargestellt ist, sind die Steuersignalausgänge 165 des Schreibadressengenerators und die entsprechenden Signalausgänge 175 des Leseadressengenerators 17 mit einem, entsprechenden Eingang der Steuereingänge 402 und 403, wie durch Pfeile, die mit C und D gekennzeichnet sind, verbunden. Die ergänzende logische Einheit 40 ist in einfacher Weise so dargestellt, daß sie zwei SpeicherSteuersignale beliebiger Kombination aus drei Steuersignalen die den Eingängen 401 bis 403 zugeführt werden, abgibt.

Das Ausgangssignal, welches am ersten Steuerausgang. 404 erzeugt wird und als Speicherstartsignal bezeichnet wird, wird dem ersten Steuereingang 146 des Einstellspeichers 14 zugeführt und zwar zur Einleitung einer Speicherfunk— tion. Am zweiten Ausgang 405 der zusätzlichen logischen Einheit 40 wird ein Schreibstartsignal erzeugt, welches dem zweiten Steuereingang 147 des Einstellspeichers 14 zugeleitet wird. Das Schreibstartsignal erscheint ausschließlich jeweils wenn der Speichervorgang der durchzuführen ist, ein Schreibvorgang ist. Die Bezeichnung dieser beiden Steuerausgangssignale der zusätzlichen logischen Einrichtung 40 soll nicht andeuten, daß diese zusätzliche logische Einheit so festgelegt ist, daß ein Schreibvorgang stets die Priorität bezüglich eines Lesevorganges hat. Im Gegenteil, die zusätzliche logische Einheit 40 muß, wie aus der nachfolgenden Beschreibung hervorgeht, als ein Netzwerk verstanden werden, das mit zwei Anordnungen verbunden ist und zwar zur Anforderung unabhängig voneinander ablaufender unterschiedlicher Vorgänge. Der Ablauf erfolgt in der Reihenfolge der Anforderungen ohne daß die jeweils andere Einrichtung ständig gesperrt wird. Im Falle eines zeitlichen Über-

-J-- VPA δί Ρ 32 02 DE

lappens von Anforderungen, die einen Schreibvorgang und einen Lesevorgang "betreffen, wird der zuerst angeforderte Vorgang stets zuerst durchgeführt und unabhängig von weiteren Anforderungen wird die zweite Anförderung automatisch als nächster Schritt veranlaßt.

Eine Ausführungsform einer derartigen zusätzlichen logischen Einrichtung ist in FIG 3 dargestellt und nachfolgend anhand der Diagramme in FIG4 beschrieben. Die gezeigte zusätzliche,logische Einrichtung, welche auch als Netzwerk bezeichnet, wird, ist symmetrisch und enthält zwei Zweige die jeweils eine Art von Speichervorgärigen überwachen. Beide Zweige haben normalerweise eine weitere Kippschaltung 43 und ein getrenntes Paar JK Flip -Flop -Schaltungen 41, 42 bzw. 41', 42·. Das zusätzliche logische Netzwerk 40 empfängt zwei weitere Steuersignale, das Steuersignal WR, welches einen Schreibvorgang veranlaßt wird dem Eingang 402 zugeführt, der mit einem Zweig des Netzwerkes verbunden ist und das Steuersignal RD, welches eine Lesefunktion einleitet, wird dem Steuereingang 403 zugeführt, der mit dem zwei-

IlO

ten Zweig des Netzwerkes/in Verbindung steht.

j-

Im ersten Zweig des zusätzlichen logischen Netzwerkes 40 ist für die Überwachung von Schreibvorgängen ein Eingang des logischen Netzwerkes vorgesehen, der ein weiteres UND-Gatter 44 und ein weiterer Inverter 45 enthält, welche in Bezug zu zumindest einem Eingang parallel geschaltet und mit der Signalseingangsleitung 402 verbunden sind. Der Ausgang des Inverters 45 ist mit dem K-Eingang der ersten JK Flipp-Flopp-Schaltung 41 und der Ausgang des UND-Gatters 44 ist parallel mit den Eingängen J beider JK Flip -Flop -Schaltungen 41 und 42 verbunden. Auf diese Weise wird das einen Schreibvorgang veranlassende Signal in seinem Normalzustand den beiden Flip -Flop Schaltungen 41 und 42 zugeführt. Dieses Signal ist aber

30
- a* - VPA * 8ί P 8 2 0 2 DE

mit dem wirksamen Zustand der ersten JK -Flip -Flop Schaltung 41 synchrongeschaltetywenn sein Q. -Ausgang mit dem zweiten Eingang des UND-Gatters verbunden ist. Die Kipp-Flip -Flop -Schaltung 43 hat zwei invers geschaltete Ausgänge Q und Q , die abwechselnd in wirksamgeschaltetem Zustand einen Schreibzyklus bzw. einen Lesezyklus bestimmen. Der normale Ausgang Q der Kipp-Flip· Flop -Schaltung 43 ist mit dem K-Eingang der zweiten JK Flip -Flop -Schaltung 42 und mit einem ersten Eingang des weiteren UND-Gatters 46 verbunden. Der zweite Eingang des UND-Gatters ist mit dem normalen Ausgang Q der zweiten JK -Flip -Flop -Schaltung 42 verbunden. Abhängig von den Zuständen der zwei JK Flip -Flop -Schaltungen und 42 wird dieses weitere UND-Gatter 46 stets während wenn
eines Schreibzykluses. !tatsächlich ein Schreibvorgang des EinstellSpeichers 14 durchgeführt werden muß, aktiviert. Bei einem derartigen Zustand ist am Ausgang des UND-Gatters 46 das Schreibeinschaltesignal WR-EN geschaltet, welches zum Ausgang 404 des zusätzlichen logisehen Netzwerkes gegeben wird.

Der zweite Zweig des zusätzlichen logischen Netzwerkes enthält zur Überwachung eines entsprechenden Lesevorganges des Einstellspeichers 14-ein zweites Paar JK Flip - Flop -Schaltungen 41', 42', ein entsprechendes Eingangsnetzwerk bestehend aus einem weiteren UND-Gatter 44' und einem weiteren Inverter 45' und liegt zwischen dem dritten Signaleingang 403 und der Eingangsseite des^ zweiten Paares JK Flip -Flop —Schaltungen 41', 42'. Entsprechend dem Ausgang des UND-Gatters 46 des ersten Zweiges ist am Ausgang der JK Flip .-Flop -Schaltung 42 ein weiteres UND-Gatter 46' vorgesehen, das wirksamgeschaltet wird, wenn während eines Leszyklus wirklich ein Lesevorgang durchzuführen ist. Ein ODER-Gatter 4?

ist über zwei Eingänge zu jedem der Ausgänge der UND-Gatter 46 und 46' verbunden. Das ODER-Gatter47 hat einen .

8IP8202DE

- VPA

Ausgang, der mit dem zweiten Ausgang 405 des zusätzlichen logischen Netzwerkes identisch ist. An diesem Ausgang wird das zweite Speichersteuersignal MEM-EN erzeugt. Dieses Signal bestimmt ein Lese- oder Schreib-Vorgang, der im Einstellspeicher 14 einzuleiten ist. Da ein Schreibvorgang nur durch das Schreibeinleitesignal eingeleitet werden kann, wird in Abwesenheit eines derartigen Signales ein Lesevorgang gestartet, wenn das zweite Steuersignal MEM-EN am Ausgang 405 des zusätzliehen logischen Netzwerkes 40 erscheint.

Die Ausbildung des zusätzlichen logischen Netzwerkes basiert auf der Voraussetzung, daß die Taktfrequenz des Einstellspeiehers 14 wenigstens zweimal so hoch ist als der externe Datentakt oder als der interne Datentakt. Die Wellenform dieses Taktsignals MEM-CLK ist mit dem Diagramm a in FIG 4 dargestellt. Ein zweites und drittes Diagramm b und c in FIG 4 zeigt die Wellenformen der inversen Ausgangssignale, welche die abwechselnde-Zustände· der Kippschaltung 43 darstellen und die in dynamischer Weise durch die Taktsignalpulse gemäß dem Diagramm a gesteuert werden. Aus den Diagrammen a , b, c in FIG 4 ist ersichtlich, daß die Flip Flop -Schaltung 43 stets beim Übergang des Taktsignales nach Diagramm a vom hohen zum niederen Pegel wirksam bzw. unwirksam geschaltet wird.

Das Diagramm d in FIG 4 zeigt eine Pulsfolge, welche eine Folge von Signalen WR entspricht, die ein Schreib-Vorgang im Einstellspeicher 14 einleitet. Es muß festgestellt werden, daß die Phase zwischen der Speichertaktpulsfolge gemäß Diagramm a und der Pulsfolge der Takte nach Diagramm d nicht vorbestimmt ist und daß jede andere Phasenbeziehung ebenso bestehen kann.

Die Diagramm e, f und g in FIG 4 zeigen die Wellenformen_/

die die Eingangsbedingungen und deren entsprechende Zu-' stände der ersten JK Flip -Flop -Schaltung 41 darstellen. Diese Flip -Flop -Schaltung 41 speichert Anfordersignale für einen Schreibvorgang und ist synchronisiert durch das Speichertaktsignal, wie in der FIG 3 dargestellt ist. ·

Die weiteren drei Diagramme h, i, j in FIG 4 stellen in entsprechender Weise die.Funktion der in dem zusätzliehen logischen Netzwerk ebenfalls vorhandenen zweiten JK-Flip -Flop .-Schaltung 42 mit Ausnahme des Signales dar, welches dem Eingang K zugeführt ist. fieses Signal ist identisch mit einem Ausgangssignal der Kipp-Flip Flop -Schaltung 43. Unter Berücksichtigung der- konventionellen Eigenschaften einer JK-Flip -Flop -Schaltung und unter Berücksichtigung der Ansteuerung der Flip -Flop Schaltung durch das Speichertaktsignal, wie mit dem Diagramm a in FIG 4 angedeutet ist, können die Zustandsänderungen der zweiten Flip -Flop -Schaltung 42, die durch das Signal, das am Ausgang Q auftritt,gekennzeichnet im Diagramm j gezeigt ist, abgeleitet werden. Wie vorstehend bereis beschrieben ist, wird '. die Wirksamschaltung des Signalausganges Q der zweiten JK-Flip Flop -Schaltung 42,welche als solche _ ein Schreibpuls darstellt, durch das erste Ausgangssignal der Kipp-Flip Flop -Schaltung 43 synchronisiert, wie anhand des Diagrammes b in FIG 4 dargestellt ist. Das Schreibeinleitesignal WR- EN,,welches im Diagramm K dargestellt ist, entspricht dem Ausgangssignal des synchronisierenden .

UND-Gatters 46 und kann von den Pulsfolgen gemäß den Diagrammen b bzw. j abgeleitet werden.

Die restlichen Pulsdiagramme 1 bis ρ in FIG 4 beziehen sich auf den zweiten Zweig des zusätzlichen logischen Netzwerkes 40. Aufgrund er symmetrischen Gestaltung des

-J³- VPA ^{δί Ρ} 8 2 0 2 DE

Netzwerkes sind die Signalbedingungen der ersten Flip Flop -Schaltung 41' des zweiten Paares JK-Flip -Flop Schaltungen nicht extra dargestellt. In diesem Falle sind die entsprechenden Wellenformen identisch mit denen, der Signalbedingungen der ersten JK-Flip -Flop Schaltung 41 der Diagramme e bis g. Dies·stimmt, wenn vorausgesetzt wird, daß die Signale RD eine Lesefunktion im Einstellspeicher 14 bewirken und zwar genau zum gleichen Zeitpunkt zu dem die entsprechenden Signale WR eine Schreibfunktion veranlassen. Im wesentlichen sind die beiden Pulsfolgen unabhängig voneinander und bezüglich einander versetzt. Der in den Diagrammen d und 1 der FIG 4 gezeigte Zustand zeigt den schlechtesten Zustand, wenn beide Steuersignale genau zum gleichen Zeitpunkt erscheinen und eine Kollision verursacht wird.

Die Diagramme m bis ο in FIG 4 stellen Wellenformen dar, die die Funktion der zweiten JK-Flip--Flop -Schaltung 42^r im zweiten Zweig des zusätzlichen logischen Netzwerkes darstellen. Die Lesepulsfolge, die sich aus einem Vergleich der Diagramme ο und j in FIG 4 ergibt, unterscheidet sich von der Schreibpulsfolge. Die Abweichung ergibt sich aus dem Steuervorgang der Kipp-Flip -Flop Schaltung 43. Darauf synchronisiert, mittels des zweiten synchronisierenden UND-Gatters 46' die Lesezykluspulsfolge die Lesepulse. Das sich daraus ergebende Ausgangssignal des UND-Gatters 46' ist in Diagramm ρ der FIG 4 dargestellt. Aus einem Vergleich der Diagramme k und ρ in FIG 4 ist leicht festzustellen, daß gleiche Anforderungen für unterschiedliche Vorgänge die genau zum gleichen Zeitpunkt auftreten, nicht zu kollidierenden Vorgängen führen. Das zusätzliche logische Netzwerk 40 steuert den Einstellspeicher 14 so, daß derartige Anforderungen weder das richtige Funktionieren des Speichers beeinträchtigt, ■ noch Kollisionen erfolgen, die einen Verlust irgend einer dieser Anforderungen zur Folge haben könnte.

Leerseite

Claims (12)

1. VPA si P 8 2 0 2 DE

   Patentansprüche

   ^ Fernmelde

   (D Speicheranordnung für eine PCM-Vermittlungsanlage zur Kompensierung sowohl von kurz- als auch von langzeitigen Phasenänderungen von Dateninformationsfolgen, \ die zwischen sendenründ empfangenden Datenübertragungswegen übertragen werden, wobei jeder Datenübertragungsweg für die Übertragung von Informationsblöcken durch einen ersten bzw. zweiten Takt plesiochron gesteuert wird, dadurch gekennzeichnet, daß.·.diese Speicheranordnung besteht aus: ι einem Einstellspeicher (14·^ der zwischen einem ersten und einem zweiten Datenübertragungsweg liegt und aus zwei Bereichen besteht, welche je eine Speicherkapazitat zum abwechselnden Speichern eines von zwei aufeinanderfolgenden Informationsblöcken in fortlaufenden Speicherstellen aufweisen;

   ersten Mitteln zur Adressierung zwecks Auswahl von Schreibadressen und Leseadressen; zweiten Mitteln zur Erzeugung von Adressen welche

   ... . . ^. ,uiarbunden sind und ι , - mit den genannten ersten Mitteln/SöWönl äufeinanderfolgende Schreibadressen für den Einstellspeicher unter Steuerung eines ersten Taktes erzeugen, als auch Leseadressen unter Steuerung des genannten zweiten Taktes erzeugen;

   •dritten Schaltmitteln zur fortlaufenden Überwachung der Abweichung zwischen der jeweils aktuellen Leseadressen und der entsprechenden Schreibadressen zwecks Feststellung eines kleinsten Sicherheitsabstandes und zur Einleitung eines "Schlupf"-Vorganges durch Konrolemen—

   tierung '^^es höchstwichtigen Bits nachfolgender Leseadressen, stets wenn die Abweichung innerhalb des genannten minimalen Sicherheitsabstandsbereiches fällt.
2. 2. Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet , daß die Einstellspeicher-

   -28 - VPA Sf P 8 20 2 DE

   anordnung eine Anordnung von Speichernj vorzugsweise PIFO-Speichern enthält, die Schreibdateneingänge aufweisen, welche mit dem ersten Datenübertragungsweg verbunden sind, sowie mit Lesedatenausgängen, die mit dem zweiten Datenübertragungsweg verbunden sind und ferner Adresseneingängen ,welche mit den genannten Mitteln zur Adressierung des Speichers in Verbindung stehen.
3. 3. Speicheranordnung nach Anspruch 2, dadurch gekennzeichnet , daß die Mittel zur Adres- ·. -sierung des Speichers weiterhin einen Multiplexer enthalten, der eine Vielzahl von ersten Eingängen und eine Vielzahl von zweiten Eingängen und eine Anzahl von Ausgängen aufweist, wobei ,jeder Ausgang mit einem entsprechenden Adresseneingang des Einstellspeichers verbunden sind und

   wobei die Mittel zur Erzeugung der Adressen weiterhin; einen ersten und zweiten Adressengenerator zur Erzeu-, gung aufeinanderfolgender Lese- bzw. Schreibadressen

   enthalten, wobei jeder dieser Adressengeneratoren durch ί den ersten bzw. den zweiten Takt gesteuert werden und

   diese Adressengeneratoren jeweils Adressenausgänge aufweisen, die zu den entsprechenden ernten und zweiten Eingängen des genannten Multiplexers führen und ferner jeweils erste und zweite Steuerausgänge aufweisen die

   mit Überwachungsmitteln zur Erzeugung eines Ausgangssteuer.signales verbunden sind und dieses Steuersignal jedes Mal zum Multiplexer übertragen wird, wenn eine entsprechende neue Adresse übertragen wird.

   ■■'.-.
4. 4. Speicheranordnung nach Anspruch 3, dadurch gekennzeichnet ,daß diese Speicheranordnung ferner eiierlzur Synchronisierung dienenden Pulsdetektor enthält, der einen Eingang hat, welcher mit dem ersten Datenübertragungsweg verbunden ist und ferner einen Ausgang aufweist, der mit dem ersten Adressenge-

   -.29·- VPA 81 P 8202 DE

   nerator verbunden ist und wobei ferner dieser Detektor ein logisches Netzwerk zur Überwachung^ Synchronisierungssteuerinformationen aufweist, die über den genannten ersten Datenübertragungsweg übertragen werden, so daß die Pulse des ersten Taktes angepaßt werden an die Lagen der Informationsteile.in einem Block, der über den genannten ersten Datenübertragungsweg übertragen wird.
5. 5. Speicheranordnung nach Anspruch 4, dadurch gekennzeichnet , daß die Mittel zur fortlaufenden Überwachung der Adressenabweichung bestehen aus:
   einem Additions-/Subtrahier-Zähler, der einen ersten und einen zweiten Takteingang und Datenausgänge auf-

   der

   weist, wobei der erste Eingang /für den Empfang vorwärts zählender Signale vorgesehen ist, mit dem Steuerausgang des ersten Adressengenerator verbunden ist und der zweite Eingang, der für die Rückwärtszählung von . Zählsignalen vorgesehen ist, mit dem Steuerausgang des zweiten Adressengenerators verbunden ist, und einem Dekoder für einen minimalen Adressenabstand, dessen Eingänge Jeweils mit entsprechenden Ausgängen des Addier-/Subtrahier-Zählers verbunden sind und dessen Ausgang mit dem Multiplexer zwecks Übertragung eines Steuersignals zur abwechselnden Auswahl einer der Bereiche des Einstellspeichers für das Auslesen von gespeicherten Informationen verbunden ist.
6. 6. Einstellspeicher nach Anspruch 5, dadurch gekennzeichnet , daß der Dekoder für einen minimalen Adressenabstand weiterhin ein erstes UND-Gatter mit mehreren Eingängen und mit einem Ausgang enthält, wobei die Eingänge jeweils zu einem entsprechenden Ausgang des genannten Addier-/Subtrahierzählers durchgeschaltet sind, die mit den höchstwichtigsten Bits des Zählerzustandes in Bezug stehen.

   '-■30- VPA 81 P 8202 DE
7. 7. Einstellspeicheranordnung nach Anspruch 5, dadurch gekennzeichnet , daß der Addier-/Subtrahier-Zähler weiterhin aufweistaus einen voreingestellten Eingang, der mit dem Ausgang des Dekoders für minimalen Adressenabstand zwecks Empfang eines Voreinstellsignales verbunden ist, eine Vielzahl von Ladeeingängen, welche alle mit entsprechenden Datenausgängen zwecks Voreinstellung des Zustandes des Addier-/Subtrahier-Zählers in Verbindung mit dem Auftreten des Voreinstellsignales in Bezug stehen und

   einen ersten Inverter der zwischen dem Ausgang des Addier^/Subtrahier-Zählers, an dem das höchstwichtige Bit des Zählerzustandes angeschaltet wird, und dem entsprechenden Ladeeingang angeordnet ist, wobei die anderen Ladeeingänge jeweils direkt mit den entsprechenden Ausgängen verbunden sind, die ebenfalls hierzu in Bezug stehen.
8. 8. Speichereinstellanordnung nach Anspruch 5, dadurch gekennzeichnet , daß die Schaltmittel zur fortlaufenden Überwachung der Adressenverschiebung weiterhin bestehen aus einem exklusiven ODER-Gatter mit einem ersten und einem zweiten Eingang und mit einem Ausgang, wobei der erste Eingang mit dem Ausgang des Adressenabstandsdekoders verbunden ist,

   wobei der zweite Eingang mit einem Adressenausgang des zweiten Adressengenerators, an dem das höchstwichtige Bit angeschaltet wird, verbunden ist und wobei der Ausgang mit einem der entsprechenden zweiten Eingänge des Multiplexers verbunden ist, wobei der Multiplexer zum Empfang des höchstwichtigen Bit einer Leseadresse bestimmt ist.
9. 9. Einstellspeicheranordnung nach Anspruch 8, dadurch gekennzeichne t, daß Mittel

   s "

   - rr - VPA δί Ρ δ 2 ο 2 de

   zur dauernden Überwachung der Adressenverschiebung weiterhin bestehen aus,

   einer ersten Kipp-Flip -Flop -Schaltung, mit einem gesetzten Eingang und mit einem Ausgang, wobei der gesetzte Eingang mit dem Ausgang des Dekoders, der zur Bestimmung des minimalen AdressenabStandes vorgesehen ist, verbunden ist und wobei der Ausgang der Kipp-Flip Flop -Schaltung.mit dem ersten Eingang des exklusiven ODER-Gatters verbunden ist.
10. 10. Einstellspeicheranordnung nach Anspruch 3, dadurch gekennzeichnet , daß weiterhin eine zusätzliche logische Einheit zur Lösung von Zugriffekonflikten zum genannten Einstellspeicher im Fa;lle gleichzeitiger Anforderung von Schreib- und Lese-Vorgangen Y woDei die zusätzliche logische Einheit einen Takteingang zum Empfang einer Speichertaktfolge, einen Lesesteuereingang und ein Schreibsteuereingang aufweist, wobei jeder dieser Eingänge mit einem entsprechenden Eingang der vorhandenen Steuerausgänge des Adressengenerators verbunden ist, der einaiersten Steuerausgang zur Einleitung eines Speichervorganges und e&ianzweiten Steuerausgang zum ausschließlichen Starten eines Schreibvorganges und ferner mit ein . logisches ι aufweist, das ι

    SpeichernetzwerkVzur Speicherung der Anforderungen für Ablaufvorgänge des Einstellspeichers,die durch Signale eingeleitet werden, welche an einem entsprechenden Lese-/Schreibsteuereingang empfangen werden und zur Synchronisierung ausgelöster Anforderungen mit einemLese-ZSchreibpulsmust«r, das > durch die genannte Speicherpul staktfolge bestimmt wird, dient.
11. 11. Einstellspeicheranordnung nach Anspruch 10, dadurch gekennzeichnet , daß das zu- sätzliche logische Netzwerk besteht aus einer zweiten Kipp-Flip -Flop -Schaltung mit einem Ein-

    ^ 8! P 8 2 02 DE -52- -

    gang, der mit dem Takteingang zum Empfang von Speichertaktpulse verbunden ist und der zwei invers geschaltete Ausgänge zur Zuführung von Schreibzyklussteuersignale bzw. Lesezyklussteuersignale aufweist, einem logischen Speichernetzwerk mit zwei identischen Zweigen, die symmetrisch bezüglich der zweiten Kipp-Flip -Flop -Schaltung angeordnet sind und jeweils enthalten
    ejna^zweiten Inverter mit einem Eingang und einem Ausgang und einem zweiten UND-Gatter mit einem ersten und einem zweiten Eingang und mit einem Ausgang wobei der Eingang des zweiten Inverters und der erste Eingang des zweiten UND-Gatters gemeinsam mit einem der entsprechenden Lese-/Schreibsteuereingänge der zusätzlichen logisehen Einheit verbunden sind und

    mit einer ersten und einer zweiten JK-Flip -Flop -Schaltung, die jeweils einen Takteingang aufweisender mit dem Eingang der für den Empfang der Speichertaktpulse vorgesehen ist, verbunden ist, sowie mit einem zweiten Dateneingang, einem zum Setzen und einem zum Rückstel- len. vorgesehenen Ausgang, wobei die genannten ersten Dateneingänge beider JK-Flip -Flop -Schaltungen gemeinsam mit dem Ausgang des zweiten UND-Gatters verbunden sind und die zweiten Dateneingänge der ersten JK-Flip ■-Flop -Schaltung mit dem Ausgang des zweiten Inverters verbunden ist und ferner der zweite Dateneingang der zweiten JK-Flip- -Flop schaltung mit einem entsprechenden Ausgang der Ausgänge der zweiten Kipp-Flip -Flop Schaltung verbunden ist und ferner der für die Rückstellung vorgesehene Ausgang der ersten JK-Flip -Flop Schaltung mit dem zweiten Eingang des zweiten UND-Gatters verbunden ist"und der Einstelleingang der zweiten JK-Flip -Flop -Schaltung den Signalausgang für einen entsprechenden Schreib- oder Lesepuls bildet um mit dem entsprechenden Ausgangssignal der zweiten Kipp-Flip »-Flop -Schaltung sychronisiert zu werden.

    ·-. VPA 81 P 8 2 0 2 DE
12. 12. Einsteilspeicheranordnung nach Anspruch 11, dadurch gekennzeichnet , daß das zusätzliche,logische Netzwerk ferner besteht aus einem dritten und vierten UND-Gatter welche jeweils in Verbindung stehen mit einem der genannten Zweige und zwei Eingänge und ein Ausgang aufweisen, wobei die ersten Eingänge des dritten und vierten UND-Gatters jeweils mit einem entsprechenden Ausgang der gesetzten Ausgänge der zweiten JK-Flip" -Flop· -Schaltung verbunden sind und die zweiten Eingänge des dritten und vierten UND-Gatters jeweils mit einem entsprechenden Ausgang der Ausgänge der zweiten Kipp-Flip -Flop -Schaltung verbunden sind und
    einem ODER-^atter mit zwei Eingängen und einem Ausgang wobei die Eingänge des ODER-Gatters mit einem der Ausgänge des dritten und vierten UND-Gatters verbunden ist, wobei der Ausgang des ODER-Gatters den ersten Steuerausgang des zusätzlichen logischen Netzwerkes bildet und der Ausgang des dritten bzw. vierten UND-Gatters,welches in Verbindung steht mit dem Zweig der zur Speicherung der Schreibanforderungen vorgesehen ist, den zweiten Steuerausgang des zusätzlichen logischen Netzwerkes bildet.