DE2121660C3 - Verfahren zur Geschwindigkeitstransformation von Informationsflüssen - Google Patents
Verfahren zur Geschwindigkeitstransformation von InformationsflüssenInfo
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Description
a) Der Bitstrom eines jeden Primärsystems wird mit einer von zwei zentral für alle Primärsysteme
aus dem schnelleren Sekundärtakt durch 2 a-fache Unterteilung gewonnenen und wechselweise
auf diese verteilten Speichertaktphasen (ti bzw. fc) in die erste Stufe A des jeweils
zugeordneten höchstens /r+3stufigen Informationsregisters
eingespeichert,
b) in dem gleichen Taktintervall wird mit einer anderen Taktphase (h) des unterteilten Sekundärtaktes
über ein als Abtasteinrichtung wirkendes, ebenfalls it+3stufiges Markierregister
über Torschaltungen (H\ bis Ws) ein früher
eingelesenes Bit des Bitstroms aus einer der folgenden Stufen (CDE) des Informationsregisters
ausgelesen,
c) die den Speichertaktphasen (t-i bzw. fb) vorausgehenden
Prüftaktphasen (t\ bzw. t·) werden in einer Phasenvergleichsschaltung (K 1, K 2)
ständig mit einem um k Bits langsameren Primärtakt (T2) verglichen,
d) vor dem kritischen Bereich der Koinzidenz der Speichertaktphase (ti bzw. k) mit der Flanke
des in NRZ-Form anliegenden Bitstroms wird auf die um 180° phasen verschobene Speichertaktphase
Ci6 bzw. I2) umgeschaltet und
e) gleichzeitig wird das Markierregister gegenüber dem Informationsregister um eine
Speicherstelle verschoben.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß im Falle der Geschwindigkeitserhöhung
(Multiplexer) das Auslesen aus dem Informationsregister (ABCDE), von den folgenden Stufen
(CDE) ausgehend, zu den ersten Stufen (ABC) hin geschieht und die Umschaltung auf die jeweils um
180° phasenverschobene Speichertaktphase (t2 bzw.
f6) sofort erfolgt (F i g. 3 und 5).
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß im Falle der Geschwindigkeitserniedrigung
(Demultiplexer) das Auslesen aus dem Informationsregister (ABCDE), von den ersten
Stufen (ABC) ausgehend, zu den folgenden Stufen (CDE) hin geschieht und die Umschaltung auf die
jeweils um 180° verschobene Speichertaktphase (h
bzw. tb) mit einer Taktphase Verzögerung erfolgt
(F ig. 6,7).
Die Erfindung betrifft ein Verfahren zur Geschwindigkeitstransformation
von Informationsflüssen zum
iü Zwecke der sendeseitigen Vereinigung (Multiplexer)
oder empfangsseitigen Trennung (Demultiplexer) von a auf der Übertragungsstrecke zu einem sekundären
Zeitvielfach höherer Ordnung zusammengefaßten primären Zeitvielfachsystemen, deren jeweilige Bitraten
is auf der Übertragungsstrecke durch systembedingte Zusatz-Informationen um k Bits erhöht werden müssen.
In Multiplexeinrichtungen werden die Digitalsignale
einzelner PCM-Primärsysteme zu einem Digitalstrom höherer Geschwindigkeit zusammengefaßt.
2« Die Taktfrequenzen der PCM-Primärsysteme unterscheiden sich um einen Toleranzbetrag von z. B. ± 10"4,
sie sind plesiochron, so daß sich die PCM-Systeme gegenseitig überholen bzw. dem unterteilten Sekundärtakt
vor- oder nacheilen können. Entsprechend wird im
2) Multiplexstrom ein Bit gestopft oder ausgeblendet
(negativ stopfen), was in einem Stellbefehl als Zusatzinformation innerhalb des Überrahinens für jedes
PCM-System für die Empfangsseite signalisiert wird. Dort wird das ursprüngliche Bit zugeführt oder das
Jd Zusatz-Bit ausgeblendet und der Takt für dieses
PCM-Primärsystem nachgestellt.
Die Bitrate des Sekundärsystems fmaxo setzt sich aus
den Bitraten der einzelnen zusammengefaßten ( = a) PCM-Primärsysteme fi.„ sowie den Zusatzinformationen
r> fs und den Bitraten für die Synchronisierinformationen
/m ( = M) des Überrahmens und der der Kurzrahmen //.
( = /9zusammen.
fu,+(a ■ /j+/M+/f^Sekundärbitrate
Zusatzinformation
Zusatzinformation
Beim Ineinanderschachteln von z.B. a=4 PCM-Primärsystemen
mit /);„= 2,048 Mbit/s ergibt sich durch die
Zusatzinformationen eine Multiplexrate von 8,448 Mbit/s, d. h., für 64 Bits der PCM-Primärsysteme
4) werden zusätzlich jeweils 2 Bit für Zusatzinformationen
aufgewendet. Damit erhöht sich die Taktgeschwindigkeit des unterteilten Sekundärtaktes auf der Übertragungsstrecke
im Verhältnis 66 :64 zu der des Primärsystems.
V) Das erfindungsgemäße Verfahren hat demnach die
Aufgabe, die Geschwindigkeit eines Informationsflusses entweder sendeseitig um einen vergleichsweise kleinen
Betrag (im vorstehend gebrachten Beispiel 3%) zu erhöhen oder empfangsseitig wieder um diesen Betrag
v> zu erniedrigen.
Zu Lösung einer ähnlichen Aufgabe sind Verfahren mit 2 Pufferspeichern vorgeschlagen worden, wobei der
erste Speicher mit der geringeren Geschwindigkeit gefüllt, auf den zweiten Speicher umgeschaltet, dieser
ebenfalls gefüllt und gleichzeitig der erste mit höherer Geschwindigkeit unter Hinzufügen der Zusatzinformation
ausgelesen wird. Im vorstehenden Beispiel müßten beim Beschreiten dieses Lösungsweges mindestens
2 χ 64 Speicherplätze sowie Speicher für die Zusatzin-
h5 formationen bis zu deren Abruf aufgewendet werden,
wenn wie im Beispiel die Zusatzinformation zu jeweils 8 Bit gebündelt übertragen wird (deutsches Patent
20 06 504).
Es sind Weiterentwicklungen dieses Prinzips zur Lösung der oben angeführten Aufgabe der Geschwindigkeitstransformation
auch als »elastische Speicher« bezeichnete Schaltungsanordnungen bekanntgeworden,
die mit Festspeichern als Eingangsspeicher arbeiten, Diese Festspeicher werden mit dem langsameren Takt
des Grundsystems über einen Schreib-Ringzähler eingelesen und über einen zweiten Lese-Ringzähler mit
dem schnelleren unterteilten Multiplextakt verzögert ausgelesen.
Die eine dieser Anordnungen ist nur für einen
plesiochronen Multiplexer bzw. Demultiplexer mit positivem Stopfverfahren geeignet, ist also in ihrem
Anwendungsgebiet eingeschränkt (ECOM-Report 02544-F, »Speed Buffering and Digital Combining
Techniques«, Februar 1968).
Die andere Anordnung ist nur für einen synchronen Multiplexer bzw. Demultiplexer konzipiert, also in
ihrem Anwendungsgebiet ebenfalls eingeschränkt. Sie erlaubt zwar sowohl das Einblenden als auch das
Ausblenden von Impulsen, erfordert dazu aber einen verhältnismäßig hohen Aufwand (deutsche Offenlegungsschriftl9
49 322).
Andererseits ist (DE-AS 12 90 598) eine Anordnung zur Übertragung zusätzlicher Signale über ein elektrisches
Nachrichtenübertragungssystem mittels Zeitraffung bekannt, bei dem erste Signale sendeseitig unter
Zuhilfenahme einer Verzögerungseinrichtung gegenläufig zu ihrer Flußrichtung periodisch derart abgetastet
werden, daß zwischen den aufeinanderfolgenden Abtastabläufen signalfreie Zeiträume entstehen, in df.nen
weitere, zusätzliche Signale übertragen werden. Diese bekannte Anordnung läßt sich auch zur Geschwindigkeitstransformation
digitaler Informationsflüsse verwenden.
Da bei dieser bekannten Anordnung mit jedem Abtasttakt eine andere Anzapfung der Verzögerungseinrichtung
bzw. eine andere Stufe eines an ihre Stelle tretenden Schieberegisters entgegen der Einspeicherrichtung
ausgelesen wird, steht neben dem Einspeicher- und Auslesetakt auch die Zahl der Schieberegisterstufen
in ganzzahligem Verhältnis zum Verhältnis der gewünschten Geschwindigkeitstransforrnation; z. B. sind
bei einer Geschwindigkeitstransformation von 0,576 Mbit/s auf 0,64 Mbit/s — also einem ganzzahligem
Transformationsverhältnis von 9:10 — 9 Schieberegisterstufen notwendig.
Für ein Transformationsverhältnis von beispielsweise 15:16 benötigt somit die bekannte Anordnung dagegen
schon 15 Schieberegisterstufen, und gar 32 Schieberegisterstufen, wenn ein Transformationsverhältnis von z. B.
64 :66 ( = 32 :33) wie bei der vorliegenden Erfindung erreichbar sein soll, die beim Multiplexen bzw.
Demultipiexen eine Geschwindigkeitstransformation gerade um einen vergleichsweise geringen Betrag mit
geringstem Aufwand erzielen soll.
Bei einem Verfahren nach dem Gattungsbegriff des Patentanspruchs 1 wird die Aufgabe der Geschwindigkeitstransformation
durch die gemeinsame Anwendung der im Kennzeichen des Patentanspruchs 1 zusammengefaßten
Merkmale gelöst.
Beim erfindungsgemäßen Verfahren wird die Information jedes Primärsystems in einem Schieberegister
für einige Taktphasen gespeichert, um mit der höheren Frequenz des unterteilten Sekundärtaktes ausgelesen
werden zu können. Mit vorstehenden Bedingungen genügt dabei für jedes PCM-System ein fünfstufiges
Informationsregister, dessen auszulesende Speicherstel
τ,
len durch ein gleich großes zugehöriges Markierregister
angezeigt werden. Damit ergibt sich eine ins Auge lallende Verringerung des Aufwandes.
Für das erfindungsgemäße System ergeben sich zwei nach der Aufgabenstellung unterschiedliche Ausführungsformen.
Im Falle der sendeseitigen Geschwindigkeitserhöhung (Multiplexer) erfolgt das Auslesen aus dem
Informationsregister, von den folgenden Stufen ausgehend, zu den ersten Stufen hin. Die Umschaltung auf die
jeweils um 180° verschobene Speichertaktphace geschieht
sofort.
Im Fall der empfangsseitigen Geschwindigkeitserniedrigung (Demultiplexer) erfolgt das Auslesen aus dem
Informationsregister, von den ersten Stufen ausgehend, zu den folgenden Stufen hin. Die Umschaltung auf die
jeweils um 180° verschobene Speichertaktphase geschieht mit einer Taktphase Verzögerung.
Im folgenden wird an Hand von sieben Figuren das
erfindungsgemäße Verfahren näher erläutert.
Fig. 1 soli die Aufgabe des erfindungsgemaßen
Verfahrens verdeutlichen;
F i g. 2 zeigt die Taktgewinnung aus dem Sekundärtakt
durch a-fache Teilung;
Fig.3 zeigt die Durchführung des erfindungsgemaßen
Verfahrens beim Multiplexer;
Fig. 4 das Impulsdiagramm für die NRZ-Information
und den Takt des zweiten Primärsystems;
Fig.5 zeigt das Speichern der PCM-NRZ-lnformation
sowie das Auslesen aus dem Informationsregister;
F i g. 6 zeigt die Anwendung des erfindungsgemäßen Verfahrens auf die Empfangsseite, also den Demultiplexer;
F i g. 7 die zugehörige Schaltungsanordnung.
Bei einer bitweisen Multiplexbildung wird nach F i g. 1 in zyklischer Folge aus jedem PCM-System jedes
gerade anstehende Bit zum Multiplexblock aneinandergefügt. Die gegenseitige Stellung der PCM-Pulsrahmen
bleibt dabei unberücksichtigt.
Der dazu notwendige Takt wird nach F i g. 2 aus dem Sekundärtakt durch Teilung gewonnen und ist als
unterteilter Sekundärtakt bezeichnet.
Sind z. B. 4 PCM-Systeme zusammenzufassen, so wird zum Auslesen des ersten Systems der unterteilte
Sekundärtakt fi verwendet, also der 1., 5., 9., 13. usw. Puls
des Sekundärtaktes wirksam. Das zweits PCM-System wird in den unterteilten Sekundärtak*. /3 umgesetzt,
wobei der 2., 6., 10. Puls des Sekundärtaktes verwendet wird usw. Die diesen Takten entsprechenden Informationsbits
werden ineinander verschachtelt (F i g. 1 unter der Mitte) und bilden den Multiplexbitstrom.
Alle Operationen, auch »speichern« der PCM-NRZ-Information,
erfolgen nach Fig.2 mit dem 1 :4 unterteilten Sekundärtakt, dessen acht Phasenlagen fi
bis /β für die vier PCM-Primärsysteme in der Aufteilung
nach F i g. 4 verwendet werden. Zwei um 180° versetzte
Speichertakte i2 und f6 werden nach F i g. 3 z. B. für
Primärsystem 2 wahlweise benutzt, wenn der Phasenvergleich (in den Toren K] oder K2) zwischen dem
ständig in gleicher Richtung durchlaufenden Primäroder unterteilten Sekundärtakt ergibt, daß ein kritischer
Bereich erreicht wird.
Das Informationsregister der Fig. 3 hat fünf SpHcherstellen: ABCDE, zwei ergeben sich aus der
Differenz zwischen PCM-Takt ( = 64) und unterteiltem Sekundärtakt ( = 66) während eines halben Kurzrahmens.
Zwei weitere Speicherstellen werden bei Frequenzabweichungen für das positive oder negative
Stopfbit bis zu dessen Abruf verwendet, und eine Speicherzelle dient der Nullstellung. Das Markierregister
der Fig.3 beinhaltet ein »L« in der Markierstufe
(Startstellung ist Stufe D), während die anderen Stufen auf Log »0« stehen.
Fig.4 zeigt das Impulsdiagramm für die NRZ-Information
und de1 Takt des zweiten PCM-Primärsystems,
der in Pfeilrichtung gegen den unterteilten Sekundärtakt durchläuft. Die im gleichen Taktintervall verlaufenden
Schritte des Verfahrens werden nun an Hand der F i g. 3 und 4 beschrieben.
!.Einspeichern
Die NRZ-Information wird mit dem Takt »speichern«
in das Informationsregister übernommen. Damit dies nicht während eines Phasenwechsels geschieht, wird
zuvor bei Koinzidenz des Prüftaktes mit dem Primärtakt auf einen 180° späteren Speichertakt umgeschaltet.
Der Takt des Primärsystems 2 befindet sich in der gezeichneten Stellung zum unterteilten Sekundärtakt:
Einige Taktintervalle zuvor ist der linke Teil des Pulses »prüfen 2«=/5 mit dem Takt des Primärsystems 2 im
Tor K1 zur Koinzidenz gekommen und hat den Speicher FF angesteuert, der das Tor 51 für den Takt
»speichern 1« vorbereitet hat. Daher schiebt »speichern 1« = /2 die NRZ-Information des Primärsystems 2 in
Speicherzelle A des Informationsregisters. In den nächsten Taktintervallen bleibt FF in seiner Stellung,
unabhängig von dem Signal aus K 1, bis der Takt des Primärsystems 2 in F i g. 4 weiter nach rechts gewandert
ist und mit »prüfen 1« = il in K2 zur Koinzidenz
kommt. FFschaltet um, und »speichern 2« = 16 füllt die
Speicherzelle A, bis »prüfen 2« auf »speichern 1« umschaltet.
2. Auslesen
Das eingeschriebene Informationsbit wird im Informationsregister von A in Richtung E geschoben und um
einige Takte verzögert aus der Speicherzelle ausgelesen, die vom Markierregister bezeichnet ist. Die
Startstellung des Markierregisters in F i g. 3 bei Beginn des halben Kurzrahmens nach S2 ist die Speicherzelle D,
die im Informationsregister bei jedem Takt abgefragt wird, bis die Information des Primärsystems vom
nächstfolgenden Taktintervall überholt wird.
Dann muß im Informationsregister aus der vorherigen Speicherzelle C ausgelesen werden. Als Kriterium
dient dafür das Umschalten von »speichern 1« auf »speichern 2«, indem aus der Schaltflanke von FF ein
Puls zum Zurückschieben des Markierregisters gewonnen wird. Zweimal wird während eines halben
Kurzrahmens das Markierbit im Markierregister zurückgeschoben und erreicht normalerweise Speicherzelle
B.
Beim 64. Taktintervall (Fig. 1) wird das letzte Informationsbit dieses halben Kurzrahmens ausgelesen.
Dann wird der Auslesetakt während der Taktintervalle
65 und 66 unterbrochen und dafür Zusatzinformation (F, M, Si bis S4) in den Überrahmen eingefügt. Das
Informationsregister wird auch in diesen zwei Taktintervallen kontinuierlich gefüllt und der Inhalt von
Speicherzelle B nach D verschoben. Auch das Markierregister wird auf D eingestellt, und ein neuer
halber Kurzrahmen beginnt mit Taktintervall 1.
Bei Frequenzabweichungen vom Primärtakt zum unterteilten Sekundärtakt müssen Informationsbits
gestopft oder ausgeblendet werden (± Stopfbit), die bis zu ihrem Abruf (in S) in der Speicherstelle A oder E des
Informationsregisters gespeichert werden. Im Markierregister ist die Startstellung entsprechend um eine
Speicherstelle nach links oder rechts verschoben. Die Stellung des Markierregisters wird im 64. Taktintervall
■> abgefragt und ergibt zusammen mit dem Wert des
entnommenen Bits die vier Zusatzinformationen: einblenden, ausblenden »Eins«, ausblenden »Null« und
Synchronismus. In F i g. 3 ist dies gestrichelt angedeutet. Die codierte Zusatzinformation wird gespeichert und
κι zum vorgesehenen Zeitpunkt (Si bis Sa) gebündelt zu 8
Bits im Überrahmen eingefügt. Währenddessen wird das Markierschieberregister in seine Normallage
gebracht und die Verarbeitung der halben Kurzrahmen fortgesetzt.
Ii Fig. 5 zeigt das Speichern der PCM-NRZ-Information
sowie das Auslesen aus einem Informationsregister des Multiplexers während eines halben Kurzrahmens.
Wegen besserer Übersichtlichkeit sind die Geschwindigkeiten des Primärtaktes zum unterteilten Sekundärtakt
im Verhältnis 14:16 dargestellt, während das tatsächliche Verhältnis 64 : 66 beträgt.
Die Prüf- und Speichertakte in Zeile 1 bis 4 sowie der Auslesetakt in Zeile 5 werden aus dem unterteilten
Sekundärtakt gewonnen. Darunter ist in Zeile 6 und 7 mit niederer Folgegeschwindigkeit der Primärtakt und
die einzulesende Information Bit 1 bis Bit 14 aufgetragen. In den letzten vier Zeilen sind die
Speicherzellen A bis D mit den durchlaufenden Informationsbits 1 bis 14 und der Auslesezeitpunkt als
in Punkt in der entsprechenden Speicherzelle aufgezeichnet.
Der Primärtakt erzeugt mit »prüfen 1« oder »prüfen 2« den in Zeile 8 und 9 dargestellten Koinzidenzimpuls,
welcher einerseis die Speichertakte 1 und 2 umschaltet
i". und dabei die 1 '/2fache Speicherzeit für alle Speicherzellen
A bis D einfügt und andererseits mit jedem zweiten Koinzidenzimpuls, nämlich mit pi & T2 von Zeile 8
über den in Fig. 3 gezeigten Flip-Flop FF und den nachgeschalteten Differenzierer das Markierregister
i" um eine Speicherstelle nach links zurückschiebt. In
beiden Speicherzellen wird in der verlängerten Speicherzeit ausgelesen, und zwar die Information 4 aus
Speicherzelle D und Information 5 aus Zelle C. Einige Takte später wiederholt sich dieser Vorgang für
ι ■ Speicherzelle Cund Sund Information 12 und 13.
Zum Auslesen wird eine Taktfolge von 14 Pulsen und
zwei Taktlücken für die Zusatzinformation verwendet, die mit Bit 15 und 16 direkt in den Überrahmen
eingefügt wird (Fi g. 3 rechts gestrichelt), während das
■>" Markierregister von der Speicherstelle B auf D
vorgeschaltet wird.
Um die Geschwindigkeit eines Digitalstroms zu erniedrigen, wird das vorstehend beschriebene Prinzip
abgewandelt im Demultiplexer angewendet. Nach
">"> Fig.6 werden ebenfalls zwei um 180° versetzte
Taktfolgen zum Speichern mit zugehörigen Prüftakten verwendet, die mit dem langsameren Auslesetakt, dem
aus der Zusatzinformation rückgewonnenen PCM-Takt. zur Koinzidenz kommen und einerseits den Speicher-
f" takt umschalten, andererseits das Markierregister bei
jedem zweiten Umschalten auf die nächste auszulesende Speicherstelle einstellen.
In der achten Zeile ist die am Informationsregister anstehende Information mit Bit 1 bis Bit 14 (14 Bits
■y- wegen besserer Übersicht anstatt 64 Bits) und die
Zusatzinformation mit Bit 15 und 16 aufgetragen. Sie wird mit den aus dem Multiplexbitstrom gewonnenen
Taktfolgen der Zeiie 2 und 4 in die Speicherzelle A des
Informationsregisters übernommen und durchläuft die Speicherzellen B, C und D, aus denen die Information
mit der langsameren Pulsfolge des PCM-Taktes der Zeile 5 ausgelesen wird.
Der eine Koinzidenzimpuls aus »prüfen 1« und »auslesen« in Zeile 6 betätigt nach F i g. 7 den Flip-Flop
FF2, der von »speichern 1« auf »speichern 2« umschaltet und bei Übernahme der Information 2 bzw.
10 die eineinhalbfache Speicherzeit für alle Speicherzellen A bis Danwendet. Der andere Koinzidenzimpuls in
Zeile 7 wird einerseits im Flip-Flop FFl gespeichert
und schaltet nach dem nächsten Koinzidenz-Puls »speichern 2« auf »speichern 1« um, wobei die
Speicherzeit für alle Speicherzellen einmalig auf die Hälfte verkürzt wird, andererseits wird das Markierregister
von diesem Koinzidenzimpuls auf die nächste Speicherzelle vorgeschoben und dort ausgelesen.
Durch eine nicht näher beschriebene Steuerung wird das Markierregister, nachdem das 14. Informationsbit
ausgelesen ist, von der Speicherzelle D in die Ausgangsstellung auf die Speicherzelle B zurückgeschaltet
und der nächste halbe Kurzrahmen übertragen.
Hierzu 5 Blatt Zeichnungen
Claims (1)
1. Verfahren zur Geschwindigkeitstransformation von Informationsflüssen zum Zwecke der sendeseitigerc
Vereinigung (Multiplexer) oder empfangsseitigen Trennung (Demultiplexer) von a auf der
Übertragungsstrecke zu einem sekundären Zeitvielfaclh
höherer Ordnung zusammengefaßten primären Zeitvielfachsystemen, deren jeweilige Bitraten auf
der Übertragungsstrecke durch systembedingte Zusatz-Informationen um Jt Bit erhöht werden
müssen, bei dem
der zu transfoi mierende Informationsfluß seriell in
ein Schieberegister eingespeichert wird,
die eingespeicherte Information mittels einer Abtasteinrichtung sendeseitig in Gegenrichtung zur Einspeicherung, empfangsseitig in Richtung der Einspeicherung ausgelesen und nach einem Durchlauf die Abtasteinrichtung zurückgesetzt wird sowie in die bei der Transformation entstandene Lücke eine Zusatzinformation eingefügt wird, gekennzeichnet durch die gemeinsame Anwendung folgender Merkmale:
die eingespeicherte Information mittels einer Abtasteinrichtung sendeseitig in Gegenrichtung zur Einspeicherung, empfangsseitig in Richtung der Einspeicherung ausgelesen und nach einem Durchlauf die Abtasteinrichtung zurückgesetzt wird sowie in die bei der Transformation entstandene Lücke eine Zusatzinformation eingefügt wird, gekennzeichnet durch die gemeinsame Anwendung folgender Merkmale:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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DE19712121660 DE2121660C3 (de) | 1971-05-03 | 1971-05-03 | Verfahren zur Geschwindigkeitstransformation von Informationsflüssen |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19712121660 DE2121660C3 (de) | 1971-05-03 | 1971-05-03 | Verfahren zur Geschwindigkeitstransformation von Informationsflüssen |
Publications (3)
Publication Number | Publication Date |
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DE2121660A1 DE2121660A1 (de) | 1972-11-16 |
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DE2121660C3 true DE2121660C3 (de) | 1981-11-05 |
Family
ID=5806650
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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DE19712121660 Expired DE2121660C3 (de) | 1971-05-03 | 1971-05-03 | Verfahren zur Geschwindigkeitstransformation von Informationsflüssen |
Country Status (1)
Country | Link |
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1971
- 1971-05-03 DE DE19712121660 patent/DE2121660C3/de not_active Expired
Also Published As
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