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Verfahren zur Geschwindigkeitstransformation von Informationsflüssen
Die Erfindung betrifft ein Verfahren zur Geschwindigkeitstransformation von Informationsflüssen,
inebesondere zum Zwecke der sendeseitigen Vereinigung (Multiplexer) oder empfangsseitigen
Trennung (Demultiplexer) von a auf der Übertragungsstrecke zu einem sekundären Zeitvielfach
höherer Ordnung zusammengefaßten primären Zeitvielfachsystemen, deren Jeweilige
Bitraten auf der Übertragungsstrecke durch systembedingte Zusatz-Informationen um
k-bit erhöht werden müssen.
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In Multiplexeinrichtungen werden die Digitalsignale einzelner PCM-Primärsysteme
zu einem Digitalstrom höherer Geschwindigkeit zußammengefaßt.
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Die Taktfrequenzen der PCM-Primärsysteme unterscheiden sich um einen
Toleranzbetrag von z.B. + 10-4, sie sind plesiochron, eo daß sich die PCM-Systeme
gegenseitig überholen, bzw. dem unterteilten Sekundärtakt vor- oder nachteilen können.
Entsprechend wird im Multiplexbitstrom ein Bit gestopft oder auageblendet (negativ
stopfen), was in einem Stellbefehl als Zusatzinformation innerhalb des Oberrahmens
für Jedes PCM-System für die Empfangsseite signslisiert wird. Dort wird das ursprüngliche
Bit zugefbihrt oder das Zusatz Bit ausgeblendet und der Takt für dieses PCM-Primärsystem
nachgestellt.
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Die Bitrate des Sekundärsysteme fmux, o setzt sich aus den Bitraten
der einzelnen zusammengefaßten (= a) PaM-Primärsysteme i,0 sowie den Zusatzinformationen
für positiv oder negativ stopfen fs und den Bitraten für die Synchronisierinformationen
fM (= M) des Überrahmens und der der Kurzrahmen fp (= F) zusammen.
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fmux, o = a . fi,o + (a . fs + fM +fF) Sekundärbitrate Zusatzinformation
Beim Ineinanderschachteln von'z.B. a = 4 PCM-Primärsystemen mit fi = 2,048 Mbit/s
ergibt sich durch die Zusatzinformationen eine Multiplexbitrate von 8,448 Mbit/s,
d.h. für 64 Bit der PCM-Primärsysteme werden zusätzlich jeweils 2 Bit fur Zusatzinformationen
aufgewendet. Damit erhöht sich die Taktgeschwindigkeit des unterteilten Sekundärtaktes
auf der Übertragungsstrecke im Verhältnis 66 zu 64 zu der des Primärsystems.
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Das erfindungsgemäße Verfahren hat demnach die Aufgabe, die Geschwindigkeit
eines Informationsflusses entweder sendeseitig um einen vergleichsweise kleinen
Betrag (im vorstehend gebrachten Beispiel 3f) zu erhöhen oder empfangsseitig wieder
um diesen Betrag zu erniedrigen.
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Zur Lösung einer ähnlichen Aufgnbe sind Verfahren mit 2 Pufferspeichern
vorgeschlagen worden, wobei der erste Speicher mit der geringeren Geschwindigkeit
gefüllt, auf den zweiten Speicher umgeschaltet, dieser ebenfalls gefüllt und gleichzeitig
der erste mit höherer Geschwindigkeit unter Hinzufügen der Zusatzinformation ausgelesen
wird. Im vorstehenden Beispiel
müssen beim Beschreiten dieses Tösungsweges
mindestens 2 x 64 Speicherplätze sowie Speicher fr die Zusatzinformationen bis zu
deren Abruf aufgewendet werden, wenn wie im Beispiel, die Zusatzinformation zu Jeweils
8 bit gebündelt übertragen wird.
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(Deutsche Patentanmeldung P 2 006 504) Das erfindungsgemäße Verfahren
zu Geschwindigkeitstransformation von Informationsfltlssen verringert diesen Aufwand
erheblich.
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Die Aufgabe der Geschwindigkeitstransformation von Informationsflüssen,
insbesondere zum Zwecke der sendeseitigen Vereinigung (Multiplexer) oder empfangsseitigen
Trennung (Demultiplexer) von a auf der Ubertragungestrecke zu einem sekundären Zeitvielfach
höherer Ordnung zusammengefaßten primären Zeitvielfachsystemen, deren jeweilige
Bitraten auf der Übertragungsstrecke durch systembedingte Zusstz-Informationeh um
k-bit erhöht werden müssen, wird gemäß der Erfindung dadurch gelöst, daß der Bitstrom
jedes Primärsystems mit einer Speichertaktphase in die erste Stufe je eines höchstens
k + 3-stufigen Informationsregisters eingespeichert und im gleichen Taktintervall
mit Hilfe eines gleich großen Markierregisters über Torschaltungen ein früher eingelesenes
bit des Bitstroms aus einer der folgenden Stufen des Informationsregisters mit einer
anderen Taktphase ausgelesen wird. Dabei werden die 2a Taktphasen jedes Takt intervalls
zentral aus dem Sekundärtakt für alle a-Erimärsysteme durch a-fache Unterteilung
gewonnen und wechselweise auf diese verteilt. Die den Speichertaktphasen vorausgehenden
Prüftaktphasen werden in einer
Phasenyergleichsschaltung ständig
mit dem um k-bit langsameren Primärtakt T2 verglichen und vor dem kritischen Bereich
der Koinzidenz -der Speichertaktphase mit der Planke des in NRZ-Form anliegenden
Bit8trom8 auf die um 1800 phasenverschobene Speichertaktphase umgeachaltet. Gleichzeitig
wird das Markierregister gegenübef dem Informationsregister um eine Speicherstelle
verschoben.
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Beim erfindungsgemäßen Verfahren wird also die Information edes Primärsysteme
in einem Schieberegister für einige Taktphasen gespeichert, um mit der höheren Frequenz
des unterteilten Sekundärtaktes ausgelesen werden. können. Mit vorstehenden Bedingungen
genügt dabei für Jedes ECM-System ein fünfstufiges Informationsregister, deasen
auszulesende Speicherstellen durch ein gleich großes zugehöriges Markierregister
angezeigt werden. Damit ergibt siche eine ins Aute fallende Verringerung des Aufwandes.
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Für das erfindungsgemäße Verfahren ergeben sich zwei nach der Aufgabenstellung
unterschiedliche Ausführungsformen.
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Im Falle der sendeseitigen Geschwindigkeitserhöhung (Multiplexer)
erfolt das Auslesen aus dem Informationsregister von den folgenden Stufen ausgehend
zu den ersten Stufen hin. Die Umschaltung auf die Jeweils um 1800 verschobene Speichertaktphase
geschieht sofort.
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Im Falle der empfangsseitigen Geschwindigkeitserniedrigung (Demultiplexer)
erfolgt das Auslesen aus dem Informationsregitter von den ersten Stufen ausgehend
zu den folgenden Stufen hin. Die Umschaltung auf die jeweils um 1800 verschobene
Speichertaktphase geschieht mit einer TaktphaseV-erzögerung.
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Im folgenden wird anhand von sieben Figuren das erfindungsgemäße Verfahren
näher erläutert.
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Die Figur 1 soll die Aufgabe des erfindungsgemäßen Verfahrens verdeutlichen,
die Figur 2 zeigt die Taktgewinnung aus dem Bekundärtakt durch a-fache Teilung,
die Figur 3 zeigt die Durchführung des erfindungsgemäßen Verfahrens beim Multiplexer,
die Figur 4 das Impulsdiagramm für die NRZ-Information und den Takt des zweiten
Primärsystems, die Figur 5 zeigt das Speichern der PCM-NRZ-Information, sowie das
Auslesen aus dem Informationsregister, die Figur 6 zeigt die Anwendung des erfindungsgemäßen
Verfahrens auf die Empfangsseite, also den Demultiplexer, die Figur 7 die zugehörige
chaltungsanordnung.
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Bei einer bitweisen Multiplexbildung wird nach Fig. 1 in zyklischer
Folge aus jedem PCM-System jedes gerade anstehende Bit zum Multiplexblock aneinandergefügt.
Die gegenseitige Stellung der PCM-Pulsrahmen bleibt dabei unberücksichtigt.
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Der dazu notwendige Takt wird nach Fig. 2 aus dem Sekundärtakt durch
Teilung gewonnen und ist als unterteilter Sekundärtakt bezeichnet.
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dind z.B. 4 PCM-Systeme zusammenzufassen, so wird zum Auslesen des
ersten Systems der unterteilte Sekundärtakt t1 verwendet, also der 1.5.9.13. uaw.
uls des dekundärtaites wirksam. Das
zweite PCM-System wird in den
unterteilten Sekundärtakt t3 umgesetzt, wobei der 2.6.10. Puls des Sekundärtaktes
verwendet wird usw. Die diesen Takten entsprechenden Informationsbit werden ineinander
verschachtelt (Fig. 1 unter der Mitte) und bilden den Multiplexbitstrom.
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AlleOperationen, auch 'speichern" der PCM-NRZ-Information, erfolgen
nach Fig. 2 mit dem 1 : 4 unterteilten Sekundärtakt, dessen acht-Phasenlagen t1
bis t8 für die vier POM-Primärsysteme in der Aufteilung nach Fig. 4 verwendet werden.
Zwei um 180° versetzte Speichertakte t2 und t6 werden nach Fig. 3 z.B.
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für Primärsystem 2 wahlweise benutzt, wenn der Phasenvergleich (in
den Toren K1 -oder K2) zwischen dem ständig in gleicher Richtung durchlaufendem
Primär- und unterteiltem Sekundärtakt ergibt, daß ein kritischer Bereich erreicht
wird.
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Das Informationsregister der Fig. 3 hat -fünf Speicherstellen: ABCDE,
zwei ergeben sich aus der Differenz zwischen PCM-Takt (= 64) und unterteiltem Sekundärtakt
(= 66) während eines halben Kurzrahmens. Zwei weitere Speicherstellen werden bei
Frequenzabweichungen für das positive oder negative Stopfbit bis zu deasen Abruf
verwendet und eine Speicherzelle dient der Nullstellung. Das Markierregister der
Fig. 3 beinhaltet ein "L" in der Markierstufe (Startstellung ist Stufe D), während
die anderen Stufen auf Log "O" stehen0 Fig. 4 zeigt das Impulsdiagramm für die NRZ-Information
und den Takt des zweiten PCM-Primärsystems, der in Pfeilrchtung gegen den unterteilten
Sekundärtakt durchläuft. Die im gleichen Taktintervall verlaufenden Schritte des
Verfahrens werden nun anhand der Fig. 3 und 4 beschrieben.
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1. Einspeichern Die NRZ-Information wird mit dem Takt "speichern"
in das Informationsregister übernommen. Damit dies nicht während eines Phasenwechsels
geschieht, wird zuvor bei Koinzidenz des Prüftaktes mit dem Primärtakt auf einen
1800 späteren Speichertakt umgeschaltet: Der Takt des Primärsystems 2 befindet sich
in der gezeichneten Stellung zum unterteilten Sekundärtakt: einige Taktintervalle
zuvor ist der linke Teii des Pulses §'prüfen 2" = t 5 mit dem Takt des Primärsystems
2 im Tor K 1 zur Koinzidenz gekommen und hat den Speicher FF angesteuert, der das
Tor 5 1 für den Takt speichern 1" vorbereitet hat.
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Daher schiebt speichern 1" = t 2 die NRZ-Information des Primärsystems
2 in Speicherzelle A des Informationsregisters. In den nächsten Taktintervallen
bleibt PF in seiner Stellung, unabhängig von dem Signal aus K 1, bis der Takt des
Primärsystems 2 in Fig. 4 weiter nach rechts gewandert ist und mit "prüfen 1" =
t 1 in K 2 zur Koinzidenz kommt.
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FF schaltet um und speichern 2" = t 6 füllt die Speicherzelle A,
bis prüfen 2" auf speichern 1" umschaltet.
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2. Auslesen Das eingeschriebene Informationsbit wird im Informationsregiater
von A in Richtung E geschoben und um einige Takte verzögert aus der Speicherzelle
ausgelesen, die vom Markierregister bezeichnet ist. Die Startstellung des Markierregisters
in Fig. 3 bei Beginn des halben Kurzrahmens nach S2 ist die Speicherzelle D, die
im Informationsregister bei jedem Takt abgefragt wird, bis die Information des Primärsystems
vom nächstfolgenden Taktintervall überholt wird.
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Dann muß im Informationsregister aus der vorherigen Speicherzelle
0 ausgelesen werden. Als Kriterium dient dafür das Umschalten von speichern 1" auf
speichern 2", indem aus der Schaltflanke von FF ein Puls zum Zurückschieben des
Markierregisters gewonnen wird. Zweimal wird während eines halben Kurzrahmens das
Markierbit im Markierregister zurückgeschoben und erreicht normalerweise Speicherzelle
3.
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Beim 64. Taktintervall (Fig. 1) wird das letzte Informationsbit dieses
halben Kurzrahmens ausgelesen. Dann wird der Auslesetakt während der Taktintervalle
65 und 66 unterbrochen und dafür Zusatzinformation (F, M, S1 bis S4) in den Uberrahmen
eingefügt. Das Informationeregister wird auch in diesen zwei Takt intervallen kontinuierlich
gefüllt und der Inhalt von Speinherzelle B nach D verschoben. Auch das Markierregister
wird auf D eingestellt und einiwuer halber Kurzrahmen beginnt mit Taktintervall
1.
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Bei Frequenzabweichungen vom Primärtakt zum unterteilten Sekundärtakt
müssen Informationsbit gestopft oder auBgeblendet werden (# Stopfbit), die bis zu
ihrem Abruf (in S) in der Speicherstelle A oder E des Informationsregiuters gespeichert
werden. Im Markierregister ist die Startstellung entsprechend um eine Speicherstelle
nach links oder rechts verschoben. Die Stellung des Markierregisters wird im 64.Taktintervall
abgefragt und ergibt zusammen mit dem Wert des entnommenen Bit die vier Zusatzinformationen:
einblenden, ausblenden "Eins", ausblenden "Null", und Synchronismus. In Fig.3 ist
dies gestrichelt angedeutet.
Die codierte Zusatzinformation wird
gespeichert und zum vorgesehenen Zeitpunkt (Si bis S4) gebündelt zu 8 bit im Überrahmen
eingefügt. Während dessen wird das Markierschieberegister in seine Normallage gebracht
und die Verarbeitung der halben Kurzrahmen fortgesetzt.
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Fig. 5 zeigt das Speichern der PCM-NRZ-Information, sowie das Auslesen
aus einem Informationsregister des Multiplexers während eines halben Kurzrahmens.
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Wegen besserer Übersichtlichkeit sind die Geschwindigkeiten des Primärtaktes
zum unterteilten Sekundärtakt im VerhAltnis 14 zu 16 dargestellt, während das tatsächliche
Verhältnis 64 zu 66 beträgt.
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Die Prüf- und opelchertakte in Zeile 1 bis 4 sowie der Auslesetakt
in Zeile 5 werden aus dem unterteilten Sekundärtakt gewonnen. Darunter ist in Zeile
6 und 7 mit niederer Bolgegeschwindlgkeit der Primärtakt und die einzulesende Information
Bit 1 bis Bit 14 aufgetragen. In den letzten vier Zei len sind die Speicherzellen
A bis D mit den durchlaufende Informationsbit 1 bis 14 und der Auslesezeitpunkt
als Punkt in der entsprechenden Speicherzelle aufgezeichnet.
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er Primärtakt erzeugt mit "prüfen 1 oder prüfen 2" den in Zeile 8
und 9 dargestellten Koinzidenzimpuls, welcher einerseite die Speichertakte 1 und
2 umschaltet und dabei die eineinhalbfache opeicherzeit fur alle Speicherzellen
A bis D einfügt und andererseits mit jedem zweiten Koinzidenzimpuls, nahmlich mit
p 1 gc T von Zeile 8 über den in Fig. 3 gezeigten Flip Flop FF und den nachgeschalteten
Differenzierer das
Markierregister um eine Speicherstelle nach
links zurück-.
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schiebt. In beiden Speicherzellen wird in der verlängerten Speicherzeit
ausgelesen und zwar die Information 4 aus Speicherzelle -D und Information 5 aus
Zelle C. Einige Takte später wiederholt sich dieser Vorgang für Speicherzelle C
und B und Information 12 und 13.
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Zum Auslesen wird eine Taktfolge von 14 Pulsen und zwei Taktlücken
für die- Zusatzinformation verwendet, die mit Bit 15 und 16 direkt in den überrahmen
eingefügt wird (Fig.
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3 rechts gestrichelt), während das Markierregister von der Speicheratelle
B auf D vorgeschaltet wird.
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Um die Geschwindigkeit eines Digitalstroms zu erniedrigen, wird das
vorstehend beschriebene Prinzip abgewandelt im Demultiplexer angewendet. Bach Fig.
6 werden ebenfalls zwei um 1800 versetzte Taktfolgen zum 3peichern mit zugehörigen
Prüftakten verwendet, die mit dem langsameren Auslesetakt, dem aus der Zusatzinformation
rückgewonnenen PCM-Takt' zur Koinzidenz kommen und einerseits den Speichertakt umschalten,
andererseits das Markierregister bei jedem zweiten Umschalten auf die nächste auszulesende
Speicherstelle einstellen.
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In der achtlos Zeile ist die am Informationsregister anstehende Information
mit Bit 1 bis Bit 14 (14 Bit wegen besderer Übersicht, anstatt 64 Bit) und die Zusatzinformation
mit Bit 15 und 16 aufgetragene Sie wird mit den aus dem Multiplexbitstrom gewonnenen
Taktfolgen der Zeile 2 und 4 in die Speicherzelle A des Informationsregisters übernommen
und durchläuft die Speicherzellen B, C und D. aus denen die Information mit der
langsameren Pulsfolge des PCM-Taktes der Zeile 5 ausgelesen wird.
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Der eine Koinzidenzimpuls aus prüfen 1" und auslesen in Zeile 6 betätigt
nach Fig. 7 den Flip Flop FF 2, der von "speichern 1" auf "speichern 2" umschaltet
und bei Übernahme der Information 2 bzw. 1Q die eineinhalbfache Speicherzeit für
alle Speicherzellen A bis D anwendet. Der andere Koinzidenzimpuls in Zeile 7 wird
einerseits im Flip Flop FF 1 gespeichert und schaltet nach dem nächsten Koinzidens-Puls
speichern 2" auf speichern 1" um wobei die Spei cherzeit für alle Speicherzellen
einmalig auf die Hälfte verkürzt wird, andererseits wird das Markierregister von
diesem Koinzidenzimpuls auf die nächste Speicherstelle vorgeschoben und dort ausgelesen.
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Durch eine nicht näher beschriebene Steuerung wird daß Markierregister,
nachdem das 14. Informationsbit ausgelsen ist, von der Speicherzelle D in die Ausgangsstellung
auf die Speicherzelle B zurückgeschaltet und der nächste halbe Kurzrahmen UbertraXen.