DE2428444A1

DE2428444A1 - Einrichtung zur codierung bzw. decodierung von binaerdaten

Info

Publication number: DE2428444A1
Application number: DE19742428444
Authority: DE
Inventors: Duane Edward Mcintosh
Original assignee: Motors Liquidation Co
Current assignee: Motors Liquidation Co
Priority date: 1973-06-20
Filing date: 1974-06-12
Publication date: 1975-01-23
Also published as: FR2234710A1; US3867574A; JPS5037334A; SE7408093L

Description

Einrichtung zur Codierung "bzw. Decodierung von Binärdaten

Die Erfindung "bezieht sich auf die Technik der Datenkompression und betrifft speziell eine Einrichtung zur Codierung und Decodierung von Binärdaten.

Es sind Verfahren zur Phasencodierung bekannt, bei welchen das zu codierende Binärsignal in aufeinanderfolgende Paare von Bits unterteilt wird. Diese Bitpaare oder Doppelbits werden nachfolgend als "Dibits" bezeichnet. Es gibt im ganzen vier verschiedene solcher Dibits, nämlich 00, 11, 01, 10. Die Codierung des Binärsignals erfolgt dadurch, daß die Phase des Trägersignals je nach dem gerade zu codierenden Dibit um einen von vier vorgegebenen Phasenwinkeln verschoben wird. Zur Decodierung des codierten Signals wird die Phase des Trägersignals dann am Beginn jedes Dibits mit derjenigen Phase verglichen, die das Trägersignal am Beginn des vorangegeganenen Dibits hatte. Der Phasenwinkel,

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um den das Trägersignal verschoben ist, wird in der angelsächsischen Fachsprache mit dem "besonderen Ausdruck "epoch angle" bezeichnet.

Eine erfindungsgemäße Einrichtung zur Codierung von Binärdaten enthält folgende Teiles eine Speicheranordnung zur Speicherung der letzten beiden aufeinanderfolgenden Bits der Binärdaten; einen Taktgeber zur Eingabe der Binärdaten in die Speicheranordnung und zur Festlegung der Bit-Periode der codierten Binärdaten; einen Trägersignalgenerator und einen Phasenschieber zur Verschiebung der Phase des Trägersignals um einen ersten oder einen zweiten vorgegebenen Phasenwinkel; einen Vergleicher, der das Signal des Taktgebers und den Zustand der besagten aufeinanderfolgenden Datenbits erfaßt um festzustellen, wann diese aufeinanderfolgenden Datenbits eine erste oder eine zweiten Kombination der vier möglichen 2-Bit-Kombinationen darstellen, wobei das zweite Bit der zweiten Kombination das Komplement des zweiten Bits der ersten Kombination ist; eine Einrichtung, die beim Feststellen der ersten 2-Bit-Kombination den Phasenschieber veranlaßt, das Trägersignal um den ersten vorgegebenen Phasenwinkel zu verschieben, und die beim Feststellen der zweiten 2-Bit-Kombination den Phasenschieber veranlaßt, das Trägersignal um den zweiten vorgegebenen Phasenwinkel zu verschieben; und eine Anordnung, die nach dem Feststellen entweder der ersten oder der zweiten 2-Bit-Kombination den Phasenschieber für die Dauer einer Bit-Periode unwirksam macht. Die Erfindung bedeutet eine wesentliche Verbesserung gegenüber der bekannten Phasencodierung, weil zur Identifizierung der Daten eine geringere Anzahl von Phasenwinkel verschiebungen erforderlich ist₀ Anstatt das Binärsignal in Debits zu unterteilen, wird mit der Erfindung jedes Bit mit dem folgenden Bit verglichen, um zwei der vier möglichen 2-Bit-Kombinationen zu erfassen. Die Auswahl der beiden 2-Bit-Kombinationen i3t auf solche Paare beschränkt, in denen die jeweils zweiten Bits komplementär zueinander sind, d.h.

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auf die Paare 00, 11} 01, 10; 00, 01; 11,10. Bei einer ersten Ausführungsform der Erfindung wird das Trägersignal um einen ersten Phasenwinkel verschoben, wenn zwei aufeinanderfolgende Bits mit dem Binärwert 0 festgestellt werden, und das Trägersignal wird um einen zweiten Phasenwinkel verschoben, wenn zwei aufeinanderfolgende Bits mit dem Binärwert 1 festgestellt werden. Beim Decodieren läßt sich die dazwischen liegende Bitfolge abwechselnder Binärwerte leicht aus dem Zustand des dieser Wechselfolge nachfolgenden Bitpaars ableiten. Zur Bit-Synchronisierung während der Decodierung kann den Paaren aufeinanderfolgender Bits unterschiedlicher Binärwerte d.h.dem Bitpaar 01 oder 10, eine dritte Phasenwinkelverschiebung zugeordnet werden. Bei einer zweiten Ausführungsform der Erfindung wird das Trägersignal um einen ersten Phasenwinkel verschoben, wenn eine 2-Bit-Kombination 11 festgestellt wird, und das Trägersignal wird um einen zweiten Phasenwinkel verschoben, wenn die 2-Bit-Kombination 10 festgestellt wird. Beim Decodieren weiß man automatisch, daß die dazwischen liegende Bitfolge zwangsläufig nur Bits mit dem Binärwert 0 enthält. Zur Bit-Synchronisierung beim Decodieren kann Bitpaaren mit dem Binärwert 0 ein dritter Phasenverschiebungswinkel zugeordnet werden. Da die Anzahl der Phäsenwinkelverschiebungen von vier auf drei reduziert ist, kann der eingangs erwähnte "Epochenwinkel¹¹ (epoch angle) von 45° auf 60° vergrößert werden, wodurch eine genauere Erfassung der Daten beim Vorhandensein von Rauschsignalen ermöglicht wird.

Die Merkmale der Erfindung sind allgemein in den Patentansprüchen gekennzeichnet; Einzelheiten der Erfindung werden nachstehend an Ausführungsbeispielen erläutert.

Die Figuren 1, 2 und 3 sind Logiksehaltbilder eines erfindungsgemäen ternären Phasensprungcodierers;

Figur 4 zeigt den zeitlichen Verlauf von Signalen an verschiedenen Stellen der in den Figuren 1 bis 3

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gezeigten Logikschaltungen;

Figur 5 ist ein Blockschaltbild einer erfindungsgemäßen Decodierungseinrichtung;

Figur 6 zeigt den zeitlichen Verlauf von Signalen an verschiedenen Stellen der in Figur 5 gezeigten Schaltung;

die Figuren 7 und 8 zeigen Abwandlungen der in den Figuren 1 bis 5 veranschaulichten Logik zur Realisierung einer zweiten Ausfuhrungsform der Erfindung;

Figur 9 zeigt in etwas idealisierter Form den Verlauf von Signalen, die beim Betrieb der Ausführungsform nach den Figuren 7 und 8 auftreten.

Es sei zunächst die Figur 1a betrachtet.'Das NRZ-Datensignal, welches phasencodiert werden soll, wird durch ein allgemein mit 10 bezeichnetes Datenregister geschoben, welches mindestens drei Flipflops 1Oa-IOc enthalte Die Eingabe des NRZ-Datensignals in das Register 10 erfolgt mittels eines Bezug-Taktgebers 12, der mit dem ankommenden NRZ-Datensignal synchronisiert ist. Der Taktgeber 12 enthält einen mit doppelter Bitfrequenz schwingenden Oszillator 14 und ein D-Flipflop 16, welches vom Ausgang des Oszillators 14 taktgesteuert wird. Der D-Ausgang und der Q-Ausgang des Flipflops 16 sind miteinander verbunden, sodaß Eingang eine:· Frequenzteilung durch 2 erfährt und am Ausgang eine. Rechteckwelle OLK erscheint, die dem Takteingang eines jeden der Flipflops 10a bis 10c zugeführt wirdo

Der Binärwert bzw» der logische Zustand der an den Q-Ausgängen der Flipflops 10a bis 10c gespeicherten Bits des NRZ-Datensignals wird mit B1, B2 bzw. B3 bezeichnet, während das an den Q-Ausgängen dieser Flipflops gespeicherte Komplement dieser Bits mit bT, B2 und B3 bzeichnet wird_o Nachdem das NRZ-Datensignal in das Register 10 eingegeben ist, werden die Binärwerte der verschiedenen Datenbits mit Hilfe einer

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logischen Schaltungsanordnung verglichen, die in den Figuren 1b, 1c und 1d gezeigt ist. In diesen Figuren sind UND-Glieder 18, 20 und 22 zu erkennen, die mit D0 und INH bezeichnete Eingänge aufweisen. Der Ί)0 Eingang kommt vom Ausgang eines UND-Gliedes 24, dessen Eingänge mit CLK und über einen Inverter 26 mit dem Ausgang des Oszillators 14 verbunden sind. Die ansteigende Flanke des DjZf-Impulszuges erscheint jedesmal', nachdem ein Bit des NRZ-Datensignals mit Hilfe des Signals GLK in das Register 10 eingegeben worden ist, womit sicher gestellt wird, daß sich das Register in einem Ruhezustand befindet, bevor eine Datenabfrage beginnt. Der INH-Eingang zu den Gliedern 18, 20 und 22 kommt von der in Figur 1e gezeigten logischen Schaltungsanordnung, «ie es später noch erläutert werden wird. Im vorliegenden Fall sei zunächst angenommen, daß der INH-Eingang an jedem der Glieder 18, 20 und 22 "hoch" ist (d.h. den Binärwert 1 hat). Die anderen Eingänge des Gliedes 18 sind B2, B3> während die anderen Eingänge des Gliedes 20 B2 und B3 sind. Die Ausgänge der Glieder 18 und 20 tragen die Bezeichnung "11 gefühlt" bzw. "00 gefühlt". Der andere Eingang zum Glied kommt von einem ODER-Glied 28, dessen Eingänge mit den Ausgängen UND-Glieder 30 und 32 verbunden sind. Das Glied 30 empfängt die Eingangssignale BT, B2 und B3. Der Ausgang des Gliedes 30 trägt die Bezeichnung "010 gefühlt", während der Ausgang des Gliedes 32 die Bezeichnung "101 gefühlt" trägt. Der Ausgang des Gliedes 22 trägt die Bezeichnung "keine Paare gefühlt"»

Falls das Register 10 zwei benachbarte· Bits gleichen Binärwerts enthält, wird durch das UND-Glied 18 oder 20 ein D0-Impuls durchgelassen, falls die beiden gleichartigen Bits in 1OB oder 100 gespeichert sind. Senn die beiden gleichartigen Bits die Kombination 11 darstellen, gelangt der Djtf-Impuls durch das Glied 18. Falls die beiden Bits die Kombination 00 darstellen, gelangt der Dj^-Impuls durch das Glied 2Oo Wenn im Register 10 kein Paar benachbarter Bits mit dem selben Binärwert gespeichert ist, dann wird der Ausgang eines der Glieder 30 oder 32 "hoch", so daß auch

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der Ausgang des Gliedes 38 "hoch" wird und ein Dj#-Impuls duroh das Glied 22 gelangto Wenn beispielsweise im Register 10 die Bitkombination 010 gespeichert ist, dann wird der Ausgang des Gliedes 30 "hoch". Wenn im Register 10 die Bitkombination 101 gespeichert ist, dann wird der Ausgang des Gliedes 32 "hoch'O

Die in Figur 1e gezeigte Schaltungsanordnung dient dazu, die Glieder 18, 20 und 22 für die Dauer einer Bit-Periode zu sperren, nachdem ein Paar von gleichartigen Bits oder eine Dreierkombination von abwechselnden Binärwerten (d.h. 010 oder 101) gefühlt worden sind. Diese Schaltungsanordnung enthält ein ODER-Glied 34, dessen Eingänge mit den Ausgängen der Glieder 18, 20 und 22 verbunden sind. Der Ausgang des ODER-Gliedes ist mit dem Löscheingang CLR eines Flipflops 36 verbunden, dessen D-Eingang an einer Bezugsquelle für den Binärwert 1 liegtο Der Q-Ausgang des Flipflops 36 führt zum D-Eingang eines Flipflops 38, dessen Q-Ausgang mit INH "bezeichnet ist und jedem der Glieder 18, 20 und 22 zugeführt wird. Die Flipflops 36 und 38 werden von den Signalen OLK taktgesteuert. Wenn das Flipflop 36 gelöscht wird, dann geht sein Ausgang Q auf den niedrigen Zustand (d.h. auf den Binärwert 0 über)» Auf den nachfolgenden Taktimpuls hin wird der Ausgang des Flipflops 38 niedrig. Mit dem hierauf folgenden Taktimpuls wird der Ausgang des Flipflops 38 hoch. Somit werden die Glieder 18, 20 und 22 für eine Bit-Periode nach der Erfassung eines Paars gleichwertiger Bits oder nach der Erfassung von drei Bits abwechselnden Binärwerts gesperrt. Der Ausgang des Gliedes 34 dient außerdem dazu, einen monostabilen Multivibrator 40 zu triggern, dessen Q-Ausgang die Bezeichnung "Abtastimpuls" führt. Die Abtastimpulse erscheinen wegen der durch das Glied 34 hervorgerufenen Verzöger-ung kurz nach den DjZf-Impulsen. Falls gewünscht, kann zwischen dem Glied 34 und dem monostabilen Multivibrator 40 zum Zwecke der internen Zeitsteuerung eine zusätzliche Verzögerimg eingefügt werden. Mit der in Figur 1d gezeigten logischen Schaltungsanordnung soll sicher gestellt werden, daß ein Abtastimpuls mindestens

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alle drei Bitperioden und gewöhnlich, alle zwei Bitperioden erzeugt wird, um die Synchronisierung "beim Decodieren des Datensignals zu gewährleisten. Bin zwischen zwei Abtastimpulsen liegendes Intervall dauert dann drei Bitperioden,wenn zwei Bitpaare mit dem Binärwert 1 durch die Bitfolge 010 voneinander getrennt sind. Im allgemeinen erscheint jedoch ein Abtastimpuls alle zwei Bitperioden₀

Die in Figur 2 gezeigte Schaltungsanordnung zur Erzeugung eines phasencodierten Trägersignals enthält einen Sinusspannungsoszillator 42 und eine Reihe von 6Q°-"Verzögerungsleitungen 44 bis 52, die Bezugsphasen für das Trägersignal in 60°-Schritten liefern, nämlich die Phasen 0°, 60°, 120°, 180°, 240° und 300°. Die einzelnen Ausgänge dieses phasengebenden Netzwerkes werden selektiv an einen Verstärker 54 gelegt, und zwar über die Lastwiderstände 56 und 58 und die Emitter-Kollektor-Strecken von Transitsoren Q1 bis Q6. Jeder der Transistoren Q1 bis Q6 wird durch ein gesondertes der Flipflop 60 bis 70 gesteuert, die ihrerseits von den Abtastimpulsen vom Ausgang des monostabilen Multivibrators 40 (Figur 1e) taktgesteuert werden. Wenn dem D-Eingang irgend eines der Fliflop 60 bis 70 ein Binärwert 1 angelegt wird, dann wird der jeweils zugeordnete der Transistoren Q1 bis Q6 mit der Anstiegsflanke des Abtastimpulses leitend und bleibt bis zum folgenden Abtastimpuls in diesem leitenden Zustand. Gemäß der Erfindung werden die Binärdaüen durch Verschiebung der Phase des Trägersignals auf folgende Weise codiert: Beim Fühlen zweier aufeinanderfolgender Bits der Kombination 11 erfolgt eine Phasenverschiebung des Trägersignals um 180 ; beim Fühlen zweier aufeinanderfolgender Bits der Kombination 00 wird das Trägersignal, um 300° verschoben; beim lühlen dreier aufeinanderfolgender Bits der Kombination 010 oder 101 wird das Trägersignal um 60° phasenverschoben. Mit dieser Wahl der Phasensprünge von 60, 180 und 300° liegen die einzelnen Phasen · so weit auseinander wie möglich. Falls gewünscht, können natürlich auch andere Phasensprünge gewählt werden»

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Wenn der Transistor Q1 leitet, dann ist die vorhandene Phase des Trägersignals O. Diese Aussage ist am Q-Ausgang des Flipflops 60 gespeichert, der dementsprechend mit VPO⁰ (für "vorhandene Phase O⁰") bezeichnet ist. Die Q-Ausgängp der übrigen Flipflops 62-70 tragen ähnliche Bezeichnungen. Wenn also die Phase des Trägersignals am Ausgang des Verstärkers 54 um 180 verschoben werden soll, d.h. beim Fühlen der Bit-Kombination 11, und wenn vor dem Fühlen dieser Kombination zum Beispiel der Transistor Q3 leitend war, dann muß der Transistor Q6 eingeschaltet werden, um die Phase des Signals um 180° zu verschieben. ITm sicherzustellen, daß der Phasensprung um den gewünschten vorgegebenen relativen Phasenwinkel erfolgt, muß die vor dem Phasensprung vorhandene Phase des Trägersignals bekannt sein. Diese Information läßt sich aus den Zuständen der Flipflops 60-70 gewinnen.

In der Figur 3 ist eine logische Phasenwählschaltung dargestellt, mit welcher die richtige Phase des Trägersignals ausgewählt werden kann, um die Binärdaten gemäß den oben erwähnten Öodierungsregeln zu verschlüsseln. Die Phasenwählschaltung enthält eine Vielzahl von UND-Gliedern 72a-72f, die jeweils mit einem Eingang an den Ausgang des UKD-Gliedes 18 angeschlossen sind und mit dem anderen Eingang an die Q-Ausgänge der Flipflops 60-70 angeschlossen sind, wie es mit den jeweiligen Bezeichnungen VPO -VP300 veranschaulicht ist. Die Ausgänge der G-lieder 72a-72f sind mit den D-Eingängen der Flipflops 60-70 in der mit den Beschriftungen angegebenen Weise verbunden, um denjenigen Phasenwinkel für den Träger auszuwählen, der gleich—bedeutend mit einem Phasensprung von 180 gegenüber der beim Fühlen der Bit-Kombination 11 vorhandenen Trägerphase ist. In der Phasenwählschaltung ist ferner eine Gruppe von OTD-Gliedern 74a-74f vorhanden, deren jedes mit einem Eingang an den Ausgang des Gliedes 20 angeschlossen ist und mit dem anderen Eingang an den Q-Ausgang jeweils eines der Flipflops 60-70 angeschlossen ist. Die Ausgänge

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der Glieder 74a-74d sind in der gezeigten Weise mit den D-Eingängen der Flipflops 60-70 verbunden, um für den Träger einen solchen Phasenwinkel auszuwählen, daß sich beim Fühlen der Bit-Kombination 00 ein Phasensprung von 300° ergibt. Schließlich ist eine dritte Gruppe von UND-Gliedern 76a-76f vorgesehen, deren jedes mit einem Eingang am Ausgang des Gliedes 22 liegt und mit einem zweiten Eingang an den Q-Ausgang jeweils eines der Flipflops 60-70 angeschlossen ist. Die Ausgänge der Glieder 76a-76f sind in der gezeigten Weise mit den D-Eingängen der Flipflops 60-70 verbunden, um für den Träger denjenigen Phasenwinkel auszuwählen, der zu einem Phasensprung von 60° gegenüber derjenigen Phase führt, die der Träger beim Fühlen der Dreierkombination oder 101 gerade hat. Wie die Figur 3a zeigt, können die gleich bezeichneten Ausgänge der Glieder 72a-72f, 74a-74f und 76a-76f über ODER-Glieder wie das Glied 78 mit den Flipflops 60-70 verbunden werden.

Die Figur 4 zeigt den zeitlichen Verlauf von Signalen, wie sie im Decodierer für die Bitfolge 00101010110101011 des URZ-Dateneingangsignals auftreten. Das codierte Ausgangssignal wird synchron mit den Abtastimpulsen erzeugt, welche die Bit-Zeit (BT) des Ausgangssignals festlegen. Die am Eingang empfangene NRZ-Bitfolge wird mittels der CLK-Signale in das Register 10 hineingeschoben, und die Phasenlage des Trägers wird bei der ansteigenden Flanke der Abtastimpulse verschoben. Wie oben erwähnt ,erscheinen diese Flanken mit kurzer Verzögerung nach den CLK-Impulsen und den D0-Impulsen. Zum Zwecke der Erläuterung wird angenommen, daß die am Eingang zugeführte NRZ-Bitfolge in einer solchen Richtung in das Register 10 hineingeschoben wird, das zuerst die unterste Stelle (d.h. das Bit mit dem niedrigsten Stellenwert) der oben genannten Bitfolge kommt. Das codierte Ausgangssignal beginnt mit der Bitzeit BT1 die beim in der Figur 4 dargestellten Diagramm erscheint, nachdem die ersten drei Bits in das Register 10 eingetreten sind. Im dargestellten Fall

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hat das Träger signal eine Anfangsphase von O⁰, was jedoch, eine rein willkürliche Wahl ist, die lediglich Erläuterungszwecken dient. Der Betrieb der Einrichtung kann mit einer üblichen (nicht dargestellten) Schaltung eingeleitet werden," wie sie gewöhnlich zur Einschaltung des Stromverbrauchs und Rücksetzung einzelner Glieder in den Anfangszustand verwendet wird und welche eines der Flipflops 60-70 so einstellt, daß sein Q-Ausgang hoch ist.

Am Anfang der Bitzeit BT1 des Ausgangsignals ist bei B1, B2 und B3 die Bit-Kombination 011 gespeichert, wodurch der Ausgang des Gliedes 18 hoch wird. Da das Signal VPO⁰ Jfcoch ist, wird auch das Signal "wähle 180°" hoch. Kurz nach dem Hochwerden des Signals "wähle 180°" wird der monostabile Multivibrator 40 getriggert, um die Flipflops 60-70 takt-zu—steuern, wodurch der bisher leitende Transistor Q1 gesperrt wird und der Transistor Q4 leitend wird, so daß die Phase des Ausgangsignals einen Sprung von 180° macht. Während der Bitzeit BT2 werden die Glieder 18, 20 und 22 durch das niedrige Signal INH gesperrt. Das Signal "VP180⁰ ist 0 hoch, und am Beginn der Bitzeit BT3 wird das Signal "keine Paare gefühlt" hoch, so daß beide Eingänge des Gliedes 76d hoch sind und das Signal "wähle 240°" hoch wird. Mit der ansteigenden Flanke des nachfolgenden Abtastimpulses wird der Transistor Q4 somitgesperrt und der Transistor Q5 leitend, so daß die Phase des Ausgangsignals einen Sprung von 60° macht. Am Beginn der Bitzeit BT5 sind beide Eingänge zum Glied 76e hoch, so daß das Signal "wähle 300°" zum Zeitpunkt der Taktsteuerung der Flipflops 60-70 hoch ist, wodurch im Ausgangsignal ein Phasensprung von 60° erzeugt wird. Am Beginn der Bitzeit BT8 wird ein Bitpaar der Kombination 11 gefühlt₅ und weil die vorhandene Phasenlage des Trägersignals 300° ist, wird sie durch einen Phasensprung von 180° auf eine vorhandene Phase von 120° gebracht. Zu den Bitzeiten BHO, BT12 und BT14 erfährt das Trägersignal einen Phasensprung von 60°, weil das Register dann die Dreierkombination 010 bzw. 101 speichert.

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Am Beginn der Bitzeit 16 wird ein Bitpaar des Binärwerts O gefühlt, und das Trägersignal macht von der vorhandenen Phasenlage von 300° einen Sprung um 300° auf eine neue Phasenlage von 240°.

Die in den Figuren 5 und 6 gezeigte Einrichtung zur Decodierung des unter Verwendung dreier verschiedener Phasensprünge codierten Signals enthält einen gewöhnlichen Phasendetektor 80, dessen Ausgange mit 0°, 60°. 120°, 180°, 240° und 300 bezeichnet sind. Je nach der vorhandenen Phase des Trägers ist ein bestimmter Detektorausgang hoch, während die anderen Ausgänge niedrig sind.. Die Ausgänge des Detektors sind mit den D-Eingängen einzelner Flipflops 82-92 verbunden. Diese Flipflops werden mit einem Taktgeber gesteuert, der allgemein mit 94 bezeichnet ist und zwei Taktsignale A0 und Έ0 liefert. Der Taktgeber 94 enthält einen mit doppelter Bitfrequenz schwingenden Taktoszillator 96, der mit dem ankommenden codierten Datensignal synchronisiert ist. Der Ausgang des Oszillators 96 ist über ein Pufferglied 98 mit dem Takteingang eines D-Flipflops 100 verbunden, dessen D-Ausgang und QJ-Ausgang miteinander verbunden sind und welches am Q-Ausgang das Signal. AjZi und am Q-Ausgang das Signal B0 liefert. Die Q-Ausgänge der Flipflops 82-92 speichern die augenblicklich vorhandene Phase des codierten Signals, wie sie vom Detektor 80 gerade gefühlt wird. Die Q-Ausgänge der Flipflops 82-92 tragen die Bezeichnungen "ist O⁰" bis "ist 300°", Wenn die Phasenlage des Trägersignals einen der angegebenen Werte von 0 bis 300 hat, dann wird der entsprechend bezeichnete Ausgang eines der Flipflops 82-92 hoch. Die Ausgänge der Flipflops 82-92 sind mit den D-Eingängen weiterer Flipflops 102-112 verbunden, die ebenfalls durch die A#-Signale taktgesteuert werden. Die vorherige Phase des Trägersignals wird an den Q-Ausgängen der Flipflops 102-112 gespeichert, die entsprechende Bezeichnungen "war O⁰" bis "war 300°" tragen. ·

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Die Ausgänge der Flipflops 82-92 und 102-112 liefernSingangssignale für UND-G-Iieder 114a-114f und 120a-120f, wie es mit den Beschriften an den Eingängen dieser Glieder gezeigt ist. Die Ausgänge der Glieder 114a-114f beaufschlagen über ein ODER-Glied 116 einen durch positive Flanken triggerbaren Multivibrator, der einen negativ gerichteten Impuls erzeugt, und zwar dann, wenn das Trägersignal von seiner vorhergehenden Phasenlage zur neuen Phasenlage einen Sprung von 180 macht. Die Ausgänge der Glieder 120a-120f gelangen über ein ODER-Glied 122 zu einem durch positive Flanken triggerbaren Multivibrator 124, der dann einen negativen Impuls liefert, wenn das Trägersignal von seiner bisherigen Phasenlage auf die neue Phasenlage einen Sprung von 300° macht. Die Ausgänge der Multivibratoren 118 und 124 sind mit "11-Wechsel" und "OO-Wechsel" bezeichnet. Sie sind normalerweise hoch, werden jedoch immer dann für eine Zeitspanne niedrig, wenn die weiter oben beschriebene Logik feststellt, daß ein Phasensprung im Trägersignal der Codierung eines Bitpaars mit dem Binärwert 1 bzw. eines Bitpaars mit dem Binärwert 0 entspricht.

Die Ausgänge der Multivibratoren 118 und 124 gelangen zu einem " UND-Glied 126 und zum D-Eingang eines Flipflops 128, welches mit dem Bj^-Signal taktgesteuert wird. Der Ausgang des Gliedes 126 wird durch ein NOR-Glied 130 invertiert und dann dem Löscheingang OLR eines Flipflops 128 zugeführt. Der Q-Ausgang des Flipflops 128 wird durch ein NOR-Glied 132 invertiert, um eine Impulskette zu liefern, die mit CLR/GNT bezeichnet ist. Dieses CLR/GNT-Signal wird einem Bitzeiten-Zähler R1 zugeführt, der aus den Flipflops 134-148 besteht.

Das CLR/CNT-Signal gelangt zum Setzeingang des Flipflops 134 und den Löscheingängen OLR der Flipflops 136-148. Die Flipflops 136-148 werden mit dem B0-Signal taktgesteuert. Das CLR/CiTT-Signal ist normalerweise niedrig, da der Eingang zum Flipflop 128 normalerweise hoch ist» Wenn jedoch ein "11-Wechsel" -Impuls oder ein "OO-Wechsel"-Impuls empfangen wird, dann wird

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das Flipflop 128 gelöscht, wodurch das CLR/CNT-Signal hoch wird und das Flipflop 134 setzt und die Flipflops 136-148 löscht. Das CLR/ONI-Signal wird niedrig, wenn die ansteigende Flanke der Bj#-Taktimpulse das Flipflop 128 erreicht. Wegen der Verzögerungswirkung des Flipflops 128 . und des Gliedes 132 ist jeodch die Vorderflanke des OLR/CNT-Signals gegenüber den Impulsen "11-Wechsel" und "OO-Wechsel" verzögert. Aus dem gleichen G-rund ist die abfallende Flanke des CLR/OITT-Signals gegenüber der Vorderflanke des BjZi-Taksignals verzögert. Daher ist das CLR/CNT-Signal hoch, wenn die Takteingänge der Flipflops 136-148 die BjO-Impulse empfangen, und diese Flipflops werden somit nicht taktgesteuert, "bis nach einem Impuls "1"V-Wechsel" oder "OO-Wechsel" der zweite BjZ>-Taktimpuls erscheint.

Die BjZ)-Taktimpulse steuern auch das Rekonstruktionsregister R2, welches aus D-Flipflops 134a-148a und 150 besteht. Die Flipflops 134a-148a werden jeweils von einem der NOR-Glieder 152-166 gesetzt. Die Glieder 152-166 sind mit einem Eingang jeweils an einem der Q-Ausgänge der Flipflops 134-148 angeschlossen. Die anderen Eingänge zu den Gliedern 152, 154, 158, 162 und 166 kommen vom Ausgang des Multivibrators 118. Die anderen Eingänge zu den Gliedern 156, 160 und 164 kommen vom Ausgang des Multivibrators 124.

Die Arbeitsweise des Decodierers sei nun anhand der in Figur 6 gezeigten Yfellenformen erläutert.

Die Taktsignale A0 und B0 sind mit dem Trägersignal synchronisiert, so daß der Detektor 80 zu einem Zeitpunkt in der Mitte zwischen zwei Zustandsänderungen des A0-Taktimpulszuges einen Binärwert 1 an dem richtigen Flipflop 82 bis 92 erzeugt. Wenn also das codierte Signal am Beginn der

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Bit-Zeiten 1 und 8 einen Phasensprung von 180° macht, dann erzeugt der Multivibrator 118 einen Impuls "11-Y/echsel" kurz nach der ansteigenden Flanke des AjzJ-Impulses. Wenn das codierte Signal am Beginn der Bit-Zeit 16 einen Phasensprung von 300° macht, dann erzeugt der Multivibrator 124 einen negativen Impuls kurz nach der ansteigenden Planke des A0-Impulses. Der Zähler R1 wird mit der ansteigenden Flanke des CLR/CUT-Signals gelöscht, was kurz nach der Rückflanke des 11-Wechsel-Impulses bzw. des OO-Wechsel-Impulses geschieht. Der Zähler R1 ist am Anfang so eingestellt, daß seine Q-Ausgänge alle den Binärwert 0 führen. Dies kann mittels der üblichen (nicht dargestellten) Einschaltvorrichtung geschehen, welche die Stromversorgung der Einrichtung einschaltet und die Einrichtung in die Startposition versetzt.

3ei Erzeugung des 11-Wechsel-Impulses sind beide Eingänge zu den Giiedern 152 und 154 niedrig, so daß die Flipflops 134a und 136a in den Zustand "hoch" gesetzt werden. Kurz nach der Einstellung des Registers R2 werden die Flipflops 136 bis des Registers R1 gelöscht, und das Flipflop 134 des Registers R1 wird in den hohen Zustand gesetzt. Die Register R1 und R2 führen dann unter der Steuerung der B^-Impulskette die Datenverschiebung durch, so daß am Beginn der Bit-Zeit 8 die Q-Ausgänge der Flipflops 134, 136, 140 und 144 niedrig sind und die Flipflops 134a, 136a, 140a und 144a beim Erscheinen des 11-Wechsel-Impulses in den hohen Zustand gesetzt werden. Nach dem Löschen der Flipflops 136 bis 148 und dem Setzen des Flipflops 134 des Registers R1 führen die Register R1 und R2 unter Steuerung durch die B0-Impulskette ihre Verschiebungen durch, so daß gerade vor der Erzeugung des 00-Wechsel-Impulses die Q-Ausgänge der Flipflops 138, 142 und 146 alle niedrig sind. Beim Erscheinen des OO-Wechsel-Impulses werden daher die

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Flipflops 138a, 142a und 146a in einen Zustand gesetzt, bei welchem·sie den Binärwert 1 am Ausgang liefern. Die Einstellung der Flipflops im Register R2 und die Zählung der 5wischenSignalwechseHnverstrichenen Bit-Zeiten ,durch' das Register R2 ermöglicht somit eine Rekonstruktion des ursprünglichen NRZ-Datensignals am Ausgang des Flipflops 150.

Die Figuren 7 bis 9 beziehen eich auf eine zweite Ausführungsform der Erfindung. Bei dieser Ausführungsform führen die zwei Bit-Kombinationen 11 und 10 zu einer Verschiebung der Phase des Trägersignals um 180° bzw. 60°. Die zwei-Bit-Kombination 00 führt zu einer Phasenverschiebung des Trägersignals um 300° zum Zwecke der Bit-Synchronisierung. Bei dieser Ausführungsform tritt die logische Schaltungsanordnung nach Figur 7 an die Stelle der in Figur 1a gezeigten Anordnung, und die logische Schaltungsanordnung nach Figur tritt an die Stelle der Anordnung nach den Figuren 5a und 5b. Die in den Figuren 1a, 1b, 1c, 1e, 2, 3, 3a und 5 gezeigten logischen Schaltungsanordnungen werden beibehalten.

Gemäß Figur 7 empfängt ein UND-Glied 200 an seinen Eingängen die Signale B3, B2? D0 und INH, das heißt,dieses Glied spricht auf die zwei-Bit-Eombination 10 an. Der Ausgang des Gliedes 200, welches die logische Schaltungsanordnung nach Figur 1d ersetzt, trägt aus Gründen der Klarheit die selbe Bezeichnung wie dort, das heißt "keine Paare gefühlt", da dieser Ausgang auf die Glieder 76a bis 76f der Figur 3 gegeben wird. Der Ausgang des Gliedes 200 trägt ferner noch die in Klammern gesetzte Bezeichnung "10 gefühlt".

Die logische Decodierungssehaltung für die zweite Ausführungsform ist wesentlich einfacher als im Falle der ersten Ausführumgsform. Die logische Schaltung nach Figur 5 wird beibehalten, und, wie in Figur 8 gezeigt, werden auch die Glieder 114 a bis 1Hf, 116, 120a bis 12Of und 122 der Figur 5a beibehalten, wobei die Bezugszahlen für diese Glieder in Figur 8 mit jeweils einem Strich versehen sind. Die Eingänge

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zu den Gliedern 120a' - 120f sind anders als in Figur 5a, um einen 60°-Phasensprung zu fühlen, welcher der Codierung der zwei-Bit-Kombination 10 entprieht. Die monostabilen Multivibratoren 118' und 124' liefern relativ kurze positive Impulse, die mit "18O°0 Sprung" bzw. "6O⁰Ji Sprung" bezeichnet sind. Diese Ausgangsimpulse bilden die Eingangssignale für ein ODER-Glied 202, dessen Ausgang mit DR2S bezeichnet ist. Das Ausgangsdatenregister und die logische Schaltungsanordnung nach Figur 5b sind durch ein dreistufiges Ausgangs-Datenregister ersetzt, welches in Figur 8 allgemein mit 204 bezeichnet ist und aus drei Flipflops ADR3, ADR2 und ADR1 besteht, die mit dem Bj#-Signal taktgesteuert werden. Der D-Eingang des Flipflops ADR3 wird an den Binärwert 0 gebunden, und sein Q-Ausgang ist mit dem D-Eingang des Flipflops ADR2 verbunden, dessen Q-Ausgang wiederum mit dem D-Eingang des Flipflops ADR1 verbunden ist. Der Setzeingang des Flipflops ADR3 liegt am Ausgang des Multivibrators 118', und der Setzeingang des Flipflops ADR2 ist mit dem Ausgang des ODER-Gliedes 202 verbunden. Das decodierte Datensignal erscheint im NRZ-Format am Q-Ausgang des Flipflops ADR1 und ist in Figur 8 mit DAD (decodiertes Ausgangs-Datensignal) bezeichnet.

Die Figur 9 zeigt in etwas idealisierter Form Signalverläufe des Codierers und des Decodierers der zweiten Ausführungsform der Erfindung, wie sie beim Codieren und Decodieren einer Bitfolge von 18 Datenbits auftreten. Die ersten Datenbits._v (von links nach rechts gelesen) sind die selben, wie sie in Figur 4 codiert und in Figur 6 decodiert werden. Ein 18. Datenbit wurde hinzugefügt, um zum Zwecke der Brläuterung ein Bitpaar des Binärwerts 0 darzustellen. Die * Bitzellen des Eingangs-Datensignals seien mit BZE1 bis BZE18 bezeichnet. Die DjZf-Impulse führen dazu, daß bei den Eingangs-Bitzellen BZE2 und BZE9 jeweils ein Impuls "11 gefühlt" auftritt, und zwar als Folge der 2-Bit-Kombinationen in den Bitzellen ΒΖΞ1 und BZE2 bzw. in den Bitzellen BZS8 und BZE9.

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Während der Bitzellen BZE5, BZE7, BZE12, BZEH und BZE16 erscheint jeweils ein Impuls "10 gefühlt". Bei der Bitzelle BZET8 erscheint ein Impuls "00 gefühlt". Bei den Bitzellen des Ausgangssignals, die mit BZA1 "bis BZA18 "bezeichnet sind, tritt folgendes ein: am Beginn der Bitzelle BZA1 und am Beginn <? er Bitzelle BZA8 wird die Phase des Trägersignals jeweils um 180° verschollen. Jeweils am Beginn der Bitzellen BZA4, BZA6, BZA11, BZA13 und BZA 15 wird die Phase des Trägersignals um 60° vorverlegt. Am Beginn der Bitzelle BZA 17 erfolgt ein Phasensprung von 300°. Beim Decodieren werden die Phasensprünge von 180° und 60° erfaßt, wie es in Figur 9 mit den Signalen "180°j# Sprung" und "60°0- Sprung" gezeigt ist. Die Impulse"18O°0 Sprung", die während der Bitzeiten BZA1 und BZA8 des codierten Signals auftreten, -setzen sowohl das FLipflop ADR3 als auch das Flipflop ADR2. Die Impulse "60°$ Sprung", die während der Bitzeiten BZA4, BZA6, BZA11, BZA13 und BZA15 des codierten Signals auftreten, setzen das Plipflop ADR2. Ansonsten werden Binärwerte 0 in das Register 204 geschoben, um am Q-Ausgang des Flipflops ADR1 das NRZ-Datensignal zu erzeugen, welches identisch mit dem zuvor codierten URZ-Datensignal ist.

Die Erzeugung des codierten Signals hei der zweiten Ausführungsform der Erfindung geht also folgendermaßen vor sich: jeder Binärwert 1 im uncodierten Signal sollte einen Phasensprung des Trägersignals von 180° oder 60° bewirken, je nach dem, ob der uncodierte Binärwert von einem Binärwert 1 oder einem Binärwert Ogefolgt wird. Um die Bit-Synchronisierung beim Decodieren zu unterstützen, bewirkt ein Binärwert 0 im uncodierten Datensignal, der unmittelbar von einem weiteren Binärwert 0 gefolgt wird, einen Phasensprung des Trägersignals von 300°. Beim Decodieren wird nach einem Binärwert 1 ein weiterer Binärwert 1 erzeugt, wenn am Trägersignal ein Phasensprung von 180° gefühlt wird. Nach einem Binärwert 1 wird ein Binärwert 0 erzeugt, wenn das Träger-

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signal einen Phasensprung von 60° macht. In allen übrigen Bitzellen des decodierten Signals werden Binärwerte 0 erzeugt.

Es ist für den auf dem einschlägigen Gebiet bewanderten Fachmann erkennbar, daß die Einrichtung nach den Figuren bis 5 nur geringfügiger Änderungen bedarf, um die 2-Bit-Kombinationen 01 und 10 zu codieren bzw. zu decodieren. In ähnlicher Weise sind nur geringe Änderungen in der logischen Schaltungsanordnung der zweiten Ausführungsform erforderlich, um die 2-Bit-Kombinationen 00 und 01 zu codieren bzw. zu decodieren.

Mit der Erfindung wird also eine verbesserte Einrichtung zur Phasencodierung digital verschlüsselter Informationen geschaffen. Die Codierung von Digitalsignalen nach dem erfindungsgemäßen Prinzip führt zu einem größer Rauschabstand in einer Datenübertragungseinrichtung begrenzter Bandbreite.

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Patentansprüche;

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Claims

Patentansprüche

Einrichtung zur Codierung von Binärdaten, mit einer Speicheranordnung zur Speicherung mindestens zweier aufeinanderfolgender Bits der Binärdaten, ferner mit einem Taktgeber zur Steuerung der Eingabe der Binärdaten in die Speicheranordnung und zur Festlegung der Bitperiode des codierten Datensignals, einem Trägersignalgenerator und einer Phasenverschiebungsanordnung zum Verschieben der Phase des -Trägersignals, gekennzeichnet durch eine VergleichsanOrdnung (18, 20), die auf den Taktgeber (12) und den Zustand zweier aufeinanderfolgender Bits der Binärdaten anspricht und fühlt, wann zwei aufeinanderfolgende Datenbits eine erste oder eine zweite Zweierkombination aus vier möglichen Zweierkombinationen erstellen, wobei das zweite Bit der ersten Zweierkombination das Komplement des zweiten Bits der zweiten Zweierkombination ist; eine Steuereinrichtung (72a bis 72f, 74a bis 74f), die beim Fühlen der ersten Zweierkombination die Phasenverschiebungsanordnung (48, 52, 66, 70) derart verstellt, daß das Trägersignal um einen ersten vorgegebenen Phasenwinkel verschoben wird und die beim Fühlen der zweiten Zweierkombination die Phasenverschiebungsanordnung derart verstellt, daß das Trägersignal um einen zweiten vorgegebenen Phasenwinkel verschoben wird; eine Inhibitionsschaltung (Figur 1e), welche nach dem Fühlen der ersten oder zweiten Zweierkombination die Vergleichsanordnung für die Dauer der nachfolgenden einen Bitperiode unwirksam macht.

2. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die erste der vier möglichen Zweierkombinationen die Bit-Kombination 11 ist und daß die zweite der vier möglichen Zweierkombinationen die Bit-Kombination 00 ist.

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3. Einrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Speicheranordnung (10) zur Speicherung von mindestens drei aufeinanderfolgenden Datenbits ausgelegt ist; daß die Phasenversehiebungsanordnung außerdem eine Einrichtung (44? 46, 50, 62, 64, 68) zur Verschiebung der Phase des Trägersignals um einen dritten vorgegebenen Phasenwinkel enthält| daß die Vergleichsanordnung (18, 20, 50, 32) auf den Taktgeber und auf den Zustand dreier aufeinanderfolgender Datenbits anspricht, um die Dreierkombination 010 oder 101 zu fühlen; daß die Steuereinrichtung (72a-72f, 74a-74f, 76a-76f) die Phase des Trägersignals um den dritten vorgegebenen Phasenwinkel verschiebt, wenn die Dreierkombination nur 010 oder 101 gefühlt wird; und daß die Inhibitionsschaltung (Figur 1e) die Vergleichsanordnung auch nach dem Fühlen der einen oder der anderen Dreierkombination für die Dauer der nachfolgenden einen Bitperiode unwirksam macht.

4. Einrichtung nach Anspruch 3, dadurch gekennzeichnet, daß der erste vorgegebene Phasenwinkel 180 ist und daß der zweite vorgegebene Phasenwinkel 300° iat und daß der dritte vorgegebene Phasenwinkel 60 ist.

5. Einrichtung nach Anspruch 4, dadurch gekennzeichnet, daß der Trägersignalgenerator sechs Ausgangssignale liefern kann, die sich jeweils um einen Phasenwinkel von 60° voneinander unterscheiden; daß die Vergleichsanordnung folgendes enthält: ein erster logisches Schaltglied (18) welches anspricht, wenn die ersten beiden Bits dreier aufeinanderfolgender Datenbits die Zweierkombination 11 darstellen," ein zweites logisches Schaltglied (20), welches anspricht;, wenn die ersten beiden Datenbits die Zweierkombination 00 darstellen, und eine dritte logische Schaltung (30, 32, 28, 22) die anspricht, wenn die drei aufeinanderfolgenden Daten-

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bits die Dreierkombination 010 oder 101 darstellen; daß die Inhibitionsschaltung (Figur 1e) für die Vergleichsanordnung die erste, die zweite und die dritte logische Schaltung nach dem Fühlen der besagten Zweierkombinationen oder Dreierkombinationen für die Dauer der nachfolgenden einen Bitperiode sperrt; und daß die Steuereinrichtung einer auf die erste, die zweite und dritte logische Schaltung ansprechende logische Phasenwählschaltung (Figur 3, 3a) aufweist, welche das jeweils richtige Ausgangssignal des Trägersignalgenerators auswählt, um die Phase des Trägersignals beim Fühlen der Zweierkombination 11 um 180° zu verschieben, beim Fühlen der Zweierkombination um 300 zu verschieben und beim Fühlen der Dreierkombination 101 oder 010 um 60° zu verschieben.

Einrichtung zur Decodierung eines durch Phasensprünge codierten Signals, welches von einer Einrichtung nach den Ansprüchen 2 bis 5 erzeugt worden ist, gekennzeichnet durch einen Phasendetektor (80) zur. Erfassung der Phasenlage des codierten Signals? eine auf den Phasendetektor ansprechende Speicheranordnung (82-92, 102-112) zur Speicherung der augenblicklichen und'der vorhergehenden Phasenlage des codierten Signals? eine logische Schaltung (1T4a-114f> 116, 118), die abhängig von der vorhergehenden und der augenblicklichen Phasenlage des codierten Signals eine erst© Steuerimpulskette liefert, deren Impulse das Auftreten eines Phasensprungs von 180° im codierten Signal anzeigen; eine zweite logische Schaltung (120a-120f, 122, 124); die abhängig von der vorhergehenden und der augenblicklichen Phasenlage des codierten Signals eine zweite Steuerimpulskette liefert, deren Impulse einen Phasensprung von 300 im codierten Signal anzeigen; ein Formulierungsregister (R2) sowie eine Anordnung (152, 154, 158, 162, 166); die abhängig von der ersten Steuerimpulskette im Formulierungsregister eine Bitfolge !erstellt, in welcher die Zweierkombination 11 von einer abwechselnden 0-1-Bitfolge gefolgt wird, deren länge abhängig ist von der verstrichenen Bitzeit zwischen einem vorangegangenen

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Impuls in einer der ersten oder zweiten Steuerimpulsketten; eine Anordnung (156, 160, 164), die im besagten Register abhängig von der zweiten Steuerimpulskette eine Bitfolge herstellt, in welcher die Zweierkombination 00 von einer abwechselnden 1-0-Bitfolge gefolgt wird, deren Länge abhängt von der seit einem vorangegangenen Impuls in einer der ersten oder zweiten Steuerimpulsketten verstrichenen Bitzeit.

7. Codierungseinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die erste der vier möglichen Zweierkombinationen die Bit-Kombination 11 ist und daß die zweite der vier möglichen Zweierkombinationen die Bit-Kombination 10 ist.

8. öodierungseinrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die Steuereinrichtung für die Phasenverschiebungsanordnung eine Verschiebung der Phase des Trägersignals um einen dritten vorgegebenen Phasenwinkel bewirkt, wenn im uncodierten Datensignal Bits mit dem Binärwert 0 gefühlt werden, denen ein Bit mit dem Binärwert 0 folgt.

9. Einrichtung zur Decodierung von Binärdaten, die mit einer Einrichtung nach Anspruch 7 oder 3 codiert worden sind, gekennzeichnet durch eine logische Decodierungsschaltung (Figuren 5_S 8), die auf Änderungen in der Phasenlage des !ragersignals reagiert, vm einen Binärwert 1 in jede Bitzelle einzuschreiben, bei welcher eine Phasenverschiebung um den ersten oder den zweiten vorgegebenen Phasenwinkel erfolgt, und um einen Binärwert 1 oder einen Binärwert 0 in die nachfolgende Bitζeile einzuschreiben, je nach dem? ob die Phasenverschiebung um den ersten oder den zweiten vorgegebenen Phasenwinkel erfolgt, raid um in jede der übrigen Bitaellen einen Binärwert 0 einzuschreiben.

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10. Codierungseinrichtung nach. Anspruch 7> dadurch, gekennzeichnet, daß der erste vorgegebene Phasenwinkel 180° beträgt und daß der zweite vorgegebene ·.Phasenwinkel 60 beträgt.

11. Codierungseinriehtung nach Anspruch 8, dadurch gekennzeichnet, daß der dritte vorgegebene Phasenwinkel 300 beträgt·

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