DE2728275C2 - Schaltungsanordnung zum Wiedergewinnen von Datensignalen - Google Patents

Description

Die Erfindung betrifft eine Schaltungsanordnung zum Wiedergewinnen von Datensignalen gemäß dem Oberbegriff des PAl, wie sie insbesondere bei der magnetischen Datenaufzeichnung nach der sogenannten Doppelsprungtechnik anfällt. Für die Darstellung und Aufzeichnung binärer Informationen auf magnetischen Speichermedien sind verschiedene Techniken entwikkelt worden. Mit der Erhöhung der Datenverarbeitungsgeschwindigkeit ist eine höhere Dichte der magnetischen Aufzeichnung erforderlich geworden. Eine dieser Methoden wird als Doppelübergangs- oder Doppelsprungaufzeichnung bezeichnet, welche Phasencodierung und Doppelfrequenzcodierung umfaßt. Bei der Doppelfrequenzcodierung folgen Taktbits und Datenbits abwechselnd in einem Strom von Informationsbits. Die Anwesenheit eines Datenbits ist kennzeichnend für eine erste Binärzahl, während die Abwesenheit des Datenbits für eine zweite Binärzahl kennzeichnend ist. Die Taktbits sind üblicherweise anwesend. Bei der Phasencodierung ist die Polarität jedes aufgezeichneten Sprungs für die in einer vorgegebenen Datenzelle gespeicherten Bits kennzeichnend, wobei ein zusätzlicher Sprung zwischen zwei gleichen Bits benötigt wird. Das Fehlen eines Taktbits wird in einer gegebenen Datenzelle gespeichert, wobei auch hier ein zusätzlicher Sprung zwischen zwei gleichen Bits nötig ist. Das Fehlen eines Taktbits zeigt eine Änderung hinsichtlich der Binärzahl des nachfolgenden Datenbits an.

Um das Lesen der Takt- und Datenbits zu erleichtern, ist eine möglichst große Trennung zwischen den Bits, d. h. Trennung durch eine halbe Periodendauer erwünscht. Jede Periode umfaßt eine Taktzelle am Anfang sowie eine Datenzelle. In solchen Systemen mit Aufzeichnung hoher Dichte treten jedoch ernsthafte

ίο Verschiebungen der aufgezeichneten Takt- und Datenbits auf, welche in erster Linie durch magnetische Ungleichmäßigkeiten, mechanisches Vibrieren und durch beim Aufzeichnen und Abfühlen wirksame elektrische Stromkreise bedingt sind. Diese Verschiebung der aufgezeichneten Bits verschiebt die Takt- und Datenbits gegenüber ihrer Nennposition im Strom der Informationsbits und kann zu einer falschen Decodierung führen. Dies bedeutet, es werden fälschlicherweise Daten- oder Taktbits erzeugt oder Datenbits weggelassen.

Zum Wiedergewinnen von Informationen, die nach der Doppelsprungtechnik aufgezeichnet sind, sind verschiedene Schaltungsanordnungen und Geräte bekannt. Bei einer Art von Geräten wird eine Schaltungsanordnung zur Erzeugung eines Bezugssignals konstanter Phasenlage verwendet, welches mit der gleichen Frequenz wie die Daten darstellende Signalfolge synchronisiert ist. Die Daten- und die Bezugssignale werden kombiniert und erzeugen ein Abtastsignal für die wich-

tigen Übergänge während der gesamten nominellen Bitperiode. Bei einem anderen bekannten Verfahren wird eine Zeitperiode fest vorgegeben, während welcher das Vorhandensein eines Sprunges festgestellt wird. Hierbei dient ein Sägezahngenerator zur Erzeugung der Zeitperiode. Eine weitere aus der US-PS 37 92 361 bekannte Technik sieht die Verwendung eines phasenverriegelten Frequenzfolgeoszillators während des Lesevorgangs vor. Er wird ständig mit der Folge von Leseimpulsen synchronisiert und anstelle der Leseimpulse als Bezugszeitsignal verwendet, weil die Leseimpulse Schwankungen hinsichtlich ihrer zeitlichen Aufeinanderfolge unterliegen. Eine weitere Technik ist aus der US-PS 36 52 943 bekannt und setzt für die Feststellung des Vorhandenseins von Informationen in einer Folge von Bits eine Verzögerungseinrichtung ein.

Aufgabe der Erfindung ist es, eine verbesserte Schaltungsanordnung zum Wiedergewinnen von Datensignalen aus einer Folge von Daten- und Taktsignalen zu schaffen, insbesondere zum Herausfinden von Datensignalen aus einer Aufzeichnung in Doppelsprungtechnik. Ausgehend von einer aus US-PS 36 63 883 bekannten Diskriminatorschaltung für von einem Aufzeichnungsträger abgenommene binäre Datensignale wird diese Aufgabe gelöst durch die in Anspruch 1 gekennzeichnete Erfindung. Vorteilhafte Weiterbildungen ergeben sich aus den Unteransprüchen.

Die wesentlichen Merkmale der Erfindung können wie folgt zusammengefaßt werden, wobei die aus aufeinanderfolgenden Takt- und Datenbits bestehende Folge eine erste vorgegebene Frequenz hat.

Die Schaltungsanordnung weist eine erste sowie eine zweite Verzögerungseinrichtung auf, welche hintereinandergeschaltet sind. Am Eingang der ersten Verzögerungseinrichtung steht die genannte Bitfolge. Ferner ist ein Generator für eine Folge von Systemtaktimpulsen PDA vorgesehen, dessen Frequenz dem η-fachen der erstgenannten Frequenz entspricht. Ferner ist eine durch die genannten Taktimpulse gesteuerte Einrich-

tung vorgesehen, welche die ankommenden Takt- und Datenbits jeweils zu gegebenen Zeiten in den beiden Verzögerungseinrichtungen fortschaltet. Eine Vorrichtung zeigt an, wenn einer der Impulse praktisch in der Mitte des Durchlaufs durch die zweite Verzögerungseinrichtung angekommen ist, während eine andere Einrichtung feststellt, ob zu dieser Zeit ein weiteres Bit am Eingang der ersten Verzögerungseinrichtung empfangen wurde. Anschließend werden die Datenbits von den Taktbits getrennt und stehen zur Verwendung in einem DV-System zur Verfügung.

Die Erfindung wird nachfolgend anhand eines in den Zeichnungen wiedergegebenen Ausführungsbeispiels erläutert. Dabei zeigt

Fig. 1 eine typische Folge von Daten- und Taktbits; Fig. 2 den Signalverlauf einer solchen Folge;

Fig. 3 ein Ausführungsbeispiel der Schaltungsanordnung gemäß der Erfindung; und die

Fig. 4-7 den Weg der Takt- oder Datenbits durch die verschiedenen Verzögerungseinrichtungen und zwar je nach Aufbau der Bitfolge.

Wie bereits erwähnt, dient die Erfindung in erster Linie der Wiedergewinnung von Datenbits aus einer Folge von Takt- und Datenbits, die nach der Methode der sogenannten Doppelsprungtechnik aufgezeichnet wurden. Sie eignet sich insbesondere zur Datenwiedergewinnung bei Aufzeichnung nach dem Doppelfrequenzverfahren. Hierbei wechseln Takt- und Datenbits in der Folge einander ab. Die Anwesenheit eines Datenbits ist kennzeichnend für eine erste Binärzahl, während das Fehlen eines Datenbits für eine zweite Binärzahl kennzeichnend ist. Das Vorhandensein eines Daten- oder eines Taktbits wird durch einen entweder positiv oder negativ gerichteten Sprung im Signal dargestellt. Taktbits sind normalerweise in der Folge von Informationsbits ständig vorhanden.

Fi g. i zeigt eine typische Folge von Informationsbits, bestehend aus Datenbits und Taktbits. An eine Blocklücke (GAP) schließt sich das Adreßmarkenfeld an, welchem das Datenfeld folgt. Die Blocklücke ist lang genug, um die Synchronisierung im System zu gewährleisten, während das Adreßmarkenfeld und das Datenfeld jede beliebige Länge haben können. Das Adreßmarkenfeld kennzeichnet den Datensatz, welche die Daten im Datenfeld enthält. Das Taktbit ist normalerweise vorhanden und üblicherweise »1«. Abgesehen von Fehlerzuständen, d. h. wenn ein Bit verlorengegangen ist, enthalten die Blocklücke und das Datenfeld stets Taktbits vom Wert »1«. Im Adreßmarkenfeld jedoch ist ein Taktbit »0« vorgesehen, um einen eindeutigen Adressencode der Taktbits und der Datenbits zu schaffen. Die entsprechende Kurvenform einer solche Bitfolge gemäß Fig. 1 ist in Fig. 2 wiedergegeben. Wie man sieht, befinden sich die Datenbits im Zustand »1«, sofem ein positiver oder negativer Sprung im Signal vorhanden ist. Sie befinden sich im Zustand »0« bei Fehlen eines solchen Sprunges, wie dies beispielsweise in der Mitte des Kurvenzuges ersichtlich ist. Die Taktbits folgen dem gleichen Muster, d. h. sie haben den Wert »1« im Falle eines Signalsprunges und haben den Wert »0« bei fehlendem Signalsprung, wie beispielsweise am Ende des Kurvenzuges. Die Folge von Bits, wie sie im oberen Kurvenzug von Fig. 2 dargestellt ist, kann durch bekannte Logikschaltungen in die untere Kurvenform umgewandelt werden. Es entsteht jeweils ein Impuls, wenn die obere Kurvenform einen negativ oder einen positiv gerichteten Signalsprang zeigt. Die Impulsfolge im unteren Kurvenzug von Fig. 2 wird dem Eingang 20 der Schaltungsanordnung gemäß Fig. 3 zugeleitet.

Diese dem Eingang 20 zugeführte Information stammt beispielsweise von einem Aufzeichnungsträger.

Sie gelangt zu zwei Verriegelungs-Flip-Flops 22 und 24, von denen das Flip-Flop 22 ein Eingangssignal an die Daten/Takttrennschaltung 26 liefert. Sie ist in Fig. 3 im wesentlichen oberhalb der horizontalen gestrichelten Linie dargestellt. Das Flip-Flop 24 liefert das Eingangs signal für die Daten/Taktabtastschaltung 28, welche im unteren Teil von Fig. 3 wiedergegeben ist. Diese Abtastlogik 28 umfaßt drei Schieberegister 30, 32 und 34 mit je acht Stufen, welche durch Flip-Flops realisiert sind. Das Schieberegister 30 ist über eine Gatterlogik 38

is an die Eingänge der Schieberegister 32 und 34 angeschlossen. Die Gatterlogik 36 umfaßt ein UND-Gatter 40 sowie ein ODER-Gatter 42, während die Gatterlogik 38 aus UND-Gattern 44 und 46 sowie einem ODER-gatter 48 besteht. Die Schieberegister 30, 32 und 34 werden durch ein Systemtaktsignal PDA aktiviert, dessen Frequenz dem achtfachen der normalen Folgefrequenz der Sprünge des Informationssignals entspricht. Der Taktgeber 50 liefert dieses PD.A-Signal an die genannten Register sowie an ein UND-Gatter 52, mit dessen Hilfe das Flip-Flop 24 zurückgestellt wird.

Die Takt/Datentrennschaltung 26 erhält ihr Eingangssignal vom Flip-Flop 22 und besteht im wesentlichen aus einem Taktabtast-Flip-Flop 60 sowie einem Datenabtast-Flip-Flop 62. Das erstgenannte Flip-Flop ist mit seinem Eingang unmittelbar an den Ausgang des Flip-Flops 22 angeschlossen, während das Flip-Flop 62 das Ausgangssignal des Flip-Flops 22 über eine Gatterlogik 64 mit den UND-Gattern 66 und 68 sowie dem ODER-Gatter 70 erhält. Die Datensignale DATl+ und DATl- sowie das Taktsignal CLKl- dienen der Steuerung der Abtastschaltung 28, während die Signale DA 71+ und CLKi+ an die Eingänge zweistufiger Schieberegister 72 und 74 gelegt sind. Die Konfiguration dieser Schieberegister und des an deren Ausgang angeschlossenen UND-Gatters 76 richtet sich nach dem Aufbau der aufgezeichneten Daten. Im vorliegenden Fall hat das Adreßmarkenfeld am Anfang vier Werte »1«. Somit stellen alle Werte »1« an den vier Stufen der Schieberegister 72 und 74 zusammen über das UND- Gatter 76 das Aktivierungssignal für das Flop-Flop 78 zur Verfügung, welches das UND-Gatter 80 aktiviert, um auf diese Weise die Adressen- und die Dateninformation wiederzugewinnen. Die Signalaufnahme und Signalverschiebung in den Registern 72 und 74 erfolgt

so mittels eines Taktsignals AYJ, welches den Takteingängen T dieses Registers zugeleitet wird.

Der Weg für den Empfang der übertragenen Informationsfolgen über das Verriegelungs-Flip-Flop 24 und die Abtastlogik 28 ist für verschiedene Daten/Taktkom binationen in den Fig. 4 bis 7 unter Bezugnahme auf Fig. 3 dargestellt. Zunächst wird angenommen, daß ein Taktimpuls auf der Leitung 20 ankommt und über den Schalteingang der Flip-Flops 22 und 24 bei Anwesenheit des Lesesignals am Eingang RD verriegelt wird. Dieses Lesesignal wird während der Datenwiedergewinnungsoperation von einer nicht dargestellten Einrichtung zur Verfügung gestellt. Der Taktsprang, welcher das Vorhandensein eines Taktbits »1« anzeigt, tritt am Eingang des Registers 30 auf und wird im Rhythmus des System taktes PDA durch das Schieberegister verschoben. Die Anwesenheit eines solchen Taktsprungs oder eines Datensprungs in der Position Al des Registers 30 aktiviert das UND-Gatter 52, an dessen anderem Eingang

if I).

das PD/1-Signal steht. Hierdurch wird das Flip-Flop 24 zurückgesetzt, so daß kein weiterer Sprung an den Eingang des Registers 30 gelangt, bis ein weiterer Sprung auf der Eingangsleitung 20 auftritt. Dieser einleitende Taktsprung wird im Rhythmus des PDA-Signals durch die Stufen des Schieberegisters verschoben, wobei die Frequenz des PD/1-Signals wenigstens dem achtfachen der Signalfolgefrequenz am Eingang 20 entspricht. Die Periodendauer dieser Eingangsfolgefrequenz entspricht dem Abstand zwischen zwei aufeinanderfolgenden Takt- und Datensprüngen. Die PDA-Fre quenz des Taktgebers SO könnte auch niedriger sein, jedoch ist die hier angegebene Lösung günstiger. Eine höhere PDA -Frequenz würde zwar die Abtastung verbessern, jedoch Schwierigkeiten hinsichtlich der Genauigkeit mit sich bringen.

Zur Zeit der Abgabe eines Taktsprungs vom Ausgang des Flip-Flops 24 an den Eingang des Registers 30 liefert das Flip-Flop 22 einen Taktsprung an den Eingang des Flip-Flops 60 und an die Eingänge der Logikschaltung 64. Weder diese Logikschaltung noch das Flip-Hop verriegelt diesen Taktsprung, ehe die angegebenen Signale auftreten. Wie man sieht, bleibt der Taktsprung im Flip-Flop 22 bis zur Zeit /120 verriegelt, d. h. bis ein Signalsprung in der Position /120 des Registers 32 angelangt ist. Der Taktsprung wird nach acht PDA -Impulsen zum Ausgang des Registers 30 verschoben und gelangt zu einem Eingang des ODER-Gatters 42 sowie zu einem Eingang des UND-Gatters 46. Unter der Annahme, daß das Flip-Flop 62 nicht gesetzt ist und folglich das Signal DATi+ am anderen Eingang des UND-Gatters 46 nicht ansteht, wird dieser Taktsprung vom Register 32 nicht aufgenommen, sondern läuft durch das ODER-Gatter 42 in die erste Position A9 des Schieberegisters 34. Gelangt er im Zuge der weiteren Verschiebung in der Position .412 des Registers 34 an, so wird das Flip-Flop 22 über das ODER-Gatter 23 zurückgestellt. Somit wird der Eingangstaktsprung im Flip-Flop 22 nicht verriegelt und dieser Taktsprung hat keinen Einfluß auf die Daten/Takttrennlogik 26. Der Sprung läuft vielmehr durch das Register 34 hindurch und über das UND-Gatter 44 zum Register 32, weil das Signal DATI— ansteht. Dies ergibt sich daraus, daß das Flip-Flop 22 kein Signal an seinem D-Einang empfangen hat, weil weder das Signal CLKi+ noch das Signal FONE+ erzeugt worden ist, d. h. den Zustand »1« angenommen hat. Demzufolge läuft ein solcher Sprung über das ODER-Gatter 48 durch die Position All bis Λ24 des Registers 32 und verschwindet, sofern nicht das UND-Gatter 40 aktiviert gewesen ist. Der bisher beschriebene Taktsprung hat somit keinen anderen Einfluß auf die Schaltung, als diese in Gang zu setzen und nach Empfang von zwei oder drei weiteren Sprüngen den ordnungsgemäßen Betrieb anlaufen zu lassen. Die Schaltungsanordnung nach Fig. 3 ist nach nur zwei oder drei ankommenden Sprüngen betriebsbereit, d. h. selbstanlaufend.

Zur gleichen Zeit, zu der der obengenannte Taktsprung in der Position A9 des Registers 34 ankommt, mag ein weiterer Sprung, d. h. ein Datensprung in Position Al des Register 30 eingangen sein. Diese Situation ergibt sich typischerweise beim Empfang des Adreßmarkenfeldes oder des. Datenfeldes. Nimmt man an, daß kein Sprung vorhanden ist, d. h. daß das Datenbit den Wert »0« hat, wie dies an der zweiten Stelle der Blockade von Fig. 1 zu sehen ist, so läuft kein weiterer Sprung durch die Schieberegister. Lediglich der einleitende Taktsprung wird wie oben beschrieben verarbeitet. Er befindet sich zu dieser Zeit in der Position A9 des Schieberegisters 34. Der nächste mögliche Sprung kann am Eingang 20 auftreten, wenn der Einleitungstaktsprung in die Postition /117 des Registers 32 gelangt ist. Nimmt man an, daß der Taktsprung den Wert »1« hat und somit ein Sprung am Flip-Flop 24 ankommt, so wird dieser zweite Taktsprung in den Flip-Flops 22 und 24 verriegelt. Er gelangt zur gleichen Zeit in Position Al des Registers 30, zu der der Einleitungstaktsprung in

ίο Position ΑΪ7 ankommt. War ein Taktimpuls oder ein Taktsprung im Abtast-Flop 60 gespeichert, so wäre er an die erste Stufe des zweistufigen Schieberregisters 74 weitergegeben worden, und zwar aufgrund des Schaltsignals aus der Position /117. Kommt der erste Taktsprung in der Position A18 des Registers 32 an, so werden die Flip-Flops 60 und 62 zurückgestellt. Gelangt er zur Position /120, so wird über das UND-Gatter 52 auch das Flip-Flop 24 zurückgestellt. Vor dem Rückstellen des Flip-Flops 22 durch das Signal aus der Position /120, im Grunde genommen infolge der durch das ODER-Gatter 23 eingeführten Verzögerung, wird die im Flip-Flop 22 gespeicherte Information durch das am Takteingang T des Abtast-Flip-Flops 60 anstehende Schaltsignal aus der Position A20 am Dateneingang D dieses Flip-Flops aufgenommen. Da der zweite Taktsprung im Flip-Flop 22 vor dessen Rückstellung verriegelt wurde, wird das Flip-Flop zum Zeitpunkt des Eingangs des Signals /120 am Schalteingang T des Flip-Flops 60 gesetzt, so daß das Ausgangsignals CLKl+ den »1« annimmt. Nunmehr ergeben sich folgende Zustände: Der erste Taktsprung bedindet sich in der Position /120 und der zweite in der Position A4, beide Flip-Flops 22 und 24 sowie das Flip-Flop 62 sind zurückgestellt, und das Flip-Flop 60 ist gesetzt und erzeugt das Signal CLKl+.

Betrachtet man die Signalfolge gemäß Fig. 1 so bedeutet dies, daß als nächstes Signal an der Eingangsleitung 20 ein Datensignal »0« ankommt. Folglich verbleiben die Flip-Flops 22 und 24 im Rückstellzustand, und der zweite Taktsprung durchläuft das Schieberegister 34, bis er zu derjenigen Zeit in die Position A12 gelangt, zu der der nächstmögliche Sprung in Position A4 des Registers 30 ist. Da das Flip-Flop 22 zurückgestellt ist, wird das Flip-Flop 62 zur Zeit /112 seinen Zustand nicht ändern und folglich das Signal DATiweiterhin den Wert »1« haben. Demzufolge läuft der zweite Taktsprung weiter durch das Schieberegister 34, bis er an der ersten Position /117 des Register 32 ankommt. Zu dieser Zeit wird das Signal CLKl+ der ersten Stufe des Registers 74 aufgeschaltet, so daß ihr Ausgang an den unteren Eingang des UND-Gatters 76 das Signal »1« abgibt. Alle anderen drei Eingänge haben weiterhin den Wert »0«, so daß dieses Gatter nicht aktiviert wird. Erreicht der zweite Taktsprung die Position /117 so wird die Position A9 zurückgestellt und wenn er zur Position Λ18 gelangt, erfolgt die Rückstellung der Flip-Flops 60 und 62. Zur Zeit, an der der zweite Taktsprung in der Position 17 war, sei angenommen, daß ein dritter Taktsprung in Position .41 ankommt. Somit werden die Ausgänge der Flip-Flops 22 und 24 auf»l« geschaltet und zeigen an, daß in ihnen ein Takt- oder ein Datensprung verriegelt ist. Kommt der zweite Taktsprung in Position Α2Ά an, so befindet sich der dritte Taktsprung in Position A4 und das Flip-Flop 60 wird umgeschaltet. Dieses Signal wird in die erste Stufe des zweistufigen Schieberegisters 74 verschoben, welches in seiner ersten Stufe bereits ein Signal »1« hat, welches nunmehr in die zweite Stufe verschoben

wird. Damit haben die Ausgänge beider Stufen des Schieberegisters 74 den Signalwert »1«, der auch an den beiden unteren Eingängen des Gatters 76 anliegt. Dieses Verschieben im Register 74 tritt auf, wenn der dritte Taktsprung sich in Position AVJ des Registers 32 befindet. Steht ein Sprung in Position AVJ an, so wird die Position A9 des Registers 34 zurückgestellt. Das Flip-Flop 62 kann in keinem Fall Taktsprünge zur Abtastung empfangen, weil es nur zum Empfang von Datensprüngen eingerichtet ist. Der Grund hierfür ist folgender: Ein Signal, welches zu einem Zeitpunkt ansteht, an dem ein Sprung sich in der Position AU oder Λ20 befindet, wird über das ODER-Gatter /123 das Flip-Flop 22 zurückstellen, ehe der Sprung im Register 30 in Position AU anlangt, d. h. zu derjenigen Zeit, zu der das Flip-Flop 62 auf Speicherung des inhaits des Flip-Flops 22 umgeschaltet wird. Da das Flip-Flop 22 zur Zeit, wo der Sprung in Position /112 ist, rückgestellt ist, wird der Taktsprung im Flip-Flop 62 nicht abgetastet. Mit Signalen »1« in beiden Stufen des Registers 74 werden weiterhin Werte »1« eingegeben und der Signalzustand an den beiden unteren Eingängen des UND-Gatters 76 bleibt bestehen. Ist erst einmal das Flip-Flop 78 gesetzt, so ist die Schaltungsanordnung in Gang gesetzt, um nutzbare Daten wiederzugewinnen. Der Binärzustand des Registers 74 und des UND-Gatters 76 ist dann ohne weitere Bedeutung.

An diese Blocklücke, welche einige Taktimpulse lang sein kann aber wenigstens drei Takt- und Datenbits lang sein sollte, schließt sich das Adreßmarkenfeld an. Dieses wird dadurch erkannt, daß seihe ersten vier Bits, d. h. die ersten und zweiten Datenbits durch Sprünge, d. h. Wert »1« dargestellt sind. An diese vier aufeinanderfolgenden Werte »1« schließt sich die Adresse an, welche aus einer beliebigen Kombination von Datenbits bestehen kann. Die Verarbeitung der Adreßmarke wird nachfolgend anhand von Fig. 3 erläutert. Befindet sich der letzte Taktsprung der Blocklücke in Position AVJ, so tritt üblicherweise der erste Taktsprung der Adreßmarke in Position Al auf. Hat der letzte Taktsprung der Blocklücke die Position /420 erreicht, so wird das Flip-Flop 60 gesetzt. Gleiches geschieht mit dem Flip-Flop 62, wenn der erste Taktsprung der Adreßmarke die Position /412 erreicht und der erste Datensprung der Adreßmarke in Position A4 anlangt. Der erste Datensprung der Adreßmarke wird in allen Fällen über das ODER-Gatter 42 in Position /49 des Registers 34 aufgenommen. Da jedoch das Flip-Flop 62 jetzt gesetzt ist und das Signal DATL+ den Wert »1« hat, ist das UND-Gatter 46 voll durchgeschaltet und leitet den gleichen von Position A9 aufgenommen Sprung über das ODER-Gatter 48 zur Position AVJ des Registers 32, welches damit den Impuls in Position /19 zurücksetzt. Folglich wird der erste Taktsprung im Register 34 vom Register 32 nicht aufgenommen, weil das Signal DATL- nicht den Wert »1« hat und folglich das UND-Gatter 44 gesperrt ist. Befindet sich der erste Datensprung in der Position /417, so empfangen die Register 72 und 74 jeweils den Wert »1«, weil beide Flip-Flops 60 und 62 gesetzt sind. Kommt der erste Datensprung in Position /418 an, so werden die Flip-Flops 60 und 62 zurückgesetzt. Das Flip-Flop 60 wird erneut gesetzt, wenn der erste Datensprung sich in Position /420 und der zweite Taktsprung sich in Position A4 befindet. Gelangt hierauf der zweite Taktsprung in die Position -412 und der zweite Datensprung in die Position A4, so wird das Flip-Flop 62 erneut gesetzt. Damit wird die oben erwähnte Operation für den zweiten Datensprung wiederholt.

Dieser wird also vom Register 32 aufgenommen, welches die Rückstellung dieses Impulses in der Position /49 bewirkt und dementsprechend auch, wenn der zweite Datensprung die Position AVJ einnimmt. Wie bereits erwähnt, ist die Aufnahme des zweiten Taktsprungs durch das Register 32 durch das UND-Gatter 44 zu dieser Zeit gesperrt, und die Register 72 und 74 werden erneut fortgeschaltet, so daß ihre Eingänge den Signalwert »1« haben. Das UND-Gatter 76 ist dabei voll durchgeschaltet und setzt das Flip-Flop 78, dessen Ausgangssignal FONE+ den Wert »1« annimmt. Dieses aktiviert das Gatter 80, welches somit jegliche auf der Leitung 83 aus der zweiten Stufe des Register 72 ankommenden Daten hindurchläßt. Nach dem Setzen

is des Flip-Flops 78 bleibt es im gesetzten Zustand, unabhängig vom Binärzustand, der an den Eingängen des UND-Gatters 76 stehenden Signale. Folglich spielt es auch keine Rolle, welchen Zustand das Signal CLKl+ annimmt. Das Flip-Flop 78 kann beispielsweise auf grund eines Fehlerzustandes zurückgesetzt werden.

Ist das Flip-Flop 78 erst einmal gesetzt, so ist das UND-Gatter 40 über die Leitung FONE+ für den Empfang des Ausgangssignales der Position /424 des Registers 32 aktiviert, wenn das Signal CLKl- den Wert »1« hat, d. h. wenn das Flip-Flop 60 zurückgestellt ist. Wurden in der Adreßmarke einmal die vier Signale »1« als das erste Paar von Takt- und Datensprüngen abgetastet, so folgt hierauf ein Taktsignal »0«, d. h. das Fehlen eines Taktsprunges, welches nur im Adreßmar kenfeld oder im Falle eines Fehlers eingeschoben ist. Das Taktsignal »0« dient im Adreßmarkenfeld zur Erzeugung eines einmaligen und eindeutigen Musters von Takt- und Datenbits, welche vom Rechnerprogramm zumindest hinsichtlich der Taktbits »0« nicht geändert werden kann durch ein System, wo nur die Hardwarelogik in der Lage ist, Taktsignale »0« zu schreiben.

Zur Zeit wenn der zweite Datensprung in Position /420 ankommt, fehlt ein Taktsprung in der Position A4,

AO d. h. er hat den Wert »0«. Da das Flip-Flop 60 beim Eintritt des zweiten Datensprungs in die Position /418 zurückgestellt wurde und mangels Empfang von Taktsprüngen zurückgestellt geblieben ist, wird der zweite Datensprung vom Ausgang der Position A24 über das UND-Gatter 4ö und das ODER-Gatter 42 zur Position A9 geleitet. Wenn also der zweite Datensprung in Position /49 steht, ist ein dritter Datensprung in Position Al, welcher im Fall der Signalfolge von Fig. 1 den Wert »1« hat. Befindet sich ein zweiter Datensprung in der Posi tion All und der dritte Datensprung in der Position /44, so wird das Flip-Flop 62 gesetzt. Gelangt der zweite Datensprung in die Position AVJ, so wird das Register 72 fortgeschaltet und liefert ein Datenausgangssignal auf der Leitung 81. Außerdem wird zu dieser Zeit die Position A9 des Registers 34 zurückgestellt, wobei der zweite Datensprung sich in Position AVJ befindet und der dritte Datensprung eliminiert, d. h. als Position /49 zurückgestellt wurde. Auch das zweite Datenbit, welches im Adreßmarkenfeld den Wert »0« hat, wird in Position Al angezeigt oder, in anderen Worten, ein Sprung wird in Position Al nicht angezeigt. Der zweite Datensprung läuft erneut zurück zu Position Ά9 und wenn er zur Position AU gelangt, befindet sich der vierte Datensprung des Adreßmarkenfeldes in Position A4. Das Flip-Flop 62 wird dann gesetzt. Wenn der zweite Datensprung zur Position AVJ gelangt, findet erneut die Verschiebeoperation des Register 72 statt, wodurch Datenausgangssignale auf der Leitung 81 auf-

treten. Wird der zweite Datensprung von der Position A20 empfangen und nimmt man an, daß sich ein Taktsprung in Position A4 befindet, so wird das Flip-Flop 60 gesetzt. Steht ein solcher Taktsprung dann in Position A12 an und nimmt man an, daß ein Datensprung sich in Position A4 befindet, so wird das Flip-Flop 62 gesetzt. Zum Zeitpunkt eines solchen Taktsprunges in Position AYI werden beide Register 72 und 74 umgeschaltet und liefern über das Register 72 Ausgangssignale an der Leitung 81. Die zuvor beschriebenen Operationen laufen weiter und zwar abhängig davon, ob ein Datenbit den Wert »1« oder den Wert »0« hat. Die entsprechenden Angaben erscheinen auf der Ausgangsleitung 81. Abhängig davon, ob das Taktbit den Wert »1« oder »0« hat, wird die Operation bezüglich der Schleife vom Ausgang der Position A24 über das UND-Gatter 40 hergestellt oder in dem Fall, wo das Taktbit den Wert »1« hat, wird das Register 82 oder 34 benutzt, je nach Zustand des Datenabtast-Flip-Flops 62. Hiervon abhängig wird entweder das UND-Gatter 44 oder das UND-Gatter 36 aktiviert. Im letztgenannten Fall wird das Register 32 benutzt, wobei zu bemerken ist, daß ein Sprung immer von der Position A9 des Registers 34 aufgenommen wird. Wenn jedoch der Sprung auch in der Position .417 des Registers 32 ankommt, so wird der Sprung in der Position A9 zurückgestellt oder gelöscht.

Die nachfolgend beschriebenen Fig. 4 bis 7 zeigen in vereinfachter Darstellung den Weg der Signalsprünge durch die Schaltungsanordnung gemäß Fig. 3 bei bestimmten Zuständen der Datenfolge. Fig. 4 zeigt den Weg eines Datensprungs (Datenbit »1«), gefolgt von seinem Taktsprung (Taktbit »1«), der vom Flip-Flop 24 über die Gatterlogik 38 zum Register 32 führt, von dem aus das Signal, ohne weiterbenutzt zu werden, fallengelassen wird. Fig. 4 zeigt darüber hinaus als zweites Beispie! den Weg eines Datenbits »1« gefolgt von einem Taktbit »0«, für den Fall, daß das Flip-Flop 78 nicht gesetzt wurde. Der Weg gemäß Fig. 4 ergibt sich im ersten Beispiel dadurch, daß das Datenbit »1« vom Abtast-Flip-Flop 62 festgestellt wird, das seinerseits das Signal DAT+ auf »1« setzt und das UND-Gatter 46 aktiviert. Das Datenbit »1« fällt beim ersten Beispiel aus dem Register 32 heraus und wird nicht vom Register 38 aufgenommen, weil das nachfolgende Bit den Wert »1« und folglich das Signal CLKl- den Wert »0«. Letzteres ergibt sich aus der Tatsache, daß das Taktabtast-Flip-Flop 60 zu einer Zeit gesetzt wurde, zu der sich das Datenbit in der Position ,420 befand. Hinsichtlich des zweiten erwähnten Beispiels wird der Weg gemäß Fig. 4 deshalb durchlaufen, weil das Signal DATi+ den Wert »1« hat und das Flip-Flop 78 nicht gesetzt wurde. Damit ist das UND-Gatter 40 gesperrt.

Fig. 5 zeigt den Datenweg, wenn auf ein Taktsignal »1« ein Datensignal »1« folgt. Beide Signale werden von der Position A9 des Registers 34 aufgenommen und zwar unabhängig von anderen Signalzuständen. Jedoch erfolgt eine Rückstellung in Position A9, wenn das Signal gleichzeitig in Position AYl eingeht. Das Signal DATl+ hat den Wert »0«, weil das Flip-Flop 62 zur Zeit AlS zurückgestellt wird. Somit wird das Taktsignal »1« durch das Register 34 hindurch und aus diesem heraus verschoben, wenn auf das Taktsignal »1« ein Datensignal »1« folgt.

Schließt sich hingegen an das Taktsignal »1« ein Datensignal »0« an, wie dies in Fig. 6 wiedergegeben ist, und ist folglich das Flip-Flop 60 durch das Datensignal »0« nicht gesetzt worden, so hat das Signal DA 71— den Wert »1«. und das UND-Gatter 44 wird aktiviert.

Es empfängt das Taktsignal »1« aus der Position A16 und überträgt es nach Position AYl des Registers 32. Dieses Taktsignal »1« wird dann aus dem Register 32 hinausgeschoben. Im zuvor anhand von Fig. 5 erörter-

s ten Fall, wo auf das Taktsignal »1« ein Datensignal »1« folgte, wurde der Weg von Position .416 nach Position .417 vom Taktsignal nicht beschritten, weil das Datensignal »1« das Flip-Flop 62 setzt.
In Fig. 7 ist der Durchlauf eines Datenbits »1« wiedergegeben, wenn das Flip-Flop 78 gesetzt wurde und auf das Datenbit ein Taktbit »0« folgt. Der Rückkopplungsweg von der Position ΑΊΑ zur Position A9 ist gegeben , weil das Signal FONE+ den Wert »1« hat und das Flip 78 gesetzt ist und weil außerdem das abgetastete Taktsignal »0« das Flip-Flop 60 nicht setzt und somit das Signal CLKi- den Wert »1« annimmt. Damit wird das UND-Gatter 40 durchgeschaltet und das Datensignal »1« gelangt von der Position .424 zum Eingang gemäß Position A9 des Registers 34. Nach den Fig. 6 und 7 kommt der Weg vom Ausgang des Registers 34 zum Eingang des Registers 32 zustande, so daß geeignete Zeitgebersignale entstehen, wenn auf ein Taktsignal »1« ein Datensignal »0« folgt. Hierdurch wird das Sprungsignal in der Position .420 empfangen und ermöglicht über das Flip-Flop 60 das Abtasten des Taktsprungs. Wäre ein solcher Signalweg nicht gegeben, weil kein Datensprung vorhanden ist, d. h. das Datenbit den Wert »0« hat, so würde dieses Bit nicht als Sprung in Position /120 vorhanden sein und folglich würde der nächste mögliche Taktsprung, der in Position A4 des Registers 30 gewesen wäre, nicht abgetastet worden sein. Der Signal weg vom Ausgang des Registers 32 zum Eingang des Registers 34 kompensiert die Tatsache, daß ein Taktsignal »0« auf ein Datensignal »1« gefolgt ist, indem es ein Datensignal »1« durchgeschaltet hat, auf welches kein Taktsignal »1« folgte. Dieses Signal wird in Position A12 benötigt, um über das Flip-Flop 62 das Abtasten des nächsten Datensignals »1« zu ermöglichen. Andernfalls, d. h. bei Fehlen eines solchen Taktsignals »1« würde kein Sprung in die Position .412 einlaufen. Dieser wird jedoch zum Abtasten des nächsten Datensprungs benötigt.

Wie man sieht, kann die Schaltungsanordnung gemäß der Erfindung Datensprünge oder deren Fehlen sowie Taktsprünge und deren Fehlen abtasten und Takt- und Datensprünge voneinander trennen. Die Trennung erfolgt mit Hilfe der Logikschaltung 26, während das Abtasten durch die Logik 28 geschieht. Letzteres ist auch dann möglich, wenn Daten oder Taktsprünge gegenüber dem Idealzustand verfrüht oder verspätet eintreffen. Bezogen auf das Abtasten von Datensprüngen befindet sich der Datensprung in Position A4, wenn der Taktsprung in Position A12 liegt. Das Flip-Flop 22 bleibt durch diesen Sprung in Position .44 während der gesamten Zeitspanne gesetzt, während der dieser Sprung durch alle Positionen .41 bis /48 des Registers 30 hindurchläuft. Das Flip-Flop 22 wird erst zurückgesetzt, wenn nach einem Sprung ein Gatterverzögerungssignal in Position .412 oder in Position /120 empfangen wird.

Im Idealzustand wird ein solcher Datensprung in Position A4 durch ein Signal aus Position /112 des Registers abgetastet wodurch das Flip-Flop 62 geschaltet wird. Tritt der Datensprung verspätet ein, ist also der Taktsprung in Position 12 und der Datensprung hat beispielsweise gerade das Flip-Flop 22 gesetzt oder wurde beispielsweise gerade in Position Al empfangen, so wird dieser Datensprung abgetastet, obwohl er um die halbe Breite des Registers 30 verspätet ankommt. Träfe

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ein solcher Datensprung verführt ein, d. h. wäre beispielsweise der Datensprung in Position AS des Registers 30. wenn der Taktqprung nach Position ,412 gelangt ist, so wird der Datensprung trotzdem erfaßt. Die zeitliche Durchlauflänge des Registers 30 ist gleich s der Zeitspanne zwischen zwei aufeinanderfolgenden Takt- und Datensprüngen. Man kann auch sagen, daß die Zeitgabe in bezug auf das vom Register 30 gebildete Zeitfenster gleich einer halben Länge der Datenzeile ist, wobei eine Datenzelle gleich der Zeitspanne zwisehen zwei aufeinanderfolgenden Datensprüngen entspricht. Folglich beträgt die zulässige Toleranz beim erfindungsgemäßen System 25% der Länge einer vollständigen Datenzelle.

Im Rahmen der Erfindung sind verschiedene Abwandlungen der als Ausführungsbeispiel beschriebenen Schaltungsanordnung möglich. Beispielsweise können die Register 30, 32 und 34 mehr oder weniger als acht Stufen aufweisen. Auch kann man das Register 34 weglassen, indem man stattdessen eine ausreichende Gatterlogik verwendet, welche für das Register 32 die im gezeigten Ausfuhrungsbeispiel durch das Register 34 ausgeübte Funktion übernimmt. Diese Möglichkeit ersieht man aus den Fig. 4 bis 7 dadurch, das zu jeder Zeit jeweils nur entweder das Register 32 oder das Register 34 benötigt wird. In Fig. 4 läuft der Datensprung »1« immer durch das Register 32 und in Fig. S durch das Register 34. Dies gilt auch für die Datenwege nach den Fig. 6 und 7, welche den zusätzlichen Datenweg für die Kompensation eines Takt- oder Datensi- gnals »0« zeigen.

Hierzu 2 Blatt Zeichnungen

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Claims (17)

Patentansprüche:

1. Schaltungsanordnung zum Wiedergewinnen von Datensignalen aus einer mit einer ersten Fre- s quenz auftretenden Folge abwechselnd aufeinanderfolgender Takt- und Datensignale mit zwei hintereinandergeschalteten Verzögerungseinrichtungen, gekennzeichnet durch

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a) eine der ersten Verzögerungseinrichtung (30) vorgeschaltete Empfangsschaltung (22, 24) für die Signalfolge;

b) einen Verschiebetaktsignale {PDA) für die beiden Verzögerungseinrichtungen (30, 32) liefern- is den Taktgeber (50) solcher Frequenz, daß zu jeder gegebenen Zeit sich in jeder der beiden Verzögerungseinrichtungen nicht mehr als ein Signalbit befindet und die Taktfrequenz das n-fache der Signalfolgefrequenz beträgt;

c) eine einen Teil der zweiten Verzögerungseinrichtung (32) bildende Stufe (A20), welche den Standort eines Bits etwa in der Mitte seines Weges duch diese Verzögerungseinrichtung anzeigt;

d) einen auf diese Anzeige ansprechenden ersten Logikschaltkreis (23, 22) zur Feststellung, ob die erste Verzögerungseinrichtung (30) ein weiteres Daten- oder Takt-Bit empfangen hat; sowie

e) einen von der genannten Anzeige (420) gesteuerten Abtastschaltkreis (60, 62), welcher bei Ko- inzidenz von Anzeigesignal und Eingangssignal einen Ausgangsdatenimpuls liefert.

2. Schaltungsanordnung «ach Anspruch 1, dadurch gekennzeichnet, daß in der Empfangsschaltung (22, 24) ein erstes Speicher-Flip-Flop (24) zum Speichern jedes der empfangenen Bits vorgesehen und diesem eine erste Löschschaltung (52) zugeordnet ist, welche beim Einlauf des Bits in die erste Verzögerungseinrichtung (30) das Bit im Speicher-Flip-Flop löscht.

3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß die erste Löschschaltung ein mit seinen beiden Eingängen an die erste Stufe (Al) der ersten Verzögerungseinrichtung (30) und den Taktgeber (50) angeschlossenes UND-Gatter (52) enthält, dessen Ausgang mit dem Rückstelleingang (R) des ersten Speicher-Flip-Flops (24) verbunden ist.

4. Schaltungsanordnung nach Anspruch 2 oder 3, so dadurch gekennzeichnet, daß an den Eingang (20) ferner ein zweites Speicher-Flip-Flop (22) angeschlossen und diesem eine zweite Löschschaltung (23) zugeordnet ist, welche das gespeicherte Bit löscht, sobald der erste Logikschaltkreis (23,22) den Empfang des weiteren Bits durch die erste Verzögerungseinrichtung (30) feststellt.

5. Schaltungsanordnung nach einem der Ansprüche 1 bis 4, gekennzeichnet durch eine ebenfalls durch die Verschiebetaktsignale (PDA) fortschaltbare dritte Verzögerungseinrichtung (54), deren Eingang (/49) über eine erste Logikschaltung (36) entweder an den Ausgang (AS) der ersten Verzögerungseinrichtung (30) oder an den Ausgang (/424) der zweiten Verzögerungseinrichtung (32) anschließbar ist; und eine einen Teil der dritten Verzögerungseinrichtung (34) bildende Stufe (All), welche den Standort eines Bits etwa in der Mitte seines Weges durch diese Verzögerungseinrichtung anzeigt und an den ersten Logikschaltkreis (23, 22) meldet.

6. Schaltungsanordnung nach Anspruch 4 und 5, dadurch gekennzeichnet, daß die zweite Löschschaltung ein mit seinen beiden Eingängen an die Mittelstufen (A20, ΑΏ.) der zweiten und der dritten Verzögerungseinrichtungen (32, 34) angeschlossene ODER-Gatter (23) enthält, dessen Ausgang mit dem Rückstelleingang (R) des zweiten Speicher-Flip-Flops (22) verbunden ist.

7. Schaltungsanordnung nach Anspruch S oder 6, dadurch gekennzeichnet, daß ein die erste Logikschaltung (36) umfassender zweiter Logikschaltkreis (28) das gleichzeitige Durchlaufen eines Bits durch die zweite und durch die dritte Verzögerungseinrichtung sperrt.

8. Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet, daß die zweite Verzögerungseinrichtung (32) bei Empfang eines Bits ein Löschsignal für das gleichzeitig am Eingang (49) der dritten Verzögerungseinrichtung (34) ankommende Bit erzeugt.

9. Schaltungsanordnung nach Anspruch 8, dadurch gekennzeichnet, daß ein Ausgang der ersten Stufe (AYl) der zweiten Verzögerungseinrichtung (32) mit einem Löscheingang der ersten Stufe (A9) der dritten Verzögerungseinrichtung (34) verbunden ist.

10. Schaltungsanordnung nach einem der Anspruches S bis 9, dadurch gekennzeichnet, daß eine dem Eingang (AYl) der zweiten Verzögerungseinrichtung (32) vorgeschaltete zweite Logikschaltung (38) diesen Eingang entweder mit dem Ausgang der ersten (30) oder der dritten Verzögerungseinrichtung (34) verbindet;

und daß die Takt- und die Datenbits entweder einen ersten (»1«) oder einen zeiten (»0«) binären Wert haben und die beiden Logikschaltungen (36, 38) derart ausgelegt sind, daß

a) ein Datenbit vom ersten Binärzustand (»1«) die erste und dann die zweite Verzögerungseinrichtung durchläuft, wenn ihm ein Taktbit vom ersten oder vom zweiten Binärzustand folgt (Fig. 4),

b) ein Taktbit vom ersten Binärzustand (»1«) die erste und dann die dritte Verzögerungseinrichtung durchläuft, wenn ihm ein Datenbit vom ersten oder zweiten Binärzustand folgt (Fig. 5).

11. Schaltungsanordnung nach Anspruch 10, gekennzeichnet durch eine Einrichtung (60-70), welche ein Synchronisiersignal (CVLKl-) erzeugt, wenn das nächstankommende Datenbit verwertbare Informationen enthält, und wobei die beiden Logikschaltungen (36, 38) auf den Binärzustand der Bits ansprechen und das Verschieben der Bits durch die drei Verzögerungseinrichtungen (30, 32, 34) wie folgt steuern:

a) ein Datenbit vom ersten Binärzustand (»1«) durchläuft nacheinander die erste (30), die zweite (32) und die dritte Verzögerungseinrichtung (34), wenn ihm ein Taktbit vom zweiten Binärzustand (»0«) folgt und das Synchronisiersignal vorhanden ist (Fig. 7),

b) ein Taktbit vom ersten Binärzustand (»1«) durchläuft nacheinander die erste (30), die dritte (34) und die zweite Verzögerungseinrichtung (32),

wenn ihm ein Datenbit vom zweiten Binärzustand (»0«) folgt (Fig. 6).

12. Schaltungsanordnung nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, daß die Verzögerungseinrichtungen (30, 32, 34) durch aus mehreren bistabilen Stufen (A) bestehende Schieberegister gebildet sind.

13. Schaltungsanordnung nach Anspruch 12, dadurch gekennzeichnet, daß das erste (30) und das zweite Schieberegister (32) die gleiche Anzahl (n) von Stufen (A) aufweist.

14. Schaltungsanordnung nach Anspruch 5 und

13, dadurch gekennzeichnet, daß alle drei Schieberegister (30,32,34) die gleiche Anzahl von Stufen (A) aufweisen.

15. Schaltungsanordnung nach Anspruch 13 oder

14, dadurch gekennzeichnet, daß die Schieberegister jeweils acht Stufen aufweisen.

16. Schaltungsanordnung nach einem der Ansprüche 1 bis 15, gekennzeichnet durch eine Einrichtung (/120, 60) zur Erzeugung eines Abtastsignales für den Abtastschaltkreis (60,62), sobald ein Bit etwa in der Mitte seines Weges durch die zweite Verzögerungseinrichtung (32) angelangt ist, wobei die Verschiebefrequenz derart gewählt ist, daß der zeitliche Abstand zwischen dem die Mittelposition erreichenden Bit um dem nächsten vom Eingangsspeicher-Flip-Flop (24) empfangenen Bit nicht größer ist als die Laufzeit eines Bits vom Eingang zur Mittenposition der Verzögerungseinrichtung.

17. Schaltungsanordnung nach Anspruch 16, dadurch gekennzeichnet, daß an den Ausgang des Abtastschaltkreises (60, 62) eine dritte Logikschaltung (72,74,76) zum Feststellen des Vorhandenseins eines vorgegebenen Musters von Takt- und Datensignalen angeschlossen ist und ein Aktivierungssignal (83) für ein im Weg der Datensignale liegendes Gatter (80) liefert.