DE3927580C2 - - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf ein Verfahren und eine Schaltungsanordnung zur Detektierung periodischer Synchron- Bitmuster in einer Folge zu Datenwörtern gruppierbarer serieller Datenbits nach dem Oberbegriff des Patentanspruchs 1 bzw. 6.

Speziell handelt es sich dabei um die Detektierung von Synchronmustern in seriellen digitalen Daten und die Umsetzung der seriellen digitalen Daten in parallele digitale Daten, welche in bezug auf die detektierten Synchronmuster ausgerichtet sind. Eine solche Technik ist speziell in digitalen Videorecordern verwendbar.

Digitale Videodaten entstehen typischerweise in paralleler Form; sie werden jedoch in serieller Form aufgezeichnet. Bei Wiedergabe werden die seriellen Daten sodann in eine parallele Form rückumgesetzt. Synchronmuster, d.h. Ketten von Bits, die in einer vorgegebenen Folge in regelmäßigen Intervallen in den seriellen Daten eingebettet sind, dienen als Schlüssel der Teilung der seriellen Daten in die gleichen Bytes von parallelen Daten, welche die ursprünglichen parallelen Daten gebildet haben. Dieses Verfahren kann auch als Ausrichtung der Byte-Grenzen zu ihren ursprünglichen Lagen aufgefaßt werden.

Es sind zwei Phänomene bekannt, welche die Ausrichtung der rückgewonnenen parallelen Daten mit den ursprünglichen parallelen Daten beeinflussen. Beim ersten Phänomen handelt es sich um die Tendenz eines "Schlupfs" des Synchronmusters, d. h., das Synchronmuster tritt entweder geringfügig vor oder nach dem Ende des normalen Intervalls zwischen Synchronmustern auf, was typischerweise durch zwischen Synchronmustern auftretende "Ausfälle" bedingt ist. Es ist daher wünschenswert, daß eine Synchron-Detektorschaltungsanordnung ein Synchronmuster unabhängig von einem Bit-Schlupf in einem akzeptablen Bereich zur Vermeidung eines Video-Datenverlustes zu erkennen vermag.

Das andere Phänomen besteht in einem Ausfall von erkennbaren Synchronmustern, der am Beginn eines Blocks typischerweise aufgrund von Fehlern oder Ausfällen im Bereich des Synchronmusters auftritt. Es ist möglich, daß Videodaten trotz des Fehlens eines oder gar mehrerer Synchronmuster dennoch vorhanden sind. Es ist daher wünschenswert, eine Synchron-Detektorschaltungsanordnung zu schaffen, die ein Synchronmuster unabhängig von einem Ausfall in einer vorgegebenen Zeitperiode nach dem normalen Intervall zwischen Synchronimpulsen normal detektiert.

Weiterhin arbeitet eine konventionelle, beispielsweise aus der DE-OS 28 55 676 bekannten Synchron-Detektorschaltungsanordnung generell mit der Folgefrequenz der seriellen Daten statt mit einer kleineren Folgefrequenz der parallelen Daten. Für eine derartige Schaltungsanordnung ist daher typischerweise eine sehr schnelle Logik erforderlich, welche wiederum mehr Leistung erfordert und daher für eine LSI- Integration weniger geeignet ist als eine mit einer kleineren Parallel-Taktfolgefrequenz arbeitende Logik. Es ist daher wünschenswert, eine Synchron-Detektorschaltungsanordnung zu schaffen, in der mindestens der größte Teil der Schaltungsanordnung mit einer Parallel-Taktfolgefrequenz arbeitet.

Zu diesem Zweck ist es zunächst bekannt, die ankommenden seriellen Daten ohne die Notwendigkeit einer richtigen Ausrichtung in parallele Datenwörter umzusetzen. Die Synchron-Detektion wird dann für die parallelen Daten mit der Parallel-Taktfolgefrequenz durchgeführt. Eine Anordnung, wie beispielsweise eine Trichterschiebeschaltung, schiebt sodann die parallelen Daten in ihre ursprüngliche Ausrichtung unter Ausnutzung der Stelle des detektierten Synchronmusters als Führungsgröße. Es wird also der ankommende Datenstrom stets bitweise verarbeitet. Erst nach Erkennung des Synchronwortes erfolgt eine Einteilung in Worte.

Entsprechendes gilt auch für die aus diesen DE-PSen 29 33 948, 29 51 758 und 35 40 572 bekannte Schaltungsanordnung und Verfahren.

Ein derartiges System ist beispielsweise auch in der US-PS 44 14 677 beschrieben. Die spezielle in dieser Druckschrift beschriebene Technik nutzt die Identifizierung von sich wiederholenden, um ein Blockintervall beabstandeten Mustern aus. Dazu ist zum Halten der Daten während des Suchens eines Synchronsignals ein beträchtlicher Speicherraum (typischerweise mit einer Länge von vier oder mehr Synchronblöcken) erforderlich. Unter der Annahme, daß Synchronmuster in der Datenfolge gleich beabstandet sind, ist es weiterhin erforderlich, die Zuverlässigkeit der Detektierung des ersten Daten-Synchronblocks eines auf einem Band aufgezeichneten Sektors zu erhöhen, damit "Vor"-Synchronmuster ausgenutzt werden können, die in Intervallen auftreten, welche kürzer als die normalen Blöcke sind.

Die US-PS 46 46 328 beschreibt ein Synchron-Detektorschema, bei dem Daten mit einem Drittel der seriellen Byte-Folgefrequenz verarbeitet werden, so daß die Notwendigkeit einer sehr schnellen Logik reduziert ist. Die grundsätzliche Lösung erweist sich jedoch für eine Verarbeitung mit jeder anderen Folgefrequenz als ungeeignet. Die in dieser Druckschrift beschriebene Technik ist daher wahrscheinlich für Videorecorder nicht geeignet, in denen Daten typischerweise in Bytes mit 8 Bit organisiert sind.

Die US-PS 46 80 766 beschreibt ein System zur Decodierung und Prüfung einer Synchronblockadresse. Dabei ist die Ausnutzung eines Datenformates notwendig, für das erforderlich ist, daß die Adresse zur Decodierung des Blockrestes mit sehr hoher Zuverlässigkeit unabhängig decodiert wird. Zur Realisierung dieses Schemas sind drei gesonderte Trichter bzw. Trommelschiebeschaltungen erforderlich.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Detektierung periodischer Synchronmuster in einer Folge serieller Daten-Bits anzugeben, welches die Synchron- Detektierung und Umsetzung in richtig ausgerichtete Daten mit einer Worttaktfrequenz erlaubt. Es ist ferner Aufgabe der Erfindung, eine hierfür geeignete Schaltungsanordnung anzugeben.

Diese Aufgabe wird bei einem Verfahren und einer Schaltungsanordnung der eingangs genannten Art erfindungsgemäß durch die Merkmale des kennzeichnenden Teils des Patentanspruchs 1 gelöst.

Weiterbildungen sowohl hinsichtlich des erfindungsgemäßen Verfahrens als auch der erfindungsgemäßen Schaltungsanordnung sind Gegenstand entsprechender Unteransprüche.

Die erfindungsgemäße Schaltungsanordnung enthält dabei eine Anordnung zur Aufnahme von parallelen Daten, zur Detektierung eines Synchronmusters in den parallelen Daten, zur Erzeugung eines Synchronimpulses als Funktion der Detektierung des Synchronmusters sowie zur Festlegung einer tatsächlichen Stelle des Synchronmusters und Erzeugung eines ein Maß für diese Stelle darstellenden Stellungssignals. Weiterhin ist eine Anordnung zur Aufnahme des Stellungssignals, zum Vergleich der tatsächlichen Stellung mit einer durch ein Erwartungsstellungssignal angegebenen erwarteten Stelle sowie zur Erzeugung eines Schlupfsignals vorgesehen, das ein Maß für einen Grad von Schlupf zwischen der erwarteten Stelle und der tatsächlichen Stelle ist. Das Schlupfsignal wird in einen ersten Signalgenerator eingespeist, welcher ein Synchron-in Fenster-Signal erzeugt, wenn der Schlupfgrad in einem annehmbaren Fenster liegt. Ein zweiter Signalgenerator erzeugt ein Synchronfundsignal als Funktion des Vorhandenseins sowohl des Synchronimpulses als auch des Synchron-in Fenster-Signals. Dieses Synchron-in Fenster-Sig­ nal bewirkt die Pufferung des Stellungssignals durch einen Puffer sowie die Erzeugung eines Schiebesignals als Funktion des Synchronfundsignals, das in einem Komparator eingespeist wird. Ein dritter Signalgenerator erzeugt ein Schwellwert­ signal mit einem ein Maß für das annehmbare Fenster darstel­ lenden Wert, das zur Einstellung des annehmbaren Fensters in den ersten Signalgenerator eingespeist wird. Das Schwell­ wertsignal nimmt einen ersten Wert an, wenn das Synchron­ fundsignal in einem vordefinierten Intervall gefunden wird, und nimmt einen zweiten, im Vergleich zum ersten Wert größeren Wert an, wenn das Synchronfundsignal während des vordefinierten Intervalls nicht gefunden wird.

Es kann weiterhin ein an einen Detektor angekoppelter Umsetzer zur Aufnahme serieller Daten und Umsetzung dieser seriellen Daten in parallele Daten vorgesehen sein. An den Umsetzer und den Puffer kann eine Anordnung zur Neuausrich­ tung der parallelen Daten auf der Basis des Verschiebesig­ nals angekoppelt sein.

Die Erfindung wird im folgenden anhand von in den Figuren der Zeichnung dargestellten Ausführungsbeispielen näher beschreiben. Es zeigt:

Fig. 1 ein funktionelles Blockschaltbild einer Ausfüh­ rungsform einer erfindungsgemäßen Schaltungsanord­ nung zur Synchron-Detektierung;

Fig. 2 eine Ausführungsform eines Detektors gemäß Fig. 1;

Fig. 3 eine Ausführungsform eines Komparators nach Fig. 1;

Fig. 4 eine Ausführungsform einer Neuausrichtungsanord­ nung nach Fig. 1;

Fig. 5 eine Ausführungsform eines dritten Signalgenera­ tors nach Fig. 1; und

Fig. 6 ein Zustandsdiagramm einer beispielhaften Betriebsart der Ausführungsform des dritten Signalgenerators nach Fig. 4.

Für die folgende Erläuterung der bevorzugten Ausführungsform wird davon ausgegangen, daß die erfindungsgemäße Schaltungs­ anordnung und das erfindungsgemäße Verfahren zur Rückgewin­ nung von aus Bytes bzw. Wörtern mit 8 Bit bestehenden parallelen Daten dienen. Es können jedoch auch andere parallele Datenbreiten ausgenutzt werden. Es wird weiterhin davon ausgegangen, daß die parallelen Datenwerte in hexade­ zimaler (oder binärer) Form vorliegen, bei der das höchst­ wertige Bit des Wortes in der seriellen Datenfolge zeitlich zuerst auftritt. Darüber hinaus wird davon ausgegangen, daß das Synchronmuster 16 Bit besitzt bzw. zwei Byte lang ist, wobei das Muster in der Form (OC, AF)_h oder (00001100,10101111)₂ vorliegt. Es sind jedoch auch andere Synchron-Längen oder -Muster verwendbar.

Bei der erfindungsgemäßen Ausführungsform einer erfindungs­ gemäßen Synchron-Detektorschaltungsanordnung gemäß Fig. 1 ist ein Umsetzer 10 vorgesehen, welcher serielle Digitalda­ ten und ein serielles Taktsignal beispielsweise von einem Wiedergabekopf eines digitalen Bandaufzeichnungsgerätes aufnimmt. Dieser Umsetzer 10 setzt diese Daten in Parallel­ form um und erzeugt ein Paralleltaktsignal, das in die anderen Komponenten der Schaltungsanordnung eingespeist wird. Der Konverter 10 führt die Umsetzung von seriellen in parallele Daten in einem "Freilauf"-Betrieb durch, was zu Wörtern mit willkürlicher Phase bzw. willkürlicher Ausrich­ tung, d.h. zu Wörtern führt, die ohne Rücksicht auf die Ausrichtung der Byte-Grenzen in den ursprünglichen Parallel­ daten gebildet sind. Der Konverter 10 kann beispielsweise durch ein konventionell arbeitendes Schieberegister gebildet sein.

In der dargestellten Ausführungsform arbeitet der Konverter 10 mit einer seriellen Taktfolgefrequenz. Die weiteren im folgenden noch zu beschreibenden Anordnungen arbeiten jedoch mit einer parallelen Taktfolgefrequenz.

Ein Synchronmuster der angenommenen Art kann in der paralle­ len Datenfolge relativ zu den Wortgrenzen acht verschiedene Stellungen bzw. Ausrichtungen annehmen. Ein Detektor 20 detektiert das Synchronmuster in einer dieser acht möglichen Ausrichtungen. Wird ein Synchronmuster detektiert, so liefert der Detektor 20 ein Synchronsignal sowie ein ein Maß für die spezielle detektierte Ausrichtung darstellendes Stellungssignal.

Ein Komparator 80 berechnet die Differenz in seriellen Bit-Stellungen zwischen der Stelle der Detektierung eines Synchronmusters und der erwarteten Stelle des Synchronmu­ sters auf der Basis eines vorangegangenen Auftretens des Synchronmusters. Ist das Synchronmuster das erste auftreten­ de Muster nach einer Betriebsunterbrechung, wie dies beispielsweise durch die Erzeugung eines Rücksetzsignals angezeigt wird, so basiert die erwartete Stelle natürlich nicht auf einem vorangegangenen Auftreten des Synchronsig­ nals, da kein derartiges Signal vorhanden ist. Wie im folgenden noch genauer erläutert wird, arbeitet die Schal­ tungsanordnung in solchen Fällen jedoch in einer Betriebs­ art, in der das erste auftretende Synchronmuster unabhängig von seiner Stelle als gültig akzeptiert wird. Bei Detektie­ rung dieses ersten Synchronmusters kehrt die Schaltungsan­ ordnung in eine Betriebart zurück, in der eine erwartete Stelle auf der Stelle dieses ersten detektierten Auftretens basiert.

Bei der in Rede stehenden Ausführungsform liefert der Komparator 80 einen Code mit fünf Bit, welcher die Richtung und die Größe des Betrages anzeigt, um den die Synchronim­ pulsstelle von der erwarteten Stelle abweicht, wobei es sich um einen "Synchron-Schlupf" in Bit-Stellen handelt. Dies erfolgt durch Vergleich des Stellungssignals mit einem Erwartungsstellungssignal. In der bevorzugten Ausführungs­ form ist das Erwartungsstellungssignal eine Kaskade eines Auswahlsignals mit 2 Bit, welches anzeigt, in welchem Wort der Beginn des Synchronsignals liegt, sowie eines Verschie­ besignals mit 3 Bit, das die erwartete Ausrichtung des Synchronmusters in bezug auf die Wortgrenzen anzeigt. Diese Signale werden in im folgenden zu beschreibender Weise erzeugt.

Der Komparator berechnet den "Synchron-Schlupf" von Syn­ chronmustern, deren Beginn in einem Bereich von drei Wörtern auftritt. Das mittlere Wort dieses Bereiches ist dasjenige Wort, in dem der Beginn des Synchronmusters erwartet wird. Die maximale Synchron-Schlupf-Größe beträgt 15 Bit und kann negativ oder positiv sein. Dies entspricht einer Codierung mit 4 Bit für die Schlupfgröße plus 1 Bit für die Schlupf­ richtung. Liegt der Beginn des Synchronimpulses außerhalb des Intervalls von drei Wörtern, so wird die Synchron- Schlupf-Größe auf einen Maximalwert von 15 festgelegt.

Der Komparator 80 nimmt ein Auswahlsignal mit 2 Bit auf, das die Stelle des Wortes anzeigt, in dem der Beginn des Synchronimpulses erwartet wird. Speziell nimmt dieses Signal einen Wert von Zwei für das Wort bzw. die Zählung, in dem bzw. der der Beginn des Synchronimpulses erwartet wird, einen Wert von Eins in der vorhergehenden Zählung, einen Wert von Drei in der folgenden Zählung sowie einen Wert von Null in allen anderen Zählungen an. Dieses spezielle Schema vereinfacht die nachfolgenden Vergleichsberechnungen; andere Schemata sind jedoch ebenfalls verwendbar. Der Komparator 80 nimmt weiterhin ein Verschiebesignal auf, bei dem es sich um ein Stellungssignal mit 3 Bit handelt und das nach der Identifzierung für die Codierung der Ausrichtung eines Synchronimpulses in bezug auf die Wortgrenzen gepuffert worden ist. Die genau Art der Erzeugung dieses Verschiebe­ signals wird im folgenden noch beschrieben.

Das Schlupf-Größen-Signal wird in einen ersten Signalgenera­ tor 120 eingespeist. Dieser erste Signalgenerator 120 vergleicht die vom Komparator 80 kommende Schlupf-Größe mit einem als Funktion eines Schwellwertsignals festgelegten Fensterwert. Die Art der Erzeugung des Schwellwertsignals wird im folgenden noch beschrieben. Wird der Schlupf als im Fenster liegend bestimmt, so erzeugt der erste Signalgenera­ tor 120 ein Synchron-in Fenster-Signal. Dieses Synchron-in Fenster-Signal wird in einen zweiten Signalgenerator 130 eingespeist. Dieser zweite Signalgenerator 130 erzeugt ein Synchronfundsignal als Funktion der Aufnahme sowohl des Synchron-in Fenster-Signals als auch des Synchronsignals vom Detektor 20. Dieser zweite Signalgenerator kann beispiels­ weise durch ein UND-Gatter gebildet werden.

Es kann notwendig sein, das Synchronsignal zur Anpassung an die Verarbeitungsverzögerung im Komparator 80 und im ersten Signalgenerator 120 zu verzögern. Diese Verzögerung kann durch Einbau in den Detektor oder den zweiten Signalgenera­ tor oder aber durch eine unabhängige Schaltung, wie bei­ spielsweise eine erste Verzögerungsschaltung 140 gemäß Fig. 1 realisiert werden.

Das Synchronfundsignal, ein die Auffindung eines gültigen Synchronmusters anzeigender Impuls, wird in einen Puffer 150 eingespeist. Dies bewirkt die Pufferung des Stellungscodes mit 3 Bit durch diesen Puffer 150. Der gepufferte Stellungs­ code mit 3 Bit bildet den Verschiebecode. Dieser Verschiebe­ code wird in eine Neuausrichtungsanordnung 160 eingespeist.

Die Neuausrichtungsanordnung 160 ist vorzugsweise eine Trichterschiebeschaltung, welche eine einfache Form einer Trommelschiebeschaltung darstellt. Bei dem in Rede stehenden Beispiel liefert sie ein Feld mit 8 Bit, das aus einer von acht Stellen aus 15 Eingangsdaten-Bits ausgewählt wird.

Fig. 2 zeigt eine spezielle Ausführungsform des Detektors 20. Er enthält 8 Eingangs-NAND-Gatter 35 mit 16 Eingängen. Jedes NAND-Gatter 35 detektiert das Synchronmuster in einer entsprechenden Ausrichtung von acht Ausrichtungen. Diese Gatter können diskrete logische Gatte, programmierbare logische Arrays oder in einem einzigen Großintegrations- Schaltkreis integriert sein. Ein Prioritätscodierer 40 codiert die acht möglichen Stellen und erzeugt ein Stel­ lungssignal mit 3 Bit. Ein Ausgangspuffer 50 hält den Wert des Codes mit 3 Bit. Die Schaltung enthält weiterhin einen ersten und einen zweiten Puffer 60 bzw. 70 zur Erzeugung einer gleichzeitigen Darstellung von 3 Byte für die logi­ schen Gatter 35. Die speziellen Funktionen dieser Elemente sind an sich bekannt. Der Prioritätscodierer 40 kann ein integrierter Schaltkreis des Typs 74148, der Ausgangspuffer 50 ein integriertes D-Flip-Flop des Typs 74377 und der erste und zweite Puffer 60 bzw. 70 jeweils ein Oktal-D-Flip-Flop des Typs 74374 sein.

Fig. 3 zeigt eine spezielle Ausführungsform des Komparators 80. Dieser Komparator 80 enthält einen ersten Addierer 90 und einen zweiten Addierer 100. Eine Berechnung wird in zwei Schritten durchgeführt. Im ersten Schritt berechnet der erste Addierer 90 die Differenz zwischen zwei Zahlen unter Ausnutzung eines Zweier-Komplement-Algorithmus, wobei eine Darstellung mit 5 Bit des Synchron-Schlupfs in Zweier-Kom­ plementform erzeugt wird. Im zweiten Schritt überführt der zweite Addierer 100 das Schlupfsignal in eine Form mit 4 Bit-Größe des Vorzeichens Plus. Es kann erforderlich sein, Zwischenresultate dieser Berechnung zur Begrenzung der Ausbreitungsverzögerung rückzutakten. Die zur Durchführung der Rücktaktung verwendeten Register sind aus Übersichtlich­ keitsgründen in Fig. 3 nicht dargestellt. Ihre Realisierung ist jedoch an sich bekannt und ändert das Funktionsprinzip der Schaltung nicht.

Eine Größe in der Berechnung, der Minuend, ist ein zusammen­ gesetztes Signal mit 5 Bit, dessen Binärdarstellung eine Kaskade eines Auswahlsignals mit 2 Bit (Blockauswahl 1, Blockauswahl 0) und eines Stellungssignals mit 3 Bit (Synchrontakt 2, Synchrontakt 1, Synchrontakt 0) ist. Die resultierende Größe (Blockauswahl 1, Blockauswahl 0, Synchrontakt 2, Synchrontakt 1, Synchrontakt 0) wird als Summand in den ersten Addierer 90 eingespeist. Der zweite Summand ist eine Kaskade von (01) sowie der invertierten Form des Verschiebesignals mit 3 Bit (Verschiebung 2, Verschiebung 1, Verschiebung 0). Diese Größe (0, 1, , , ) bildet zusammen mit einer in den Addierer-Übertragseingang eingespeisten binären Eins das Zweier-Komplement des Subtrahenden in der Berechnung (1, 0, Verschiebung 2, Verschiebung 1, Verschie­ bung 0), der eine Kaskade von (01) und des Verschiebesignals mit 3 Bit darstellt. Der erste Addierer kann ein Addierer mit 4 Bit mit einem gesonderten Exklusiv-ODER-Gatter 95 sein, um in der dargestellten Weise eine Erweiterung auf 5 Bit zu realisieren. Der Addierer mit 4 Bit kann beispiels­ weise ein integrierter Volladdierer des Typs 74283 sein. Andere Realisierungen des Addierers können ohne Abänderung der Funktionsweise ebenfalls verwendet werden.

Das Zweier-Komplement-Ergebnis mit 5 Bit liegt im Bereich von plus oder minus 15 einschließlich, vorausgesetzt der Beginn des Synchronimpulses tritt in dem obengenannten Intervall von drei Zählungen auf. Der verbleibende Zweier- Komplement-Wert von minus 16 kann lediglich auftreten, wenn der Synchronimpuls außerhalb des Intervalls auftritt.

Der zweite Addierer 100 nach Fig. 3 bewirkt eine Umsetzung in eine Minuszeichen-Größenform. Ist das vordere Bit des Schlupfsignals 0, so ist die Zweier-Komplement-Größe 0 oder positiv, wobei der zweite Addierer 100 wirkungslos bleibt. Ist das vordere Bit des Schlupfsignals 1, so ist die Zweier- Komplementgröße negativ, so daß der zweite Addierer 100 die restlichen Bits invertiert und die resultierende Größe um 1 inkrementiert. Der zweite Addierer 100 gibt daher eine Größe mit 4 Bit aus.

Die folgende Tabelle 1 zeigt Berechnungen für den Fall, in dem das Verschiebesignal den Wert (000) besitzt.

Tabelle 1

Der Subtrahend ist (10000), wobei auch sein Zweier-Komple­ ment, das dem Minuenden hinzuaddiert wird (10000) ist. Ist der Minuend, welcher, wie oben erläutert, (Blockauswahl 1, Blockauswahl 0, Synchrontakt 2, Synchrontakt 1, Synchrontakt 0) ist, beispielsweise (00110), so ist die resultierende Zweier-Komplement-Differenz 10110), was nach Umsetzung in eine Plusvorzeichen-Größe einem Dezimalwert von -10 ent­ spricht.

Die Berechnungen anderer Werte des Verschiebesignals sind entsprechend einfach. Sie können aus der Tabelle 1 abgelesen werden, wenn berücksichtigt wird, daß jedes Inkrement im Wert des Verschiebeauswahlsignals die zweite und dritte Spalte in Tabelle 1 um eine Zeile nach unten verschiebt, wobei die unterste Zeile nach oben gelangt.

Ein spezieller Umsetzungsfall tritt auf, wenn die Zweier- Komplement-Zahl einen Wert von -16 (binär 10000) besitzt. Diese Größe hat keine richtige Darstellung als Plusvorzei­ chen-Größenzahl mit 4 Bit. Der zweite Addierer 100 gibt als Ergebnis -0 (binär 10000) aus. Um dem entgegenzuwirken, werden ODER-Gatter 110 in Verbindung mit einem UND-Gatter 115 verwendet, um die Größe des Schlupfsignals auf 15 zu bringen, wenn der Beginn des Synchronimpulses außerhalb des obengenannten Intervalls von drei Zählwerten auftritt.

Fig. 4 zeigt eine Ausführungsform der Neuausrichtungsanord­ nung. Sie enthält eine Folge von insgesamt 8-1 Multiplexern 170. Weiterhin enthält sie einen Eingangspuffer 180 und einen Ausgangspuffer 190. Der Puffer 180 stellt die gleich­ zeitige Darstellung von 2 Byte für die Multiplexer-Folge sicher. Die Multiplexer können als diskrete Logik, program­ mierte Logik-Arrays oder als großintegrierte Schaltkreise ausgebildet sein. Zur Kompensation der Verzögerung im Detektor, Komparator, ersten Signalgenerator, usw. kann es notwendig sein, die parallelen Daten zwischen dem Umsetzer und der Neuausrichtungsanordnung zu verzögern. Diese Verzögerung kann im Konverter 10, in der Neuausrichtungsan­ ordnung 160 oder in einer gesonderten Anordnung, beispiels­ weise einer zweiten Verzögerungsschaltung 195 gemäß Fig. 1 erfolgen. Die Neuausrichtungsanordnung nimmt die geeignet verzögerten Daten auf und verschiebt sie mittels des vom Puffer 150 kommenden Verschiebesignal. Die die Neuausrich­ tungsanordnung verlassenden Daten sind dann in bezug auf das detektierte Synchronsignal richtig ausgerichtet.

Das Auswahlsignal und das Schwellwertsignal werden durch einen dritten Signalgenerator 200 erzeugt. Gemäß Fig. 5 enthält dieser dritte Signalgenerator vorzugsweise eine Zählersteuerung 200, einen Zähler 220 und einen Decoder 230. Die Zählersteuerung 210 wird durch ein am Beginn einer Datenfolge erzeugtes Signal, beispielsweise beim Auflaufen eines Wiedergabekopfes auf ein Band in einem digitalen Bandaufzeichnungsgerät rückgesetzt. Die Aufnahme des Rücksetzsignals definiert einen "Rücksetz"- oder "Fenster offen"-Zustand für die Zählersteuerung 210. In diesem Zustand wird der Zähler 220 gelöscht gehalten, wobei das Schwellwertsignal seinen Maximalwert von 15 (binär 1111) annimmt.

Dieses maximale Schwellwertsignal wird in den ersten Signalgenerator 120 eingespeist. Dies definiert einen "Fenster offen"-Zustand, in dem das Ausgangssignal des Komparators 80 unbedeutend ist. Der erste Signalgenerator 120 vergleicht die Bit-Schlupfgröße vom Komparator 80 mit dem Schwellwert. Im "Fenster offen"-Zustand, in dem der Schwellwert den maximal möglichen Wert besitzt, besitzt das Ausgangssignal des ersten Signalgenerators 120, d.h. das Synchron-in Fenster-Signal, immer einen hohen Pegel. In diesem Zustand wird also unabhängig von seiner Lage ein Synchronmuster erkannt, wobei das Synchron-in Fenster-Signal und das Synchronfundsignal sicher erzeugt werden. Der Synchronimpuls vom Detektor 20, der zur Anpassung an die Verarbeitungsverzögerung in der übrigen Schaltungsanordnung geeignet verzögert ist, wird mit dem Ausgangssignal des ersten Signalgenerators 120 in den zweiten Signalgenerator 130 eingespeist. Dieser zweite Signalgenerator erzeugt sodann einen Synchronfund-Signalimpuls, welcher die Auffin­ dung eines gültigen Synchronmusters anzeigt. Neben der oben beschriebenen Einspeisung in den Puffer 150 wird das Synchronfundsignal auch in den dritten Signalgenerator 200 eingespeist. Damit geht dieser dritte Signalgenerator 200 in einen nicht Rücksetz- oder "Fenster geschlossen"-Zustand über, wodurch der Zähler 220 durch Zählung paralleler Taktimpulse inkrementieren kann. In diesem Zustand erkennt die Schaltung lediglich ein Synchronmuster in einem schmalen "Fenster" um die erwartete Stelle auf der Basis eines vorgegebenen normalen Abstandes zwischen Synchronmustern. Die Größe des Fensters wird durch einen Schwellwert einge­ stellt, welcher kleiner als der im "Fenster offen"-Zustand ausgenutzte Maximalwert von 15 ist. Typischerweise ist die Breite des Fensters im "Fenster geschlossen"-Zustand im Vergleich zur Länge des Synchronmuster in Bits klein.

Die Zählersteuerung 210 definiert die Synchronerfassungs­ strategie einschließlich der Größe des Fensters, wenn ein Synchronmuster erfaßt ist, sowie ggf. die Durchführung des Freilaufs, wenn ein Block mit einem fehlenden Synchronmuster vorliegt. Zur Erläuterung der Erfindung sei angenommen, daß eine Steuerstrategie realisiert werden soll, die über ein Maximum eines Blocks mit einem fehlenden Synchronmuster freiläuft. Weiterhin sei angenommen, daß eine Ausführungs­ form realisiert werden soll, bei der das normale Fenster gleich plus oder minus 4 Bit ist und das bei einem Freilauf über einen Block mit einem fehlenden Synchronmuster auf plus oder minus 8 Bit erweitert wird. Ersichtlich sind jedoch auch andere Steuerstrategien möglich. Das zentrale Merkmal ist darin zu sehen, daß der Zähler bei Erkennung eines Synchronmusters rückgesetzt und wirksamgeschaltet wird, um ein Fenster für das nächste Synchronmuster zu erzeugen, wobei der Schwellwert (Fenstergröße) im "Fenster geschlos­ sen"-Zustand kleiner als 15 ist.

Fig. 6 zeigt ein Zustandsübergangsdiagramm der Zählersteue­ rung 220 für den angenommenen Steueralgorithmus. Dieser Algorithmus kann auf verschiedene Weise, beispielsweise mit einem programmierbaren Festwertspeicher oder einem program­ mierbaren Logik-Array realisiert werden. In den meisten Fällen reichen drei Steuereingangssignale aus: ein Rücksetz­ signal, ein Synchronfundsignal und ein Blockendesignal. Das Blockendesignal wird durch den Zähler 220 so decodiert, daß es normalerweise in der Taktperiode erscheint, welche auf die Taktperiode folgt, in der das Synchronfundsignal auftritt. Das Rücksetzsignal wird am Beginn der Datenerfas­ sung, beispielsweise wenn der Bandkopf Daten vom Magnetband zu lesen beginnt, erzeugt. Das Synchronfundsignal wird im oben beschriebenen Sinne erzeugt.

Wie dargestellt, befindet sich die Zählersteuerung 210 anfänglich im Rücksetzzustand S0. In diesem Zustand besitzt der Schwellwert sein Maximum von 15, wobei der Zähler 220 kontinuierlich gelöscht wird. Tritt ein Synchronfundsignal auf, so durchläuft die Zählersteuerung 210 in Folge Zustände S1, S2 und S3. Im Zustand S2 wird der Zähler 220 gelöscht und beginnt danach beim Zählen paralleler Taktimpulse zu inkrementieren. Während dieser Zustände wird der Fenster­ schwellwert beispielsweise auf 4 reduziert. Tritt der Blockendeimpuls auf, ohne daß ein Synchronfundimpuls aufgetreten ist, so wird die erste Synchrongröße als Störgröße angenommen, wobei die Schaltung in den Zustand S0 zurückkehrt. Dies kann beispielsweise der Fall sein, wenn das erste erkannte Synchronmuster in den Daten aufgetreten ist. Tritt der Synchronfundimpuls im Zustand S3 auf, so durchläuft die Schaltung in Folge Zustände S4, S5 und S6. Der Zähler 220 wird im Zustand S5 gelöscht und der Schwell­ wert bleibt auf 4. Die Schaltung durchläuft die Zustände S4, S5 und S6 solange weiter, wie Synchronmuster im Fenster von plus oder minus 4 Bit gefunden werden. Sollte ein Blocken­ deimpuls vor dem Auftreten eines Synchronfundimpulses auftreten, so wird angenommen, daß ein das Synchronmuster beeinflussender Fehler aufgetreten ist, wobei die Schaltung infolge Zustände S7 und S8 durchläuft. Im Zustand S7 wird der Zähler 220 gelöscht und der Schwellwert auf 8 erhöht. Tritt der nächste Synchronfundimpuls auf, so kehrt die Schaltung in den Zustand S4 zurück. Tritt jedoch vor dem Auftreten eines Synchronfundimpulses ein Blockendeimpuls auf, so kehrt die Schaltung in den Rücksetzzustand S0 zurück.

Andere Steuerstrategien sind möglich. Die Schaltung kann so ausgelegt werden, daß sie bei einem fehlenden Synchronmuster nicht durch Blöcke freizulaufen versucht oder durch mehr als einen Block freizulaufen versucht. Es können mehrere Schwellwerte vorgesehen werden, vorausgesetzt, daß der Schwellwert des Rücksetzzustandes 15 ist und die verbleiben­ den Zustände kleinere Schwellwerte besitzen.

Die erfindungsgemäße Schaltungsanordnung kann fast aus­ schließlich unter Verwendung einer parallelen Logik reali­ siert werden. Eine derartige Realisierung reduziert den Leistungsverbrauch sowie den Aufwand und eignet sich von Hause aus für eine Großintegration. Gleichzeitig ist dabei ein hochempfindliches und flexibles Synchron-Detektierungs­ schema gegeben.

Im Rahmen der Erfindung sind Abwandlungen von den oben beschriebenen Ausführungsformen möglich. Beispielsweise kann die Anzahl von Bits in der parallelen Datenform größer oder kleiner als 8 sein. Die Synchron-Wortlänge kann sich von 16 Bit und das Wortmuster vom oben angenommenen Muster unter­ scheiden. Der Komparator kann durch einen programmierbaren Festwertspeicher geeigneter Größe anstelle eines Volladdie­ rers realisiert werden. Andere Algorithmen oder Strategien für die Freilauf-Zählersteuerung 210 sind realisierbar. Die gesamte Logik bzw. Teile dieser Logik können mit der möglichen Ausnahme eines sehr schnellen Serien-Parallel-Um­ setzers in Gate-Array- oder anderen Großintegrations-Schalt­ kreisen realisiert werden.

Claims (11)

1. Verfahren zur Detektierung periodischer Synchron-Bitmuster in einer Folge zu Datenwörtern gruppierbarer serieller Daten-Bits, bei welchem

• a) die Folge der Daten-Bits auf das Vorhandensein des Synchron-Bitmusters überprüft wird und darin auftretende Synchron-Bitmuster erfaßt werden,
• b) ein aus einer Anzahl Bitstellen bestehendes Zeitfenster festgelegt wird, in welchem das Auftreten des Synchron-Bitmusters zu erwarten ist,
• c) die Lage des erfaßten Synchron-Bitmusters mit dem Fenster verglichen und das erfaßte Synchron-Bitmuster als gültig bewertet wird, wenn es in dem Fenster liegt,

dadurch gekennzeichnet, daß die Folge serieller Datenbits vor der Überprüfung auf Vorhandensein des Synchron-Bitmusters in entsprechend einem Worttakt aufeinanderfolgende, aus parallelen Bits bestehende Datenwörter gruppiert wird und daß dann die im Worttakt aufeinanderfolgenden Datenwörter auf das Vorhandensein des Synchron-Bitmusters überprüft und die Lage der in den Datenwörtern erfaßten Synchron-Bitmuster mit dem Fenster verglichen und bewertet werden.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Anzahl von Bitstellen im Fenster erhöht wird, wenn das erfaßte Bitmuster nicht im Fenster vorhanden ist.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß zur Festlegung des Fensters eine Bitstelle festgelegt wird, an der das Vorhandensein des Synchron-Bitmusters erwartet wird, und eine Zahl erzeugt wird, welche eine Anzahl dieser erwarteten Bitstelle benachbarter Bitstellen repräsentiert.

4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß für den Vergleich der Lage des erfaßten Synchron-Bitmusters mit dem Fenster die Differenz zwischen der erwarteten Bitstelle und einer durch das erfaßte Synchron-Bitmuster festgelegten Bitstelle ermittelt und mit der Zahl verglichen wird.

5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Datenwörter um einen der Differenz zwischen einer durch das Fenster festgelegten Bitstelle, an der das Synchron-Bitmuster erwartet wird, und einer durch das erfaßte Synchron-Bitmuster festgelegten Bitstelle gleichen Betrag neu ausgerichtet werden, wenn das erfaßte Synchron-Bitmuster als gültig bewertet wird.

6. Schaltungsanordnung zur Detektierung periodischer Synchron- Bitmuster in einer Folge von in Datenwörter gruppierbaren seriellen Daten-Bits, umfassend
einen die Folge der Daten-Bits auf das Vorhandensein des Synchron-Bitmusters überprüfenden Detektor (20), der beim Auftreten eines Synchron-Bitmusters ein eine Synchronisier- Bitstelle bezeichnendes erstes Signal erzeugt,
eine Zählerschaltung (200), die ein Bitstellenfenster festlegt, in welchem das Auftreten des Synchron-Bitmusters zu erwarten ist,
eine Vergleichsschaltung (80, 120), die bei Vorhandensein des Synchron-Bitmusters in dem Fenster ein die Synchronisierung des Synchron-Bitmusters mit dem Fenster repräsentierendes, zweites Signal erzeugt, und
eine auf das erste und das zweite Signal ansprechende Bewertungsschaltung (130), die bei im Fenster liegenden Synchron-Bitmustern das Synchron-Bitmuster als gültig bewertet,
dadurch gekennzeichnet,
daß dem Detektor (20) ein Serien-Parallel-Umsetzer (10) vorgeschaltet ist, der die Folge serieller Daten-Bits in entsprechend einem Worttakt aufeinanderfolgende, aus parallelen Bits bestehende Datenwörter umsetzt,
daß der Detektor (20) die im Worttakt aufeinanderfolgenden Datenwörter auf das Vorhandensein des Synchron-Bitmusters überprüft, und
daß die Zählerschaltung (200) das Bitstellenfenster in den Datenwörtern festlegt.

7. Schaltungsanordnung nach Anspruch 6, dadurch gekennzeichnet, daß die Zählerschaltung (200) bei Fehlen eines das Synchron-Bitmuster als gültig bewertenden Signals der Bewertungsschaltung (130) während des Fensters das Fenster vergrößert.

8. Schaltungsanordnung nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß eine Pufferschaltung (150) vorgesehen ist, welche einen Wert speichert, der die Stelle in den Datenwörtern bezeichnet, an der das Auftreten des Synchron- Bitmusters zu erwarten ist, und daß der Detektor (20) ein Signal erzeugt, das die Stelle anzeigt, an der das Synchron-Bitmuster tatsächlich in den Datenwörtern auftritt.

9. Schaltungsanordnung nach Anspruch 8, dadurch gekennzeichnet, daß die Vergleichsschaltung (80, 120) eine Differenzstufe (80) zur Erzeugung eines Differenzsignals, das die Differenz zwischen dem gespeicherten Wert und der tatsächlichen Stelle des Bitmusters repräsentiert, und eine Vergleichsstufe (120) zum Vergleich des Differenzsignals mit einem durch die Zählerschaltung (200) erzeugten Schwellwert zwecks Erzeugung des zweiten Signals umfaßt.

10. Schaltungsanordnung nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß eine Neuausrichtungsanordnung (160) vorgesehen ist, die den gespeicherten Wert aufnimmt und die Bits in den Datenwörtern so ausrichtet, daß sie der tatsächlichen Stelle eines als gültig bewerteten Synchron-Bitmusters entsprechen.