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Die
Erfindung betrifft einen Bitratenumsetzer zur Umsetzung der festen
Bitrate eines Eingangssignals in eine andere Bitrate.
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Bitratenumsetzer
sind vielfach in Übertragungssystemen
und digitalen Datenverarbeitungssystemen eingesetzt worden. Man
betrachte den Fall, wo ein Signal mit einer festen Bitrate in ein
Signal mit höherer
Bitrate umgesetzt wird, das in Rahmen strukturiert ist und in dem
ein Kopfteil bzw. Overhead (OH) und ein Redundanzcode enthalten
sind. Das Eingangssignal wird entsprechend einem Schreibtakt der
festen Bitrate in einen Pufferspeicher geschrieben. Das geschriebene
Signal wird in Rahmen entsprechend einem Lesetakt mit der höheren Bitrate
aus dem Pufferspeicher ausgelesen, wobei ein Kopfteil (OH) und ein
Redundanzcode hinzugefügt
werden. Am Empfängerende
werden der Kopfteil und der Redundanzcode beendet, und die hohe
Bitrate der empfangenen Daten wird in die ursprüngliche feste Bitrate umgesetzt.
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Außerdem sind
Pulsstopfverfahren zum Einfügen
eines oder mehrerer Stopfimpulse in die Rahmen bekannt, die auf
einer Phasendifferenz zwischen einem Schreibtakt und einem Lesetakt
basieren, um eine Bitrateneinstellung zu erreichen. Siehe zum Beispiel
die US-Patentschriften Nr. 4 920 547 und 5 276 688.
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Im
allgemeinen wird die Phasendifferenz durch einen Phasenkomparator überwacht,
der die Schreibadresse und die Leseadresse in dem Pufferspeicher
vergleicht. Die Phasendifferenz variiert in einer Rahmendauer. Genauer
gesagt, wenn die geschriebenen Daten entsprechend dem Lesetakt mit der
höheren
Bitrate aus dem Pufferspeicher ausgelesen werden, wird die Phasendifferenz
kleiner, da die Frequenz des Lesetakts höher ist als die des Schreibtakts.
Wenn der Lesetakt das Einfügen
des Kopfteils und des Redundanzcodes stoppt, steigt die Phasendifferenz
steil an, da das Schreiben der Daten kontinuier lich entsprechend
dem Schreibtakt durchgeführt
wird. Folglich variiert die Phasendifferenz auf eine solche Weise
von Rahmen zu Rahmen (siehe 5B).
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5B zeigt
eine zeitvariable Phasendifferenz im Fall eines n-Bit-Pufferspeichers,
der für
die Bitrateneinstellung benutzt wird. Wie in 5B dargestellt,
variiert bei normalem Empfang des Eingangssignals eine Phasendifferenz
in einer Rahmendauer innerhalb eines vorgegebenen zulässigen Bereichs
mit einer Mittenphase von n/2. In einem solchen Fall wird die Bitrateneinstellung
normalerweise ohne jeden Fehler oder Datenschlupf durchgeführt.
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Falls
der Schreibtakt mit der festen Bitrate wegen irgendeiner Störung stoppt,
fällt die
Phasendifferenz steil ab, da die Ausleseoperation kontinuierlich
entsprechend dem Lesetakt mit der höheren Bitrate durchgeführt wird.
Schließlich
wird die Phasendifferenz null, wodurch ein Bereichsunterschreitungs- bzw.
Unterlaufzustand entsteht (siehe 6B).
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Andererseits
gibt es Fälle,
wo die Phasendifferenz die Tiefe (n Bit) des Pufferspeichers wegen unregelmäßiger Schwankungen
bzw. Jitter (Zittern) oder Wandern des Schreibtakts erreicht, was
zu einem Überlaufzustand
führt.
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Entsprechend
der herkömmlichen
Schaltung wird jedoch im Falle eines solchen Überlauf- oder Unterlaufzustands
das Rücksetzen
der Phasendifferenz auf den Anfangswert n/2 erzwungen. Eine solche Rücksetzoperation
führt dazu,
daß die
in den Pufferspeicher eingeschriebenen Daten gelöscht werden. Daher gehen einige
Daten aus dem Pufferspeicher verloren, was zu einem Fehlerzustand
führt.
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WO
97/44923 offenbart ein Auffüll-
bzw. Stopfverfahren für
plesiochrone Datenübertragung, wobei
ein Verfahren zur Berechnung einer numerisch optimalen Modulationskurve
für jedes
Segment bereitgestellt wird, um Jitteramplituden zu vermindern.
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Eine
Aufgabe der vorliegenden Erfindung besteht darin, einen Bitratenumsetzer
und ein Steuerungsverfahren dafür
bereitzustellen, die Datenschlupf in einem Speicher zur Verwen dung
bei der Bitrateneinstellung vermeiden können. Diese Aufgabe wird mit
den Merkmalen der Ansprüche
gelöst.
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Erfindungsgemäß wird die
Phasendifferenz jederzeit überwacht,
und das Einfügen
von Stopfpulsen wird normalerweise mit der normalen festen Stopfrate
ausgeführt.
Bei bevorstehendem Unterlauf der Phasendifferenz wird das Einfügen von
Stopfimpulsen mit der höheren
festen Stopfrate ausgeführt. Bei
bevorstehendem Überlauf
der Phasendifferenz wird das Einfügen von Stopfimpulsen mit der
niedrigeren festen Bitrate ausgeführt. Folglich kann durch Steuerung
der festen Stopfrate gemäß der obigen Beschreibung
die Phasendifferenz kontinuierlich in einen zulässigen Bereich zurückgeführt werden, ohne
ein Rücksetzen
des Speichers zu benötigen. Mit
anderen Worten, die Vernichtung der in dem Speicher abgelegten Daten
durch Rücksetzen
des Speichers kann verhindert werden, wodurch die Robustheit verbessert
wird.
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Falls
eine sehr große
Veränderung
der Phasendifferenz auftritt, so daß die Veränderung nicht durch Wahl fester
Stopfraten bewältigt
werden kann, wird ferner die Phasendifferenz sofort auf zulässige Werte
zurückgesetzt.
In diesem Fall werden zwar im Speicher abgelegte Daten vernichtet,
aber die Funktion der Schaltung kann sofort wiederhergestellt werden,
nachdem ein solches sehr starkes Rauschen eine ungewöhnliche Änderung
der Phasendifferenz verursacht, wodurch die Zuverlässigkeit
verbessert wird.
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1 zeigt
ein Blockschaltbild eines Bitratenumsetzers gemäß einer ersten Ausführungsform der
vorliegenden Erfindung;
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2 zeigt
ein Schema, welches das Einfügen
eines Stopfbits in ein Signal mit höherer Bitrate gemäß der vorliegenden
Erfindung darstellt;
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3 zeigt
ein Schema, das Schwellwerte darstellt, die benutzt werden, um zu
ermitteln, wie eine Stopfrate gemäß der ersten Ausführungsform
zu ändern
ist;
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4 zeigt
ein Ablaufdiagramm einer Operation zur Änderung der Stopfrate gemäß der ersten Ausführungsform;
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5A zeigt
ein Diagramm, das eine zeitvariable Phasendifferenz in einem Normalzustand
darstellt, wenn eine Stopfrate auf α = 1/2 gesetzt ist;
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5B zeigt
ein Diagramm, das eine zeitvariable Phasendifferenz in einem Normalzustand
in einem herkömmlichen
Bitratenumsetzer darstellt;
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6A zeigt
ein Diagramm, das eine zeitvariable Phasendifferenz in der ersten
Ausführungsform
in einem Fall darstellt, wo ein Schreibtakt wegen eines externen
Rauschens stoppt, wenn eine Stopfrate auf α = 1/2 oder β = 1 gesetzt ist;
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6B zeigt
ein Diagramm, das eine zeitvariable Phasendifferenz in einem Fall
darstellt, wo ein Schreibtakt in einem herkömmlichen Bitratenumsetzer stoppt;
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7A zeigt
ein Diagramm, das eine zeitvariable Phasendifferenz in der ersten
Ausführungsform
in einem Fall darstellt, wo die Frequenz eines Schreibtakts wegen
externen Rauschens ansteigt, wenn eine Stopfrate auf α = 1/2 oder β = 1 gesetzt
ist;
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7B zeigt
ein Diagramm, das eine zeitvariable Phasendifferenz in einem Fall
darstellt, wo die Frequenz eines Schreibtakts in einem herkömmlichen
Bitratenumsetzer ansteigt;
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8 zeigt
ein Blockschaltbild, das einen Bitratenumsetzer gemäß einer
zweiten Ausführungsform
der vorliegenden Erfindung darstellt;
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9 zeigt
ein Schema, das Schwellwerte darstellt, die benutzt werden, um zu
ermitteln, wie eine Stopfrate gemäß der zweiten Ausführungsform zu ändern ist;
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10 zeigt
ein Diagramm, das eine zeitvariable Phasendifferenz in der zweiten
Ausführungsform
in einem Fall darstellt, wo ein Schreibtakt wegen externen Rauschens
stoppt, wenn eine Stopfrate auf α =
1/2 oder β =
1 gesetzt ist; und
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11 zeigt
ein Diagramm, das eine zeitvariable Phasendifferenz in der zweiten
Ausführungsform
in einem Fall darstellt, wo die Frequenz eines Schreibtakts wegen
externen Rauschens ansteigt, wenn eine Stopfrate auf α = 1/2 oder β = 1 gesetzt
ist.
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ERSTE AUSFÜHRUNGSFORM
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Wie
aus 1 erkennbar, ist ein Bitratenumsetzer gemäß einer
ersten Ausführungsform
mit einem Speicher 1, einem Schreibadressenzähler 2,
einem Leseadressenzähler 3,
einem Phasenkomparator 4, einer Rahmeneinfügeschaltung 5 und
einem Rahmentaktgenerator 6 ausgestattet.
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Der
Speicher 1 ist ein n-Bit-Pufferspeicher, wie z. B. ein
Schieberegister, zum vorübergehenden Speichern
eines Signals mit niedrigerer Bitrate, um die Bitratenumsetzung
durchzuführen.
Das Signal mit niedrigerer Bitrate wird entsprechend einer Schreibadresse,
die durch den Schreibadressenzähler 2 mit
Hilfe eines Takts CLKL des Signals mit niedrigerer
Bitrate erzeugt wird, in den Speicher 1 eingeschrieben.
Das eingeschriebene Signal wird entsprechend einer Leseadresse,
die durch den Leseadressenzähler 3 mit
Hilfe eines vom Rahmentaktgenerator 6 empfangenen untersetzten
Takts erzeugt wird, aus dem Speicher 1 ausgelesen.
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Das
ausgelesene Signal wird zur Rahmeneinfügeschaltung 5 ausgegeben,
durch die notwendige Informationen, wie z.B. Kopfteil, Redundanzcode und
Stopfimpulse, entsprechend einem Rahmentakt eingefügt werden,
um ein Signal mit höherer
Bitrate zu erzeugen. Der Rahmentaktgenerator 6 erzeugt den
untersetzten Takt und den auf einem Taktsignal CLKH des
Signals mit der höheren
Bitrate basierenden Rahmentakt sowie eine Festraten-Stopfimpulseinfügeanweisung,
wie weiter unten beschrieben.
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Die
Schreibadresse und die Leseadresse werden auch zum Phasenkomparator 4 ausgegeben. Der
Phasenkomparator 4 vergleicht die Leseadresse, um eine
Phasendifferenz M im Speicher 1 zu erzeugen. Da die Schreibadresse
normalerweise vor der Leseadresse liegt, erhält man eine Phasendifferenz
M durch Subtraktion der Leseadresse von der Schreibadresse.
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Steuerung für feste
Stopfraten
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Der
Bitratenumsetzer ist ferner mit einer Steuerung 7 für feste
Stopfraten und einer Festraten-Stopfimpulseinfügeschaltung 8 ausgestattet.
Die Steuerung 7 für
feste Stopfraten wählt
in Abhängigkeit
von einer vom Phasenkomparator 4 empfangenen Phasendifferenz
M eine von mehreren vorgegebenen festen Stopfraten aus. Genauer
gesagt, in der Steuerung 7 für feste Stopfraten werden vorher
mehrere Schwellwerte festgelegt. Die Steuerung 7 für feste
Stopfraten wählt
in Abhängigkeit
von einem Vergleichsergebnis zwischen den Schwellwerten und der
Phasendifferenz M eine von den vorgegebenen festen Stopfraten aus.
In der vorliegenden Ausführungsform
werden vorher vier Schwellwerte TH1a, TH2a, TH2b und TH1b festgesetzt
(siehe 3).
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Wie
weiter unten beschrieben, sind die vorgegebenen festen Stopfraten
hier drei verschiedene feste Stopfraten: α, β und γ (γ < α < β). Wenn eine normale
feste Stopfrate α gewählt wird,
dann wird der Takt der Stopfimpulseinfügung auf ein passendes Intervall
eingestellt, und dadurch fällt
die Phasendifferenz M in einen passenden Bereich, da der Lesetakt bei
normaler Frequenz stoppt. Wenn eine hohe feste Stopfrate β gewählt wird,
dann wird der Takt der Stopfimpulseinfügung verkürzt, und dadurch beginnt die Phasendifferenz
M, im Mittel zuzunehmen, da der Lesetakt häufiger stoppt. Wenn dagegen
eine kleine feste Stopfrate γ gewählt wird,
dann verlängert
sich der Takt der Stopfimpulseinfügung, und dadurch beginnt die
Phasendifferenz M, im Mittel abzunehmen, da der Lesetakt weniger
häufig
stoppt.
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Die
Festraten-Stopfimpulseinfügeschaltung 8 gibt
eine Festraten-Stopfimpulseinfügeanweisung, die
der gewählten
festen Stopfrate entspricht, an die Rahmeneinfügeschaltung 5 und
den Rahmentaktgenerator 6 aus.
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Der
Rahmentaktgenerator 6 empfängt die Festraten-Stopfimpulseinfügeanweisung
und den Takt CLKH des Signals mit hoher
Bitrate, um einen untersetzten Takt zum Leseadressenzähler 3 und
einen Einfügezeittakt
zur Rahmeneinfügeschaltung 5 auszugeben.
Der untersetzte Takt wird gewonnen, indem Taktimpulse, die den eingefügten Informationen einschließlich des
Kopfteils, des Redundanzcodes und der Stopfimpulse entsprechen,
aus dem Takt CLKH eines Rahmens entfernt
werden. Folglich fügt die
Rahmeneinfügeschaltung 5 den
Kopfteil und den Redundanzcode in das Auslesesignal ein und fügt ferner
Stopfimpulse entsprechend dem Einfügezeittakt in das Auslesesignal
ein.
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Wie
in 2 dargestellt, werden der Kopfteil und der Redundanzcode
jeweils in vorgegebene Positionen in jedem Rahmen des Signals mit
der höheren
Bitrate eingefügt.
Außerdem
wird auch ein Stopfimpuls in einem gesteuerten Takt, der durch die
ausgewählte
feste Stopfrate festgelegt wird, in das Auslesesignal eingefügt.
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In 3 sind
vier Schwellwerte TH1a, TH2a, TH2b und TH1b so voreingestellt, daß TH1a < TH2a < TH2b < TH1b ist. Ein Bereich
von TH2a bis TH2b wird auf einen passenden Bereich mit einer Mittenphasendifferenz
n/2 eingestellt. Ein Bereich von TH1a bis TH2a wird auf einen akzeptierbaren
Bereich eingestellt, und ein Bereich von 0 bis TH1a wird auf einen
kritischen Bereich eingestellt. Ein Bereich von TH2b bis TH1b wird
auf einen akzeptierbaren Bereich eingestellt, und ein Bereich von
TH1b bis n wird auf einen kritischen Bereich eingestellt. Die Steuerung 7 für feste
Stopfraten steuert eine feste Stopfrate in Abhängigkeit davon, in welchem
der zugeordneten Bereiche eine aktuelle Phasendifferenz liegt. Die
Details des Steuerungsvorgangs für
feste Stopfraten werden nachstehend unter Bezugnahme auf die 4-7 beschrieben.
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Wie
aus 4 erkennbar, wählt
die Steuerung 7 für
feste Stopfraten die normale feste Stopfrate α (Schritt S1), wenn eine Phasendifferenz
M in einem der akzeptierbaren und zulässigen Bereiche liegt, das
heißt,
wenn TH1a < M < TH1b ist. Falls
kein externes Rauschen auftritt, variiert die Phasendifferenz M
periodisch innerhalb der Tiefe (n) des Speichers 1 mit
einem Mittelpunkt n/2, wie in 5A dargestellt.
Dementsprechend gehen keine Daten verloren. Da in dem in 5A dargestellten
Normalzustand die feste Stopfrate auf α = ½ gesetzt wird, wird die Stopfimpulseinfügung alle
2 Rahmen ausgeführt. Mit
anderen Worten, die normale feste Stopfrate α wird so lange beibehalten,
wie TH1a ≤ M ≤ TH1b ist (Schritt
S2).
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Wenn
wegen des Auftretens von externem Rauschen, wie z. B. Jitter (Phasenzittern),
Phasenwanderung oder Phasensprung, wie in 6A dargestellt,
eine Phasendifferenz M sich zum Unterlauf hin verschiebt und in
einen kritischen Bereich eintritt (M < TH1a im Schritt S2), dann ändert die
Steuerung 7 für
feste Stopfraten die normale feste Stopfrate von α nach β (Schritt
S3).
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Da,
wie in 6A dargestellt, die gewählte normale
feste Stopfrate β größer ist
als die vorherige feste Stopfrate α, wird der Takt der Stopfimpulseinfügung verkürzt, und
dadurch nimmt die Phasendifferenz M allmählich im Mittel zum Mittenwert
n/2 hin zu, da der Lesetakt häufiger
stoppt. Da hierbei die feste Stopfrate auf β = 1 eingestellt ist, wird die
Stopfimpulseinfügung
in jedem Rahmen ausgeführt.
Wenn danach die Phasendifferenz M den Schwellwert TH2b übersteigt
(TH2b < M im Schritt
S4), setzt die Steuerung 7 für feste Stopfraten die feste
Stopfrate zurück auf α = 1/2 (Schritt
S1). Wenn die Phasendifferenz M den Schwellwert TH2b nicht übersteigt
(TH2b ≥ M
im Schritt S4), dann wird die gewählte normale feste Stopfrate β beibehalten.
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Wenn
sich wegen des Auftretens von externem Rauschen, wie in 7A dargestellt,
eine Phasendifferenz M zum Überlauf
hin verschiebt und in einen kritischen Bereich eintritt (M > TH1b im Schritt S2),
dann ändert
die Steuerung 7 für
feste Stopfraten die normale feste Stopfrate von α nach γ (Schritt
S5).
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Da
die gewählte
normale feste Stopfrate γ kleiner
ist als die vorherige feste Stopfrate α, verlängert sich der Takt der Stopfimpulseinfügung, und
dadurch nimmt die Phasendifferenz M im Mittel allmählich zum
Mittenwert n/2 hin ab, wie in 7A dargestellt,
da der Lesetakt weniger häufig
stoppt. Hierbei wird die Stopfimpulseinfügung nicht ausgeführt, da die
feste Stopfrate auf γ =
0 eingestellt ist. Wenn danach die Phasendifferenz M kleiner als
der Schwellwert TH2a wird (TH2a > M
im Schritt S6), dann setzt die Steuerung 7 für feste
Stopfraten die feste Stopfrate zurück auf α (Schritt S1). Wenn die Phasendifferenz
M nicht kleiner als der Schwellwert TH2a ist (TH2a ≤ M im Schritt
S6), dann wird die gewählte
normale feste Stopfrate γ beibehalten.
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Auf
diese Weise wird eine Phasendifferenz M jederzeit überwacht,
und die Einfügung
von Stopfimpulsen wird normalerweise mit der festen Stopfrate α ausgeführt. Wenn
ein Unterlauf der Phasendifferenz M bevorsteht, wird die Stopfimpuls einfügung mit der
größeren festen
Stopfrate β durchgeführt. Wenn ein Überlauf
der Phasendifferenz M bevorsteht, wird die Stopfimpulseinfügung mit
der kleineren festen Stopfrate γ ausgeführt. Folglich
kann durch Steuerung der festen Stopfrate die Phasendifferenz M
kontinuierlich in die Nähe
der Mitte n/2 zurückgestellt werden,
ohne ein Rücksetzen
des Speichers zu benötigen.
Mit anderen Worten, eine Vernichtung der im Speicher 1 abgelegten
Daten durch Rücksetzen
des Speichers kann verhindert werden, wodurch die Robustheit verbessert
wird.
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ZWEITE AUSFÜHRUNGSFORM
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Wie
aus 8 erkennbar, ist die Schaltungskonfiguration eines
Bitratenumsetzers gemäß einer zweiten
Ausführungsform
die gleiche wie die in 1 dargestellte Konfiguration
gemäß der ersten
Ausführungsform,
mit der Ausnahme, daß eine
Steuerung 7A für
feste Stopfraten den Speicher 1, den Schreibadressenzähler 2 und
den Leseadressenzähler 3 zwangsweise
zurücksetzen
kann. Daher werden Schaltungsblöcke,
die den früher
anhand von 1 beschriebenen ähnlich sind,
durch die gleichen Bezugszeichen bezeichnet, und ihre Beschreibungen werden
weggelassen.
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Wie
aus 9 erkennbar, werden sechs Schwellwerte THRa, TH1a,
TH2a, TH2b, TH1b und THRb so voreingestellt, daß THRa < TH1a < TH2a < TH2b < TH1b < THRb ist. Ein Bereich von TH2a bis TH2b
wird auf einen passenden Bereich mit einer Mittenphasendifferenz
n/2 eingestellt. Ein Bereich von TH1a bis TH2a wird auf einen akzeptierbaren Bereich
eingestellt, ein Bereich von THRa bis TH1a wird auf einen kritischen
Bereich eingestellt, und ein Bereich von 0 bis THRa wird auf einen
Rücksetzauslösebereich
eingestellt. Entsprechend wird ein Bereich von TH2b bis TH1b auf
einen akzeptierbaren Bereich, ein Bereich von TH1b bis THRb auf
einen kritischen Bereich und ein Bereich von THRb bis n auf einen
Rücksetzauslösebereich
eingestellt. Die Steuerung 7 für feste Stopfraten steuert
eine feste Stopfrate in Abhängigkeit
davon, in welchem der zugeordneten Bereiche eine aktuelle Phasendifferenz liegt.
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Wenn
eine Phasendifferenz M in dem Bereich von THRa bis THRb liegt, führt die
Steuereinrichtung 7A für
feste Stopfra ten die gleiche Steuerung wie in der ersten Ausführungsform
aus. Wenn sich die Phasendifferenz M wegen des Auftretens eines
starken Rauschens in den Rücksetzauslösebereich
verschiebt, dann führt
die Steuereinrichtung 7A für feste Stopfraten keine Auswahl
fester Stopfraten aus, sondern löst
ein Zurücksetzen
des Speichers 1, des Schreibadressenzählers 2 und des Leseadressenzählers 3 aus,
um die Phasendifferenz auf den Mittenwert n/2 zurückzusetzen.
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Wenn
sich eine Phasendifferenz M, wie in 10 dargestellt,
zum Unterlauf hin verschiebt und in den Rücksetzauslösebereich eintritt (M < THRa), dann setzt
die Steuereinrichtung 7A für feste Stopfraten den Speicher 1,
den Schreibadressenzähler 2 und
den Leseadressenzähler 3 zwangsweise
zurück, um
die Phasendifferenz M auf den Mittenwert n/2 zurückzusetzen.
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Wenn
sich eine Phasendifferenz M, wie in 11 dargestellt,
zum Überlauf
hin verschiebt und in den Rücksetzauslösebereich
eintritt (M > THRb), dann
setzt die Steuereinrichtung 7A für feste Stopfraten den Speicher 1,
den Schreibadressenzähler 2 und
den Leseadressenzähler 3 zwangsweise
zurück, um
die Phasendifferenz M auf den Mittenwert n/2 zurückzusetzen.
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Falls
eine sehr große Änderung
der Phasendifferenz auftritt, so daß die Änderung durch die Auswahl fester
Stopfraten nicht bewältigt
werden kann, dann kann die Phasendifferenz M unmittelbar zu zulässigen Werten
zurückgehen.
In diesem Fall werden zwar im Speicher 1 abgelegte Daten
vernichtet, aber die Schaltungsfunktion kann, nachdem ein sehr starkes
Rauschen eine ungewöhnliche Änderung
der Phasendifferenz verursacht, sofort wiederhergestellt werden,
wodurch die Zuverlässigkeit
verbessert wird.