DE3140683A1 - Speichersteuerungsschaltung - Google Patents

Description

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Die Erfindung betrifft ein digitales Aufzeichnungs- und Wiedergabesystem und insbesondere eine Schaltung zur Steuerung eines Speichers/ in den das wiedergegebene digitale Signal zur Beseitigung von Zittererscheinungen (jitter) und zur Zeitdehnung gespeichert wird.

In herkömmlichen PCM-Aufzeichnungs-VWiedergabesystemen wird das digitalisierte ursprüngliche Signal während des Zeitabschnitts vor seiner' Aufzeichnung auf einem Aufzeichnungsmedium zeitkomprimiert und mit Fehlererkennungs- und Fehlerkorrekturcodes sowie mit Synchronisationsimpulsen kombiniert. Das wiedergegebene ursprüngliche Signal wird von derartigen Steuersignalen getrennt und zur Zeitdehnung und zur Beseitigung von Zittererscheinungen, die von mechanischen Toleranzen des Aufzeichnungssystems herrühren, einem Speicher zugeführt. Der Speicher wird von einem Schreib- und einem Leseadreßzähler so gesteuert, daß das •zitterbehaftete (jitter-affected) digitale Signal im Takt des zitterbehafteten Synchronisationsimpulses gespeichert und im Takt eines Normalimpulses mit konstanter Rate ausgelesen wird, wobei der Normalimpuls mit einer geringeren Rate als der Synchronisationsimpuls auftritt und das digitale Signal somit zeitlich gedehnt wird.

Als besonders nachteilig bei der herkömmlichen Speichersteuerungsschaltung ist der Speicherüberlauf· anzusehen, der dann auftritt, wenn infolge von Ein- und Ausschaltvorgängen wie z.B. beim Starten des Aufzeichnungsgeräts in der Wiedergabebetriebsart oder bei zeitweiligen BandSchwankungen starke Zittererscheinungen auftreten. Dies führt schließlich zur Erzeugung von Rauschen, wenn das übergelaufene Signal in ein Analogsignal umgewandelt wird.

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Es ist bekannt, zur Vermeidung des Speicherüberlaufs den Leseadreßzähler dann zu löschen, wenn der Speicher sich einem überlaufzustand nähert. Um das Rauschen, das infolge eines schnellen Wechsels des digitalen Wertes beim Löschen des Leseadreßzählers auftritt, auszublenden, wird eine Rauschsperre verwendet. Damit ist jedoch eine Unterbrechung des Tones verbunden.

Die vorliegende Erfindung überwindet dieses Problem der Rauscherzeugung dadurch, daß die inkrementelle Rate des Leseadreßzählers bei Annäherung an eine obere Speichergrenze in einer Richtung, in der seine Rate gegenüber der Normalrate vermindert ist, und dann, wenn sich der Speicher einer unteren Grenze nähert, in entgegengesetzter Richtung verändert wird. Die Änderung der Zuwachsrate in einer der beiden Richtungen dauert so lange an, bis ein Zwischenadreßzählwert erreicht ist, so daß dann, wenn die

Zuwachsrate vermindert ist, ein gleiches Datenwort zur Abgabe an einen Ausgangskreis wiederholt ausgelesen oder dann, wenn die Zuwachsrate erhöht ist, ein Zwischendatenwort übersprungen wird. Mit einer Änderung der Zuwachsrate treten keine merklichen übergänge von einem Digitalwert zum anderen auf, so daß kein feststellbares Rauschen entsteht.

Gemäß der vorliegenden Erfindung ist eine Schaltung zur Steuerung eines Speichers vorgesehen, der für die Speicherung · von zitterbehafteten Datenworten ausgelegt ist, die mit der gleichen Rate, mit der sie auftreten, in den Speicher eingeschrieben werden, mit einem ersten Adreßzähler, der zur Erzeugung eines digitalen Zuwachswertes für die Adressierung von Speicherplätzen, in die die Datenworte eingeschrieben werden, mit der variablen Rate erhöht wird, mit einem zweiten Adreßzähler, der zur Erzeugung eines digitalen Zuwachswertes für die Adressierung von Speicherplätzen, aus denen die gespeicherten Datenworte ausgelesen werden, normalerweise mit einer konstanten Normalrate erhöht wird,' mit einer Lesevor-

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richtung, über die die Datenworte mit der konstanten Rate aus den vom zweiten Adreßzähler adressierten Speicherplätzen ausgelesen werden, mit einer Detektor-Vorrichtung, die feststellt, wann der Gesamtumfang der im Speicher gespeicherten Datenworte einen oberen oder einen unteren Grenzwert erreicht, sowie mit einer Vorrichtung zur Steuerung des zweiten Zählers, um die Zuwachsrate des zweiten Zählers dann, wenn der obere oder der untere Grenzwert erfaßt wird, entsprechend zu erhöhen bzw. zu vermindern.

Die Erfindung wird im folgenden anhand eines Ausführungsbeispiels unter Bezugnahme auf die Zeichnung näher beschrieben; in dieser zeigt:

Fig. 1 ein schematisches Blockschaltbild eines PCM-Aufzeichnungs- und Wiedergabesystem nach der Erfindung,

Fig. 2 ein Blockschaltbild des Zitterbeseitigungs- und Zeitdehnungsschaltkreises aus Fig. 1,

Fig. 3 ein der Schaltung in Fig. 2 zuzuordnendes Wellenformdiagramm und

Fig. 4 ein Wellenformdiagramm, in dem die Wellenformen des aus dem Speicher in Fig. 2 ausgelesenen digitalen Signals dargestellt sind.

Fig. 1 zeigt ein erfindungsgemäßes PCM-Aufzeichnungs-Wiedergabegerät in' schematischer Darstellung. Analoge ·.Tonsignale zweier Kanäle werden über Eingangsklemmen 1a, 1b zur Abtrennung der hochfrequenten Anteile der Eingangssignale Tiefpaß-Filtern 2a, 2b und anschließend in bekannter Weise Abtast- und Halteschaltkreisen 3a, 3b zugeführt. Die abgetasteten Spannungswerte werden abwechselnd über einen be-

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kannten Multiplexer oder Schalterkreis 4 einem Analog/Digital-Wandler 5 zugeführt, wo die abgetasteten analogen Werte in entsprechende digitale Codes mit einer vorgegebenen Anzahl von Binärziffern umgewandelt werden. Die Abtast- und Halteschaltkreise 3a, 3b, der Multiplexer 4 und der A/D-Wandler 5 bilden somit einen Zweikanal-PCM-Codierer. Zum Zwecke der Einsetzung von Vertikal- und Horizontalsynchronisierungsimpulsen sowie Fehlererkennungs- und Fehlerkorrekturcodes zum PCM-Informationssignal, wird dieses Signal in einen Zeitkompressionsspeicher 6 eingeschrieben und aus diesem mit einer höheren Rate als der Eingaberate wieder ausgelesen. Eine Speichersteuerungseinheit 7 steuert die Eingangs- und Ausgangsraten des Speichers 6. Das zeitkomprimierte digitale Signal wird einem Addierer 8 zugeführt, wo dieses Signal mit Fehlererkennungs- und Fehlerkorrekturcodes kombiniert wird, die von einem Fehlererkennungs- und Fehlerkorcekturcode-Generator 11 an diesen Addierer abgegeben werden. Der Ausgang des Addierers 8 ist mit einem Addierer 9 verbunden, wo das Signal mit Vertikal- und Horizontalsynchronisierungsimpulsen kombiniert wird, die von einem Synchronisierungsimpuls-Generator 10 an diesen Addierer 9 abgegeben werden. Das Ausgangssignal des Addierers 9 wird einem herkömmlichen Video-Bandaufzeichnungsgerät 12 mit Wendelabtastung zugeführt und in gleicherweise wie Videosignale längs schräg verlaufender Spuren aufgezeichnet.

Das wiedergegebene digitale Signal wird einem Synchronisierungsimpuls-Separator 14 zugeführt, wo die Synchronisierungsimpulse · abgetrennt und an einen Schreibsignal-Generator 15 abgegeben werden und das restliche Signal einem herkömmlichen Fehlerdetektor 16 zugeführt wird, in dem fehlerbehaftetete Informationsbits in bekannter Weise erfaßt und von dem aus das Signal einem Fehlerkorrekturkreis 17 zugeführt wird, der durch eine Fehlerkorrektur-Steuereinheit 18 gesteuert ist.

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Die Fehlererkennungs- und Fehlerkorrekturcodes werden aus dem Informationsbitstroin entfernt und das verbleibende Signal wird einem erfindungsgemäßen Zitterbeseitigungsund Zeitdehnungsschaltkreis 20 zugeführt. Der Schaltkreis 20 umfaßt einen Speicher und eine Speichersteuerungsschaltung, die im folgenden noch genauer beschrieben wird. Der Schaltkreis 20 empfängt synchron zu den abgetrennten Synchronisierungsimpulsen Schreib-Steuersignale vom Generator 15, um die Informationsbits wortweise in den Speicher einzuschreiben und zur Beseitigung von vom Video-Bandaufzeichnungsgerät infolge seiner mechanischen Toleranzen herrührenden Zittererscheinungen (jitters) mit einer bestimmten konstanten Rate aus dem Speicher auszulesen. Da das wiedergegebene digitale Signal gegenüber dem ursprünglichen Signal zeitkomprimiert ist, dient der Schaltkreis 20 ferner zur Zeitdehnung des Signals, wie weiter unten noch näher beschrieben wird.

Der Ausgang des Zitterbeseitigungs- und Zeitdehnungsschaltkreises 20 ist einem Digital/Analog-Wandler 21 zugeführt, der die zeitgedehnten Informationsbits oder Datenworte in ein Spannungssignal umwandelt, das abwechselnd über einen Demultiplexer oder Schalter 22 Tiefpaßfiltern 23a μηα 23b zugeführt wird, um die ursprünglichen Tonsignale zur Abgabe an einen Stereowiedergabekreis (nicht gezeigt) über jeweilige Ausgangsklemmen 24a und 24b wieder herzustellen.

Fig.- 2 zeigt in einer genaueren Darstellung den Zitterbeseitigungs- und Zeitdehnungsschaltkreis 20. Das Ausgangssignal des Fehlerkorrekturkreises 17 wird einem Eingangszwischenspeicher 31 (input latch) zugeführt und wird in diesem aufgrund eines Zwischenspeicherimpulses (latch pulse) 47, der vom Schreib-Signalgenerator 15 geliefert wird, zeitweilig gespeichert. Der Schreib-Signalgenerator erzeugt sowohl den Zwischenspeicherimpuls als auch Schreib-Freigabeimpulse 46

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und Aufwärtszählimpulse 50 synchron mit den abgetrennten Synchronisierungsimpulsen. Die Schreib-Freigabeimpulse werden einem Speicher 32 mit direktem Zugriff (RAM) und einem Selektor 34 und die Aufwärtszählimpulse einem Schreibadreßzähler 35 zugeführt. Mit dem Auftreten eines Schreibfreigabeimpulses 4 6 wird das RAM 32 freigegeben und der Selektor 34 zur Weitergabe seines Eingangssignals vom Schreibadreßzähler 35 zum RAM 32 geschaltet, um die zwischengespeicherten Daten als Datenwort in einem Speicherplatz zu speichern, der durch den Schreibadreßzähler 35 angegeben ist. Der Zähler 35 wird durch einen folgenden Aufwärtszählimpuls 50 erhöht, um den nächsten Speicherplatz anzugeben.

Das Ausgangssignal des Schreibadreßzählers 35 ist ferner

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einem Modulo-2 -Subtrahierer 38 zugeführt, an den auch ein Ausgangssignal von einem Leseadreßzähler 36 abgegeben wird, um die Differenz zwischen den Adreßzählwerten der beiden Zähler zu erfassen. Das Ausgangssignal des Subtrahierers 38 ist einem Decoder 40 zugeführt, der den Differenzzählewert übersetzt, um die Gesamtmenge der im RAM 32 gespeicherten Datenworte zur Erfassung einer Annäherung an einen Uberlauf- oder Unterlaufzustand des RAMs 32 stetig zu überwachen und die Rate, mit der der Leseadreßzähler 36 zu erhöhen ist, entsprechend festzulegen.

Die gespeicherten Datenworte werden bei Auftreten eines Auslese-Freigabeimpulses 48, der von einem frequenzstabilisierten Taktgeber· 60 geliefert wird, aus dem RAM 32 wortweise von Speicherplätzen, die durch einen über den Selektor 34 vom Leseadreßzähler 36 gelieferten Adreßzählwert angegeben werden, ausgelesen und in einen Ausgangszwischenspeicher (output latch) 33 eingegeben. Die in dem Ausgahgszwischenspeicher 3 3 zwischengespeicherten Daten werden im Takt eines Auslese-Zwischenspeicherimpulses 49, der ebenfalls vom Taktgeber 60 geliefert wird, dem Digital/Analog-Wandler

zugeführt. Wie in Fig. 3 zu sehen ist, treten diese Leseimpulse 4 9 und 4 8 in .größeren Abständen als die Schreibimpulse 47 und 46 auf, um eine Zeitdehnung der digitalen Signale zu erzielen. Obwohl die Synchronisierungsimpulse wie auch die dem Zwischenspeicher 31 zugeführten Informationsbits durch zeitliche Schwankungen des Video-Transportmechanismus des Aufzeichnungsgeräts 12 zitterbehaftet sind, enthalten die aus dem RAM 32 ausgelesenen Daten keine Zitteranteile, da die Leseimpulse 48, 4 9 vom frequenzstabilisierten Taktgeber abgeleitet werden.

Der Ausleseadreßzähler 36 wird normalerweise mit einer Normalrate mit dem Auftreten von Aufwärtszählimpulsen 52b erhöht, die über einen Selektor 39 von einem Normalfrequenzoszillator 44, dessen Eingang mit dem Taktgeber 6O verbunden ist, geliefert werden.

Die Speicherkapazität des RAMs 32 ist so ausgelegt, daß diejenige Gesamtmenge von Datenworten, die bei zitterbehafteten Datenworten erwartungsgemäß auftritt , gespeichert werden kann, da diese Zittererscheinungen dazu neigen, die effektive Anzahl der speicherbaren Datenworte zu reduzieren. Somit ist die Speicherkapazität derart gewählt, daß die effektive Anzahl unter extremen, einen Unterlaufzustand erzeugenden Zitterbedingungen, kaum Null werden kann, wobei die Speicherkapazität nicht viel höher ist als die Anzahl der speicherbaren Datenworte, so daß die noch auszulesenden Daten mit einem neuen, einen Überlaufzustand erzeugenden Datenwort überschrieben werden.

Nimmt man an, daß die Speicherkapazität des RAMs 32 gleich 2 Datenworte beträgt (N ist eine ganze Zahl), so sind die Speicherplätze durch Zählwerte von "0" bis "2^N - 1" adressierbar, wobei beide Zähler 35 und 36 ihre Zählwerte

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jeweils von "0" bis "2 - 1" schrittweise erhöhen und zur

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Wiederholung des Vorgangs wieder nach 0 zurückkehren.

Es sei bemerkt, daß der Zählwert des Schreibadreßzählers 35 dem Zählwert des Leseadreßzählers 36 stets vorausgeht, und da das RAM 32 eine Speicherkapazität von 2 Worten besitzt, der Leseadreßzähler nicht so weit erhöht wird, daß sein Wert höher als der Zählwert des Schreibadreßzählers 36 von 2^N .- 1 wird.

Der Modulo-2^N-Subtrahierer 38 führt eine Modulo-2^N~Subtraktion der in den Schreib- und Leseadreßzählern 35 und 36 erreichten binären Zählwerte durch, um die effektive Anzahl der im RAM 32 speicherbaren Datenworte zu erfassen. Der Decoder 40 prüft den Differenzzählwert gegen einen unteren Grenzwert, z.B. "1" und erzeugt ein Frühwarnsignal, das anzeigt, daß sich das RAM 32 einem Unterlaufzustand nähert. Er prüft den Differenzzählwert ferner gegen einen oberen Grenzwert, z.B.

N
"2 - 2", und erzeugt ein Frühwarnsignal, das anzeigt, daß sich das RAM 32 einem Überlaufzustand nähert.

Das Unterlaufwarnsignal wird dem Setzeingang eines Unterlauf-Flip-Flops oder Merkerkreises 42 zugeführt, um ein logisches "1"-Ausgangssignal an den Selektor 39 zu liefern und diesen zu veranlassen, von einem Niederfrequenzoszillator 43 gelieferte Aufwärtszählimpulse 52a durchzuschalten. Die Frequenz der Aufwärtszählimpulse 52a ist niedriger als die Normalfrequenz und damit niedriger als die Rate, mit der die Daten · · vom Ausgangszwischenspeicher 33 abgeliefert werden. Somit wird der Leseadreßzähler 36 mit einer reduzierten Rate getaktet, was eine Erhöhung der effektiven Anzahl oder des Differenzzählwertes bedeutet, wobei ein gegebenes Datenwort aufgrund der Differenz zwischen den Leseraten des Zwischenspeichers 33 und des Zählers 36 wiederholt aus dem RAM 32 ausgelesen wird. Der Decoder 40 überwacht weiter den momentanen Wert seines Eingangssignals, indem er diesen Wert gegen einen Zwischenwert

oder einen Wert, der der Hälfte der Speicherkapazität des RAMs 32 entspricht, prüft. Er liefert ein Rücksetzsignal an den Unterlauf-Merkerkreis 42, um .die Leserate wieder auf die' normale Rate zurückzuführen, wenn der Differenzzähl wert einen Wert erreicht, der der Hälfte der maximal speicherbaren Datenworte entspricht.

Eine in Fig. 4 gezeigte Wellenform 61 ist eine digitale Darstellung der aus dem RAM 32 mit normaler Leserate ausgelesenen Datenworte . Wird der Leseadreßzähler 36 wie oben beschrieben mit der niedrigen Rate getaktet, so wird die Wellenform 61 z.B. in der Weise leicht verzerrt, wie dies durch die Wellenform 62 angegeben ist_r in der gleiche Datenworte von der dritten bis zur sechsten Adresse wiederholt ausgelesen werden. Die Differenz zwischen den digitalen Werten zweier benachbarter Datenworte ist jedoch xrernach-.lässigbar klein, so daß die Wellenform 62 als kontinuierlich betrachtet werden kann.

In der gleichen Weise gibt der Decoder 40 dann, wenn der Differenzzählwert beispielsweise 2 - 2 erreicht, ein Signal ab, das den Setzeingang eines Überlauf-Flip-Flops oder eines Merkerkreises 41 ansteuert, um den Selektor 39 zu veranlassen, Aufwärtszählimpulse 52c von einem Hochfrequenzoszillator 45, dessen Eingang ebenfalls mit dem Taktgeber 60 verbunden ist, durchzuschalten. Die Frequenz der Aufwärtszählimpulse 52c ist höher als die Normalfrequenz, so daß der Leseadreßzähler 36 mit einer größeren Geschwindigkeit erhöht wird, als das RAM 32 mit dem Auftreten von Zwischenspeicherimpulsen 49 ausgelesen wird (siehe Fig. 3). Somit nimmt der Differenzzählwert ab, wobei Wechseldatenworte von der vierten bis zur sechzehnten Adresse, wie, in Fig. 4 mit 63 gezeigt; übersprungen werden, bis der Differenz— adresszählwert bis auf den vorgegebenen Zwischenwert abfällt.

Dieses überspringen kann zwar Diskontinuitäten erzeugen, derartige Diskontinuitäten können in der Praxis jedoch zufriedenstellend durch Tiefpaß-Filter 23, 23b geglättet werden.

Claims (3)

1. Patentan sprüche

   1 .) Schaltung zur Steuerung eines Speichers, der für die Speicherung von zitterbehafteten Datenworten ausgelegt ist, die mit der gleichen Rate, mit der sie auftreten, in den Speicher eingeschrieben werden, mit einem ersten Adreßzähler, der zur Erzeugung eines digitalen Zuwachswertes für die Adressierung von Speicherplätzen, in die die Datenworte eingeschrieben werden; mit der variablen Rate erhöht wird, mit einem zweiten Adreßzähler, der zur Erzeugung eines digitalen Zuwachswertes für die .Adressierung von Speicherplätzen, aus denen die gespeicherten Datenworte ausgelesen werden, mit einer konstanten Normalrate erhöht wird, mit einer Lesevorrichtung, durch die die Datenworte mit der konstanten Rate aus den vom zweiten Adreßzähler adressierten Speicherplätzen ausyelesen werden sowie mit

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   einer Detektor-Vorrichtung, die feststellt, wann sich die Gesamtmenge von im Speicher gespeicherten Datenworten einem überlaufzustand nähert, dadurch gekennzeichnet , daß die Detektor-Vorrichtung eine Vorrichtung (38) zur Erfassung der Differenz zwischen den Zuwachswerten des ersten und zweiten Adreßzählers (35, 36) aufweist, und daß eine Vorrichtung (39 bis 45) zur Steuerung des zweiten Zählers (36) vorgesehen ist, um die Zuwachszählrate des zweiten Zählers dann um einen'vorbestimmten Betrag zu erhöhen oder herabzusetzen, wenn die erfaßte Differenz eine vorgegebene obere bzw. untere Grenze erreicht.
2. 2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Vorrichtung zur Steuerung des zweiten

   ein
   Adreßzählers ein erstes und/zweites Flip-Flop (41, 42) sowie einen Decoder (40) umfaßt, daß der Decoder (40) eine Vorrichtung aufweist, durch die das erste Flip-Flop dann, wenn die Differenz den oberen Grenzwert erreicht, gesetzt, und anschließend, wenn die Differenz auf einen zwischen dem oberen und dom unteren Grenzwert liegenden Wert abfällt, zurückgesetzt wird und daß der Decoder eine weitere Vorrichtung zur Ansteuerung, des zweiten Flip-Flops aufweist/ durch die das zweite Flip-Flop, wenn die Differenz den unteren Grenzwert erreicht, gesetzt, und anschließend, wenn die Differenz auf den Zwischenwert ansteigt, zurückgesetzt wird, wobei der Ausgang des ersten und des zweiten

   Flip-Flops als erstes bzw. als zweites Steuersignal verwendet, wird.
3. 3. Schaltung nach Anspruch 1 oder 2, gekennzeichnet durch einen Eingangszwischenspeicher (31), in den die zitterbehafteten Eingangsdatenworte zur mit der variablen Rate erfolgenden Abgabe an den Speicher (32) zwischengespeichert werden, sowie durch einen Ausgangszwischenspeicher

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   (33) zur Zwischenspeicherung der Datenworte, die aus dem Speicher (32) mit der konstanten Normalrate ausgelesen werden.