FR2492149A1 - Circuit de commande d'une memoire - Google Patents

Abstract

CIRCUIT DE COMMANDE D'UNE MEMOIRE DANS LEQUEL DES DONNEES AFFECTEES DE VACILLEMENT SONT ECRITES A UNE VITESSE COMPATIBLE AVEC LEUR ARRIVEE ET LUES A UNE VITESSE CONSTANTE, COMPRENANT DES COMPTEURS D'ADRESSES D'ECRITURE ET DE LECTURE POUR ADRESSER LES EMPLACEMENTS DE MEMOIRE POUR LES OPERATIONS RESPECTIVES D'ECRITURE ET DE LECTURE. LE COMPTEUR D'ADRESSES D'ECRITURE EST INCREMENTE A LA MEME VITESSE QUE LA VITESSE D'ECRITURE DES DONNEES DANS LA MEMOIRE TANDIS QUE LE COMPTEUR D'ADRESSES DE LECTURE EST NORMALEMENT INCREMENTE A LA VITESSE CONSTANTE. UN SOUSTRACTEUR EST COUPLE AUX SORTIES DES COMPTEURS D'ADRESSES D'ECRITURE ET DE LECTURE POUR DETECTER LA DIFFERENCE ENTRE LES VALEURS NUMERIQUES DES EMPLACEMENTS DE MEMOIRE ADRESSES PAR LES DEUX COMPTEURS. UN DECODEUR 40 SERT A DETECTER LE MOMENT OU LA DIFFERENCE EN QUESTION ATTEINT UNE LIMITE SPECIFIEE SUPERIEURE OU INFERIEURE, POUR PROVOQUER RESPECTIVEMENT LA DECROISSANCE OU LA CROISSANCE DE LA FREQUENCE INCREMENTIELLE DU COMPTEUR D'ADRESSES DE LECTURE, AFIN D'EMPECHER LA MEMOIRE D'ATTEINDRE UN ETAT DE DEPASSEMENT OU DE SOUS-REMPLISSAGE.

Description

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CIRCUIT DE COMMANDE D'UNE MEMOIRE

L'invention se rapporte d'une manière générale à des systèmes d'enregistrement et de reproduction numérique et, en particulier, à un circuit-de commande d'une mémoire dans laquelle le signal numérique reproduit est emmagasiné, pour l'élimination du vacillement et à des fins de dilatation

dans le temps.

Dans les systèmes d'enregistrement et de reproduction clas-

siques à modulation par codage d'impulsions, le signal original transformé en valeur numérique est comprimé dans le temps et combiné avec des codes de détection d'erreur et de correction et des impulsions de synchronisation au cours de la période qui précède l'enregistrement sur un support et le signal original reproduit est séparé de ces signaux de commande et appliqué à une mémoire afin de dilater sa dimension temporelle et d'éliminer le vacillement qui a été introduit par suite des tolérances mécaniques du dispositif d'enregistrement. La mémoire est commandée par des compteurs d'écriture et de lecture d'adresses pour emmagasiner le signal numérique affecté par le vacillement, en réponse à l'impulsion de synchronisation affectée par le vacillement et le lit en réponse à une impulsion à fréquence constante normalisée qui intervient à une fréquence plus faible que l'impulsion de synchronisation, si bien que le signal numérique est dilaté

dans le temps.

- 2 - Un inconvénient inhérent au circuit de commande de mémoire classique est le dépassement de la mémoire qui se produit lorsqu'un vacillement important est engendré, par suite des transitoires tels que le démarrage de l'enregistreur en mode reproduction, ou une fluctuation temporaire de la bande. Du bruit est ainsi engendré lorsque ce signal de

dépassement est transformé en un signal analogique.

Dans une solution antérieure de ce problème, le compteur d'adresses de lecture est libéré quand la mémoire approche l'état de dépassement, pour empêcher ce dépassement. Un circuit de réduction de la puissance haute fréquence est utilisé pour masquer le bruit qui résulterait du changement rapide de la valeur numérique lorsque le compteur d'adresses de lecture est libéré, produisant ainsi une interruption du son. L'invention résoud le problème de génération de bruit en faisant varier la fréquence incrémentielle du compteur d'adresses de lecture dans un sens propre à faire décroître ladite fréquence par rapport à la valeur normalisée lorsque la mémoire s'approche d'une limite supérieure, ou en sens opposé lorsque la mémoire s'approche d'une limite inférieure. La variation de fréquence incrémentielle dans un sens ou dans l'autre se poursuit jusqu'à ce qu'un compte d'adresses intermédiaire soit atteint, de sorte qu'un même mot de donnée est lu répétitivement pour être appliqué à un circuit de sortie lorsque la fréquence incrémentielle est diminuée ou qu'un mot de donnée intermédiaire est sauté lorsque la fréquence incrémentielle est augmentée. Il n'y a aucun degré appréciable de transition de la valeur numérique lorsque la valeur incrémentielle varie, ce qui donnerait

naissance à un bruit de degré notable.

Suivant l'invention, un circuit de commande de mémoire apte à emmagasiner des mots de donnée contenant du vacillement qui y sont inscrits à une fréquence correspondant à la fréquence d'arrivée des mots de donnée, comprend un -3- premier compteur d'adresses agencé pour être incrémenté à

la fréquence variable pour engendrer une valeur incrémen-

tielle numérique afin d'adresser les emplacements de mémoire dans lesquels sont inscrits les mots de donnée, un second compteur d'adresses normalement agencé pour être incrémenté à une fréquence constante normalisée pour engendrer une

valeur incrémentielle numérique afin d'adresser les empla-

cements de mémoire auxquels les mots de donnée enregistrés doivent être lus, des moyens de lire les mots -de donnée à la fréquence constante aux emplacements de mémoire adressés par le second compteur, des moyens de détecter le moment o la quantité de mots de donnée emmagasinés dans la mémoire atteint une limite supérieure ou inférieure et des moyens de commander le second compteur pour qu'il augmente ou diminue sa fréquence incrémentielle lors de la détection de la

limite supérieure ou inférieure respectivement.

L'invention sera mieux comprise à l'aide de la description

ci-après. Au dessin annexé, la figure 1 est un schéma de principe d'un dispositif d'enregistrement et de reproduction à modulation par impulsions codées conforme à un mode d'exécution de l'invention; la figure 2 est un schéma représentant le détail du circuit d'élimination de vacillement et de dilatation temporelle de la figure 1; la figure 3 est un schéma des formes d'ondes associées au circuit de la figure 2; et la figure 4 est un schéma des formes d'ondes représentant le signal numérique lu dans la mémoire de

la figure 2.

-4 - En se référant à la figure 1, on a représenté un appareil d'enregistrement et de reproduction en modulation par impulsions codées conforme à l'invention. Des signaux audibles analogiques provenant de deux canaux sont appliqués à des filtres passe-bande 2a, 2b à travers des bornes d'entrée la, lb, pour éliminer les composantes à haute fréquence des signaux d'entrée et, de là, à des circuits échantillonneurs-bloqueurs 3a, 3b, d'une manière bien connue. Les tensions échantillonnées sont alternativement

appliquées à travers un multiplexeur ou circuit de commuta-

tion 4 connu, à un convertisseur analogique-numérique 5 o les valeurs analogiques échantillonnées sont traduites -en codes numériques correspondants représentés par un nombre prédéterminé de chiffres binaires. Ainsi, les circuits échantillonneurs-bloqueurs 3a, 3b, le mutiplexeur 4 et le convertisseur analogique-numérique 5 forment un codeur en modulation par impulsions codées à deux canaux. Afin d'introduire les impulsions de synchronisation verticale et horizontale et les codes de détection d'erreur et de correction d'erreur dans le signal d'information à modulation par impulsions codées, ce dernier est inscrit dans une mémoire à compression temporelle 6 et est lu dans cette mémoire à fréquence plus élevée que la fréquence d'entrée. Une unité de commande de mémoire 7 commande les fréquences d'entrée et de sortie de la mémoire 6. Le signal

numérique comprimé dans le temps est appliqué à un addition-

neur 8 o il est combiné avec les codes de détection d'erreur et de correction fournis par un générateur de codes de correction et de sélection d'erreur 11. La sortie de l'additionneur 8 est appliquée à un additionneur 9 o elle est combinée avec des impulsions de synchronisation verticale et horizontale fournies par un générateur de synchronisation 10. La sortie de l'additionneur 9 est appliquée à un enregistreur sur bande vidéo classique 12, du type à balayage hélicoïdal et enregistrée lé long de pistes inclinées 12, de la même manière que l'on enregistre les

signaux vidéo.

- 5 - Le signal numérique reproduit est appliqué à un séparateur de synchronisation 14 à partir duquel les impulsions de synchronisation sont séparées et appliquées à un séparateur de signal d'écriture 15 et le reste est appliqué à un détecteur d'erreur 16 d'un modèle classique dans lequel les chiffres binaires d'information erronés sont détectés de manière connue et appliqués à un correcteur d'erreur 17 qui est commandé par un circuit de commande de correcteur d'erreur 18. Les codes de détection et de correction

d'erreur sont éliminés du flux de chiffres binaires d'infor-

mation et appliqués à un circuit d'élimination du vacillement et de dilatation temporelle 20 conforme à l'invention. Le circuit 20 comprend une mémoire et un circuit de commande de mémoire que l'on va décrire et reçoit des

signaux de commande d'écriture du générateur 15, en syn-

chronisme avec les impulsions de synchronisation séparées, pour inscrire les chiffres binaires d'information mot par mot dans la mémoire et les lire à partir de la mémoire à une fréquence constante donnée afin d'éliminer les vacillements introduits par l'enregistreur sur bande vidéo par suite de ses tolérances mécaniques. Du fait que le signal numérique reproduit a une dimension temporelle plus faible que le signal original, le circuit 20 sert également à dilater sa dimension temporelle d'une manière qui sera expliquée en

détail dans la suite.

La sortie du circuit d'élimination de vacillement et de dilatation temporelle 20 est appliquée à un convertisseur numérique-analogique 21 pour traduire les signaux binaires d'information dilatés dans le temps ou les mots de données en une tension qui est alternativement appliquée à travers un démultiplexeur ou commutateur 22 à des filtres passe-bas 23a, 23b, pour reconstruire les signaux audibles originaux

qui seront délivrés à travers les bornes de sortie respec-

tives 24a, 24b, à un circuit de reproduction stéréophonique

non représenté.

- 6 - En se référant maintenant à la figure 2, on a représenté les

détails du circuit d'élimination de vacillement et d'expan-

sion temporelle 20. La sortie du correcteur d'erreur 17 est appliquée à un verrou d'entrée 31 et y est temporairement emmagasinée en réponse à une impulsion de blocage 47 (figure 3) fournie par le générateur de signaux d'écriture 15. Ce dernier engendre 1' impulsion de blocage aussi bien

que les impulsions de validation d'écriture 46 et les impul-

sions de comptage 50 en synchronisme avec les impulsions de synchronisation séparées. Des impulsions de validation d'écriture sont appliquées à une mémoire à accès sélectif 32 et à un sélecteur 34 et des impulsions de comptage sont appliquées au compteur d'adresses d'écriture 35. En réponse à une impulsion de validation d'écriture 46, la mémoire à accès sélectif 32 est validée et le sélecteur 34 est actionné pour commuter son entrée du compteur d'adresses

d'écriture 35 à la mémoire à accès sélectif 32 pour emmaga-

siner les données bloquées mot par mot dans un emplacement de mémoire donné spécifié par le compteur d'adresses d'écriture 35. Le compteur 35 est incrémenté par une

impulsion de comptage ultérieure 50 pour spécifier l'empla-

cement de mémoire suivant.

La sortie du compteur d'adresses d'écriture 35 est égale-

ment appliquée à un soustracteur modulo 2N 38 auquel est également appliquée une sortie d'un compteur d'adresses de lecture 36, pour détecter la différence des comptes

d'adresses entre les deux compteurs. La sortie du sous-

tracteur 38 est appliquée à un décodeur 40 qui traduit la

valeur du compte différentiel de façon à commander en perma-

nence la quantité de mots de données emmagasinés dans la mémoire à accès sélectif 32, afin de détecter le moment o la mémoire 32 approche d'un dépassement ou d'un état de sous-remplissage, pour déterminer la fréquence à laquelle le

compteur d'adresses de lecture 36 doit être incrémenté.

Les mots de donnée emmagasinés sont lus dans la mémoire 32, dans un circuit de verrouillage de sortie 33, mot par mot, à partir des emplacements spécifiés par un compte d'adresses -7 fourni, à travers le sélecteur 34, par un compteur d'adresses de lecture 36, en réponse à une impulsion de validation de lecture 48 fournie par une source d'horloge à fréquence stabilisée 60. Les données verrouillées dans le verrou de sortie 33 sont appliquées au convertisseur numérique-analogigue 21 en réponse à une impulsion de verrouillage de lecture 49 également fournie par la source d'horloge 60. Ces impulsions de lecture 49 et 48 se produisent à des intervalles plus grands que les impulsions d'écriture 47 et 46, comme on le voit à la figure 3, pour dilater la dimension temporelle du signal numérique. Du fait que les impulsions de synchronisation sont affectées, en ce qui concerne le vacillement, par la fluctuation suivant

l'axe des temps du mécanisme de transport vidéo de l'enre-

gistreur 12, comme le sont également les chiffres binaires d'information fournis au verrou 31, et comme les impulsions de lecture 48, 49 sont prélevées de la source stabilisée en fréquence, les données lues dans la mémoire à accès

sélectif 32 ne contiennent aucune composante de vacillement.

Le compteur d'adresses de lecture 36 est normalement incré-

menté à une fréquence normalisée en réponse à des impulsions de comptage 52b fournies à travers un sélecteur 39 à partir d'un oscillateur de fréquence normalisé 44 qui reçoit son

entrée d'une source d'horloge 60.

La mémoire à accès sélectif 32 a la capacité de mémoire nécessaire pour emmagasiner une quantité de mots de données qui a des chances d'être rencontrée lorsque cette dernière est affectée par le vacillement, du fait que ce dernier

tend à réduire le nombre effectif des mots de données enre-

gistrables. Ainsi, la capacité de mémoire est déterminée de manière telle que le nombre effectif puisse difficilement devenir nul dans des conditions de vacillement sévères créant ainsi un état de sousremplissage, alors qu'il n'est pas beaucoup plus élevé que le nombre des mots de données emmagasinables de façon que les données qui doivent déjà être lues soient réinscrites avec un mot de données frais

créant un état de dépassement.

En supposant que la capacité de mémoire de la mémoire à accès sélectif 32 soit 2N mots de données (N étant un entier), les emplacements de mémoire sont adressables par des comptes allant de "O" à -12N _1" et les deux compteurs 35 et 36 incrémentent leurs valeurs de compte de "0" à I,2N _ 1"

et reviennent de nouveau à "0" pour reproduire le processus.

On notera que la valeur de compte du compteur d'adresses d'écriture 35 doit toujours précéder la valeur de compte du compteur d'adresses de lecture 36 et, du fait que la mémoire à accès sélectif 32 a une capacité de mémoire de 2N

mots, le compteur d'adresses de lecture 35 n'est pas incré-

menté à une valeur supérieure de 2N _ 1 à la valeur du

compte du compteur d'adresses d'écriture 36.

Le soustracteur modulo 2N 38 effectue la soustraction modulo 2N des comptes binaires atteints dans les compteurs d'adresses ' d'écriture et de lecture 35 et 36, pour détecter le nombre effectif des mots de données qui peuvent être emmagasinés dans la mémoire à accès sélectif 32. Le décodeur 40 vérifie la valeur du compte différentiel en la comparant à une valeur limite inférieure qui peut être "1" par exemple, et engendre un signal d'avertissement préalable indiquant que la mémoire à accès sélectif 32 s'approche d'un état de sous-remplissage, compare celui-ci à une valeur limite supérieure qui peut être,,2N - 2" par exemple, et engendre un signal d'avertissement préalable indiquant que

la mémoire d'accès sélectif 32 approche un état de dépasse-

ment. Le signal d'avertissement de sous-remplissage est appliqué

à l'entrée de déclenchement d'une bascule de sous-

remplissage ou drapeau 42, pour fournir une sortie logique "1" au sélecteur 39 et l'obliger à appliquer les impulsions de comptage 52a fournies par un oscillateur à basse fréquence 43. La fréquence des impulsions de comptage 52a - 9 - est inférieure à la fréquence normalisée et, par conséquent, elle est inférieure à la fréquence de fourniture des données provenant du circuit de verrouillage de sortie 33. Ainsi, le compteur d'adresses de lecture 36 est synchronisé à une fréquence réduite, ce qui accroît le nombre effectif ou la valeur de compte différentielle et un mot de donnée prédéterminé est lu de manière répétitive à partir de la mémoire à accès sélectif 32, du fait de la différence dans les vitesses de lecture entre le verrou 33 et le compteur 36. Le décodeur 40 continue à piloter la valeur instantanée de son entrée en la comparant à une valeur intermédiaire, à savoir la moitié de la capacité de mémoire de la mémoire à accès sélectif 32, et fournit un signal de remise à O au drapeau de sous-remplissage 42 pour ramener la vitesse de lecture à une valeur normale lorsque la valeur du compte différentiel atteint la moitié du nombre maximum des mots de

données emmagasinables.

Une forme d'onde 61, représentée à la figure 4, est la représentation numérique des mots de données lus dans la mémoire 32 à la vitesse de lecture normale. Lorsque le compteur d'adresses de lecture 36 est synchronisé sur la vitesse plus faible que l'on vient de mentionner, la forme d'onde 61 est quelque peu déformée comme on le voit en 62 et les mêmes mots de données sont lus de manière répétitive

dans une gamme allant de la troisième à la sixième adresse.

Toutefois, la différence entre les valeurs numériques des mots de données contigus n'est pas importante, si bien que

la forme d'onde 62 peut être considérée comme continue.

De manière similaire, si la valeur de compte différentiel atteint par exemple 2N _ 2, le décodeur 40 produit un signal qui commute l'entrée de déclenchement d'une bascule de dépassement ou drapeau 41, pour provoquer l'application, par un sélecteur 39, des impulsions de comptage 52c provenant d'un oscillateur à haute fréquence 45 qui prélève également son entrée sur la source d'horloge 60. La fréquence des impulsions de comptage 52c est supérieure à la fréquence

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normalisée, si bien que le compteur d'adresses de lecture 36 est incrémenté à une vitesse plus grande que la vitesse de lecture de la mémoire à accès sélectif 32 en réponse aux impulsions de verrouillage 49 (voir figure 3). Ainsi la valeur du compte différentiel décroit et d'autres mots de données sont sautés dans une gamme allant de la 4ème à la 16ème adresse, comme on le voit en 63 (figure 4), jusqu'à ce que le compte d'adresses différentiel décroisse à la valeur intermédiaire prédéterminée. Bien que cette opération de saut puisse engendrer des discontinuités, celles-ci pourront facilement être lissées à des fins pratiques par

des filtres passe-bas 23, 23b.

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Claims (3)

Revendications de brevet

1. Circuit de commande d'une mémoire apte à emmagasiner des mots de données affectés d'un vacillement qui y sont écrits à une vitesse correspondant à la fréquence d'arrivée desdits mots de données, comprenant un premier compteur d'adresses agencé pour être incrémenté à ladite vitesse variable pour produire une valeur incrémentielle numérique pour adresser des emplacements de mémoire dans lesquels lesdits mots de données sont inscrits, un second compteur d'adresses agencé pour être incrémenté à une vitesse constante normalisée pour engendrer une valeur incrémentielle numérique pour adresser des emplacements de mémoire à partir desquels les mots de données emmagasinés doivent être lus, des moyens de lire les mots de données à ladite vitesse constante à partir des emplacements de mémoire adressés par ledit second compteur et des moyens de détecter le moment o le nombre des mots de données emmagasinés dans ladite mémoire s'approche d'un état de dépassement, caractérisé en ce que lesdits moyens de détection (38) comprennent des moyens de détecter la différence entre les valeurs incrémentielles desdits premier et second compteurs d'adresses (35, 36) et que des moyens (39, 45) sont prévus pour commander ledit second compteur (36) pour accroître ou faire décroître sa vitesse incrémentielle de compte d'une quantité prédéterminée lorsque la différence détectée atteint une limite spécifiée supérieure ou inférieure respectivement.

2. Circuit selon la revendication 1, caractérisé en ce que ledit organe générateur de signaux de commande comprend une première et une seconde bascules (41,42) et un décodeur (40) comprenant des moyens de commuter ladite première bascule à l'état déclenché lorsque ladite différence atteint ladite valeur limite supérieure et ensuite à l'état de remise au 0 lorsque ladite différence décroît jusqu'à une valeur intermédiaire entre lesdites valeurs limites supérieure ou inférieure et des moyens de

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commuter- la seconde bascule à l'état déclenché- lorsque ladite différence atteint ladite valeur limite inférieure et ensuite à l'état de remise à O lorsque ladite différence croit jusqu'à ladite valeur intermédiaire, les sorties de ladite première et de ladite seconde bascules étant constituées par lesdits premier et second signaux de

commande respectivement.

3. Circuit selon la revendication 1 ou 2, caractérisé par un verrou d'entrée (31) servant à y verrouiller les mots de données d'entrée affectés de vacillement pour les délivrer à ladite mémoire (32) à ladite vitesse variable et un verrou de sortie (33) servant à y verrouiller les mots de données lus dans ladite mémoire à

ladite vitesse constante normalisée.