JPH0632164B2 - メモリ制御回路 - Google Patents

Description

【発明の詳細な説明】 （発明の分野） 本発明は不安定なデータ入力を安定化するための方式に
関し、より詳細には不安定なデータ入力を安定な基準ク
ロックで安定化するメモリ制御回路に関している。

（従来技術の説明） 一般的に、磁気テープのような磁気記録媒体にデータビ
ットとして記録される電気信号は記録プロセス固有の時
間軸誤差により不安定なものとなってしまう。時間軸誤
差は、テープ送り装置によって与えられる張力による磁
気テープの伸びのような環境的な影響による媒体寸法の
変化並びに磁気ヘッドチップが媒体に侵入する変化ある
いは相対ヘッド対媒体記録及び再生速度の差等により生
じてしまう。データを安定化しあるいは時間軸誤差を除
去するために、不安定なデータは時間軸補正器（ＴＢ
Ｃ）のような信号処理手段に入力される。しかしなが
ら、ＴＢＣ内で不安定な入力データを安定な入力データ
に変換しかつ典型的には１テレビジョン・ラインのため
の時間軸補正を含むようにするためには、信号処理手段
は入力データレートが入力データレートとは異なる時に
少なくとも３つの別々の１ライン・メモリを含むメモリ
回路を必要とした安定化されないデータの各テレビジョ
ン・ラインは入力データレートに対応するクロックレー
トで１ライン・メモリの１つに継続的に書込まれる。イ
ンデックス・パルスが各テレビジョン・ラインの開始を
識別する。適当な読出し出力回路でインデックス・パル
スを置き、第１のメモリから記録テレビジョン・ライン
を読出してそれを内部基準クロックレートで第２のメモ
リに書込むことによりデータは安定化される。テレビジ
ョン・データは一度に１ラインづつ各メモリに入力され
るために、この方式がデータの重なりと異なったデータ
入力及びデータ出力レートとを補償しなければならない
時に１テレビジョン・ラインの補正範囲に渡り入力デー
タを安定化するために信号処理手段は第３のメモリを必
要とする。メモリに関する信号処理方式のこの要求は、
入力データレートが出力データレートと等しくかつデー
タの重なりがない場合に限りテレビジョン・ラインのデ
ータ入力を安定化するために２つのメモリに減少されう
る。

（本発明の目的と概略説明） 従来の信号処理手段が一度に１ラインづつテレビジョン
入力データを安定化するのに対し、本発明のメモリ制御
回路はデータを一度に１データ語で安定化し、高安定度
の信号を達成しかつそれに関連して使用される信号処理
手段のメモリの要求をかなり減少させる。

本発明において、不安定なデータ入力はこのメモリ制御
回路のメモリの継続した別々のデータ・アドレスに第１
の不安定なデータ入力レートで書込まれる。このメモリ
制御回路はこの不安定なデータ入力を安定な基準クロッ
クで変換する。次いでデータは継続した個別のデータ・
アドレスでかつ第２の高速の安定な出力レートでこのメ
モリ制御回路から読出される。データは同じデータ・ア
ドレスに書込まれかつ同時にそれから読出され得ないた
めに、このメモリ制御回路は瞬時の書込みアドレス及び
瞬時の読出しアドレスを同時にモニタする。更に、本発
明の回路は瞬時書込みアドレスを瞬時読出しアドレスと
連続して比較しかつアドレス干渉状態が生じる前即ち書
込みアドレスが読出しアドレスと同一であるかあるいは
それに近接する前にこの回路の干渉読出しアドレスのデ
ータ出力を禁止するために禁止信号を発生する干渉デコ
ーダを含んでいる。データは干渉状態が除去されると、
干渉が生じた読出しアドレスから読出される。従って、
本発明のメモリ制御回路の全てのデータ・アドレスは間
欠的ではあるが継続してデータが失われることなく読出
される。

本発明のメモリ制御回路の安定化されたデータ出力はそ
れ以上の処理を受けずに単独でも使用でき、また附加信
号処理手段に関連しても使用されうる。

本発明のメモリ制御回路は信号処理手段へのデータの出
力におけるデータ干渉を回避してデータ入力を安定な基
準クロックで安定化するための比較的簡単な回路で構成
できる。この安定な基準クロックレートはこのメモリ制
御回路のデータ出力を禁止することが入力データレート
と基準クロックレート間の周波数差を効果的に減少する
ために、データ入力レートよりも高くなければならな
い。これは、このメモリ制御回路へのデータ入力は連続
するために、干渉デコーダによって生じるデータ出力の
停止によってデータ出力レートが減少するが、このデー
タ出力レートがデータ入力レートよりも小さくならない
ようにするためである。これによって、データを失うこ
となく間欠的にデータを読出すことができるようにな
る。

（実施例の説明） 第１図に示される本発明のメモリ制御回路１０はデータ
入力ライン９に与えられる不安定なデータ入力を受けか
つ記憶するようにレジスタ・ファイルのようなメモリ１
２（以下レジスタ１２と呼ぶ）で構成される。データ入
力ライン９は複数の個別的なコネクタからなる。同様の
データ出力ライン９ａはレジスタ１２からのデータをメ
モリ制御回路１０の外部のデータ使用装置に転送するよ
うな手段を与えるようにレジスタ１２の出力に接続され
る。メモリ制御回路１０の好適実施例はデータ出力ライ
ン９ａを介してメモリ制御回路１０のデータ出力を受け
るためメモリ１４を有する信号処理手段４２（第２図）
と協動するようになっている。書込み制御器１６はデー
タ・クロック入力レートで書込み制御器１６を駆動する
ためにライン１５を介してデータ・クロック入力を受け
る。書込み制御器１６の１つの出力はデータ制御ライン
１８によりレジスタ１２の１つの入力ＧＷに接続され
る。

書込み制御器１６の他の出力は４分周（÷４）データ・
クロック信号をデータ制御ライン１９により書込みアド
レス・カウンタ２０の１つの入力に与える。

基準クロック入力ライン２２は基準クロック４分周（÷
４）信号をクロック・アイソレータ制御器２４の１つの
入力に与える。読出しエネーブルライン２６はクロック
・アイソレータ制御器２４の１つの出力からレジスタ１
２の入力ＧＲに接続される。クロック・アイソレータ制
御器２４からの読出しエネーブル出力ライン２６もまた
読出しアドレス・カウンタ３０の入力に接続される。書
込みエネーブルライン２８はクロック・アイソレータ制
御器２４の第２の出力から外部メモリ１４の１つの入力
に接続される。

動作にあって、メモリ制御回路１０のデータ入力書込み
シーケンス及びデータ出力読出しシーケンスは同じ時間
で生じる。また、データ出力レートがデータ入力レート
よりも速いために、データはそれがレジスタ１２に書込
まれるよりも速くレジスタ１２から読出される。従っ
て、メモリ制御回路１０はデータをレジスタ１２の同一
の個別メモリ・アドレスに書込み、またそこから同時に
読出すので、干渉状態が生じる。データはそれがメモリ
・アドレスから読出される前にそのメモリ・アドレスに
書込まなければならず、同じメモリ・アドレスにおいて
同時に書込まれかつ読出すことはできない。

本発明によれば、メモリ制御回路１０はデータ・アドレ
ス干渉を防止するために干渉デコーダ３２を含んでい
る。データ制御ライン３４により干渉デコーダ３２に接
続した書込みアドレス・カウンタ２０の１つの出力及び
読出しアドレス・カウンタ３０の１つの出力はデータ制
御ライン３６により干渉デコーダ３２に接続されてそれ
に、レジスタ１２に与えられるそれぞれの瞬時書込み及
び瞬時読出しアドレスを与える。干渉デコーダ３２はま
たデータ制御ライン３８によりクロック・アイソレータ
制御器２４にも接続されて干渉デコーダ３２により発生
される禁止信号をクロック・アイソレータ制御器２４に
与える。

本発明のメモリ制御回路１０の動作は次の通りである。
ライン１５で書込み制御器１６に与えられるデータ・ク
ロック入力は書込みエネーブル信号を発生し、これはデ
ータ制御ライン１８を介してレジスタ１２の入力ＧＷに
与えられ、データがレジスタ１２に書込まれるレートを
設定する。本発明の実施例において、データ・クロック
レート６ＭＨｚである。レジスタ１２はデータ制御ライ
ン１８で受けた書込みエネーブル信号に応じ、入力ライ
ン９の不安定なデータ入力の記憶を行わせる。この不安
定なデータ入力はレジスタ１２の１つの入力に与えら
れ、メモリ制御回路１０の継続した個別メモリ・アドレ
スに記憶される。書込み制御器１６はまた出力信号を発
生し、これは入力データが書込まれるレジスタ１２の各
個別データ・アドレスに対して１カウントだけ書込みア
ドレス・カウンタ２０を歩進する。

基準クロック入力ライン２２で基準クロック信号を受け
るクロック・アイソレータ制御器２４は読出しエネーブ
ル信号を発生し、これはレジスタ１２の入力ＧＲに与え
られデータ出力ライン９ａでのレジスタ１２から第２の
メモリ１４のようなメモリ制御回路１０の外部のデータ
使用装置へデータの転送を行わせる。この読出しエネー
ブル信号もまた読出しアドレス・カウンタ３０に与えら
れ、出力データが読出されるレジスタ１２の各個別メモ
リ・アドレスに対してカウンタ３０を歩進する。

それぞれの書込みアドレス・カウンタ２０及び読出しア
ドレス・カウンタ３０はそれぞれ書込みアドレスＷＡ、
ＷＢあるいは読出しアドレスＲＡ、ＲＢの連続的なカウ
ントを記憶する。このようなメモリ・アドレスはそれぞ
れのデータ制御ライン３４及び３６を介してレジスタ１
２に与えられてデータが書込まれあるいは読出されるべ
き次のアドレスを指示する。書込みアドレス・カウンタ
２０及び読出しアドレス・カウンタ３０の信号出力もま
たそれぞれのデータ制御ライン３４、３６を介して干渉
デコーダ３２にも与えられる。干渉デコーダ３２は瞬時
書込みアドレスＷＡ、ＷＢ及び瞬時読出しアドレスＲ
Ａ、ＲＢを比較する。これらアドレスは書込みアドレス
・カウンタ２０及び読出しアドレス・カウンタ３０のそ
れぞれによって出力される。

データはそれが書込まれるよりも高速でメモリ制御回路
１０から読出されるために、それぞれの書込みアドレス
・カウンタ２０及び読出しアドレス・カウンタ３０は時
々一致したアドレスを発生してアドレス干渉状態を生じ
させる。瞬時読出しアドレスＲＡ、ＲＢが入力データを
次にメモリに書込むべきアドレスである場合に、このよ
うなアドレス干渉状態が存在し、即ち一致アドレスが生
じる。アドレス干渉状態が存在すれば、干渉デコーダ３
２はデータ制御ライン３８を介してクロック・アイソレ
ータ制御器２４に禁止信号を与えて干渉状態が最早存在
しないかあるいは少なくとも１メモリ・アドレスが進む
までレジスタ１２に対する読出しエネーブル信号を禁止
する。

本発明の好適実施例において、データ入力ライン９のデ
ータ入力は８ビット並列語の連続データ・ストリームか
らなるテレビジョン・ライン入力であり、これら８ビッ
ト並列語はメモリ制御回路１０により多重化され、デー
タ出力ライン９ａを介して出力される３２ビット並列語
の連続データ・ストリームからなるデータ出力が与えら
れる。メモリ制御回路１０は各テレビジョン・ラインの
開始を識別するためにデータ・ストリームにインデック
ス・パルスを記憶する。

入力データはレジスタ１２のメモリ・アクセス・サイク
ル時間を満足するために４つの継続した直列８ビット語
から１つの３２ビット語にメモリ制御回路によって多重
化される。データの多重化はメモリ集積回路がデータレ
ートを処理するのに充分に速くない場合にのみ使用され
る。従って、多重化は本発明のメモリ制御回路１０を機
能させるためには必ずしも必要ではない。

入力データの多重化を行うために、レジスタ１２は４語
×３２ビット・レジスタ１２からなり、これは４つの独
立した４語×８ビット・レジスタ・サブ・ファイルとし
て構成される。

レジスタ１２は４つの８ビット語サブファイル記憶位置
Ｇ1、Ｇ2、Ｇ3、Ｇ4からなり、各サブファイルは４ビッ
ト語記憶を与える。各サブファイルは４ビット列×８ビ
ット行マトリクスとして構成され、各行のそれぞれは
０、１、２、３で表される。書込みアドレスＷＡ、ＷＢ
は各サブファイルにおける記憶位置をアドレスするため
に使用される。書込み制御器１６は入力データが記憶さ
れるべき記憶位置を含むサブファイルを識別するデータ
制御ライン１８を介してサブファイル書込みエネーブル
信号を与える。

読出しアドレスは各サブファイルの全てのアドレスが多
重化の目的のため同時に読出されることを除き同様に配
列される。表１は対応するアドレスのシーケンス並びに
メモリ制御回路１０のための典型的な非干渉データ記憶
書込み及び読出しシーケンスのためのサブファイル表示
を表わす。

このシーケンスはアドレス干渉がない限りそれ自体を繰
返す。各読出しアドレスＲＡ、ＲＢ及び各書込みアドレ
スＷＡ、ＷＢは４つの継続したサブファイル書込みエネ
ーブル信号に等しい周期を有し、全て４つのサブファイ
ルは書込まれる４つの継続した８ビット語に対しレジス
タ１２から１つの３２ビット・データ語を読出すように
同時の読出しのためにエネーブルにされる。

データ入力は書込み制御器１６によって行われるように
並列フォーマットでレジスタ１２に書込まれ、書込み制
御器１６はデータ制御ライン１８を介してレジスタ１２
にサブファイル書込みエネーブル信号を与えて４つの継
続した８ビット語をレジスタ１２の各書込みＷＡ、ＷＢ
に対する４つのサブファイル記憶位置Ｇ1、Ｇ2、Ｇ3、
Ｇ4のそれぞれに書込む。

書込み制御器１６もデータ制御ライン１９に４分周（÷
４）クロック信号（６．０ＭＨｚ／４）をも出力し、こ
れは書込みアドレス・カウンタ２０を歩進する。書込み
アドレス・カウンタ２０へのクロック信号はレジスタ１
２への書込みデータ入力が連続するため４分周クロック
であり、書込みアドレス・カウンタ２０は１書込みアド
レスＷＡ、ＷＢだけ自動的に歩進され、即ちレジスタ１
２に書込まれる各４つの継続した８ビット語に対し１つ
歩進される。

メモリ制御回路１０の多重化データ出力は直接使用され
ることもでき、あるいは第２図に示されるような信号処
理回路４２のような任意の好ましいデータ処理手段に対
して出力されることもできる。

クロック・アイソレータ制御器２４は４分周基準クロッ
ク信号によって動作し、この信号は基準クロック入力ラ
イン２２でクロック・アイソレータ制御器２４に与えら
れる。基準クロック６．７５／４ＭＨｚ信号はクロック
・アイソレータ制御器２４によって発生される読出しエ
ネーブル信号及び書込みエネーブル信号の両者をクロッ
キングする。基準クロック入力ライン２２上の基準クロ
ックは書込みアドレスＷＡ、ＷＢシーケンスレートより
もわずかに速い読出しアドレスＲＡ、ＲＢシーケンスレ
ートを決定する。レジスタ１２からの３２ビット語の転
送は４つの継続した８ビット語がレジスタ１２に入力さ
れるほぼ同じ時間に生じる。読出しエネーブル信号及び
書込みエネーブル信号は以下に述べるように信号処理回
路４２（第２図）のメモリ１４へレジスタ１２からのデ
ータの転送を行わせる。

クロック・アイソレータ制御器２４によって発生される
読出しエネーブル信号は読出しエネーブルライン２６を
介してレジスタ１２の入力ＧＲに与えられてレジスタ１
２の継続した個別メモリ・アドレスからの多重化されか
つ安定化されたテープ・データの読出しを行わせる。

クロック・アイソレータ制御器２４によって発生される
読出しエネーブル信号はまたレジスタ１２から出力され
る各３２ビット語に対して読出しアドレス・カウンタ３
０を１読出しアドレスＲＡ、ＲＢだけ進めさせる。クロ
ック・アイソレータ制御器２４はまた書込みエネーブル
信号をも発生し、これは書込みエネーブルライン２８を
介して信号処理回路４２に与えられ、信号処理回路４２
に対して書込みシーケンスを行わせるようにする。

メモリ制御回路１０の安定化されたテープ・データ出力
はレジスタ１２の継続した個別データ・アドレスから読
出されかつそれと同時に信号処理回路４２のメモリ１４
の継続した個別メモリ・アドレスに書込まれる。

好適実施例において、レジスタ１２への書込みデータ入
力は連続しており中断することはない。アドレス干渉が
生じれば、干渉デコーダ３２は禁止信号をクロック・ア
イソレータ制御器２４に与え、これはレジスタ１２への
読出しエネーブル信号を禁止する。この禁止信号は読出
しアドレス・カウンタ３０が干渉状態の除去まで進まな
いようにする。従って、レジスタ１２の全てのデータ・
アドレスは継続的に読出される。好ましくないアドレス
干渉を防止するためアドレス読出しを禁止するために
は、データ出力レートはデータ入力レートよりも高速で
なければならない。これは干渉デコーダ３２の禁止信号
によって生じるレジスタ１２のデータ出力の停止によっ
てデータ出力レートが減少するがこのデータ出力レート
がデータ入力レートよりも小さくならないようにするた
めである。これによって、データを失うことなく間欠的
に読出しデータを出力することができるようになる。

メモリ制御回路１０は信号処理回路４２のような第２の
回路とインターフェイスするように使用されてもよい。
信号処理回路４２への安定化された出力データの入力を
行わせるように、メモリ制御回路１０からの書込みエネ
ーブルライン２８ａは信号処理回路４２のメモリ１４の
１つの入力に接続される。書込みエネーブルライン２８
ａはまた信号処理回路４２の書込みアドレス・カウンタ
４５の１つの入力にも接続される。データ制御出力ライ
ン４６は書込みカウンタ４５の１つの出力からアドレス
・セレクタ４７の１つの入力に接続される。

基準クロック・ライン４８は読出し制御器４９の入力の
接続される。データ制御ライン５０は読出し制御器４９
の１つの出力からアドレス・セレクタ４７の１つの入力
に接続され、このアドレス・セレクタ４７はデータ制御
ライン５５でメモリ１４に入力されるメモリ・アドレス
をメモリ１４に対して選択する。アドレス・セレクタ４
７は、メモリ１４へデータを書込む書込みアドレス・カ
ウンタ４５からの書込みアドレス位置を選択するかある
いはメモリ１４からデータを読出すため、読出しアドレ
ス・カウンタ５２からの読出しアドレス位置を選択す
る。データ制御ライン６０はメモリ１４の出力と３２ビ
ット対８ビット変換器５６の入力との間に接続される。
信号処理回路４２に関連したメモリ制御回路１０の好適
実施例の動作を次に述べる。メモリ制御回路１０の安定
化されたデータ出力は書込みエネーブルライン２８ａを
介してメモリ制御回路１０のレジスタ１２に与えられる
書込みエネーブル信号と同期してデータ出力ライン９ａ
を介してメモリ１４に入力される。書込みエネーブルラ
イン２８ａはまた書込みエネーブル信号を書込みアドレ
ス・カウンタ４５に供給する。

安定化されたデータは１つのメモリ・サイクルの最初の
半分の書込みシーケンスが生じる間にメモリ１４に書込
まれ、このデータはメモリ・サイクルの最後の半分の読
出しシーケンスが生じる間にメモリ１４から読出され
る。メモリ制御回路１０の安定化されたデータ入力はメ
モリ１４の全記憶容量を効果的に使用するために書込み
及び読出しシーケンスの両者の間にメモリ１４の全ての
データ・アドレスを完全にアドレス可能にする。信号処
理回路４２はメモリ制御回路１０により入力データに維
持されるインデックス・パルスによって各テレビジョン
・ラインの開始を識別する。

アドレス・セレクタ４７はメモリ１４の入力及び出力を
制御すると共に書込みアドレス・カウンタ４５及び読出
しアドレス・カウンタ５２のそれぞれの書込み及び読出
しアドレス・シーケンスを制御する。データの多重化即
ち並直列変換はデータ制御ライン５８により制御され、
これは読出し制御器４９から３２ビット対８ビット変換
器５６を制御する。変換器５６の安定化されたデータ出
力５７は６．７５ＭＨｚの基準クロックレートである。
テープ速度から基準レートへのデータの変換はメモリ制
御回路１０のよりメモリ書込みシーケンスの前にデータ
を処理することにより達成される。

第３図は本発明のメモリ制御回路１０の主要部を示す図
である。第３図の回路は第４図のタイミング図を参照し
て以下に述べられる。

干渉デコーダ３２はＰＲＯＭ Ａ１を含みこれは書込み
アドレス・カウンタ２０によって発生される書込みアド
レス入力ＷＡ、ＷＢと読出しアドレス・カウンタＡ５
（３０）によって発生される読出しアドレス入力ＲＡ、
ＲＢとを受ける。これらＷＡ、ＷＢ及びＲＡ、ＲＢ入力
はＰＲＯＭ Ａ１によってそのＰＲＯＭマップ（第５
図）と比較され、このマップは２進カウンタＡ２に与え
られる適切なＱ出力信号Ａ１−１を発生する、カウンタ
Ａ２はまた６．７５ＭＨｚ基準信号によってクロッキン
グされる。これはインバータ（ＩＮＶ）Ａ７によって反
転される。カウンタＡ２によって発生される出力即ち禁
止信号はクロック・アイソレータ制御器２４をクロッキ
ングする。

クロック・アイソレータ制御器２４は直列的に接続され
たフリップフロップ（Ｆ／Ｆ）Ａ４及び第３のＦ／Ｆ
Ａ３を有する。

Ｆ／Ｆ Ａ４はカウンタＡ２の信号出力によってクロッ
キングされる。Ｆ／Ｆ Ａ４はレジスタ１２に与えられ
る読出しエネーブル信号２６とメモリ１４に与えられる
書込みエネーブル信号２８とを発生する。

Ｆ／Ｆ Ａ４は読出しアドレス・カウンタＡ５を進めか
つＤ（Ａ３−２）でＦ／Ｆ Ａ３に入力する信号出力Ａ
４−６を発生する。Ｆ／Ｆ Ａ３の出力Ａ３−６はＦ
／Ｆ Ａ４をプリセットする。Ｆ／Ｆ Ａ４の出力Ａ
４−８はＦ／Ｆ Ａ３をクリアする。

メモリ制御回路１０は同期２進４分周（÷４）カウンタ
Ａ２３を有しこれはインバータＡ７によって反転される
６．７５ＭＨｚ基準信号によってクロッキングされる。
カウンタＡ２３のＱＡ及びＱＢ出力は１対の並列に接続
したＦ／Ｆ Ａ２４のそれぞれのＤ入力に与えられ、こ
れらＦ／Ｆ Ａ２４もまたインバータＡ７によって反転
される６．７５ＭＨｚ基準信号によりクロッキングされ
る。Ｆ／Ｆ Ａ２４のそれぞれのＱ及び出力（Ａ２４
−５、Ａ２４−８）はＡ１及びＢ２でそれぞれ２進デコ
ーダＡ２５に入力される。２進デコーダＡ２５は３２ビ
ット対８ビット変換器５６（第２図）に対し４ライン出
力Ａ２５−６、Ａ２５−４、Ａ２５−５（Ｗ_１、Ｗ_２、
Ｗ_３、Ｗ_４）を発生し、またＦ／Ｆ Ａ−２６に対して
出力Ａ２５−１０を発生する。このＦ／Ｆ Ａ−２６も
またインバータＡ７によって反転される６．７５ＭＨｚ
基準クロックによってクロッキングされる。

動作にあって、干渉デコーダ３２のＰＲＯＭ Ａ１はフ
ァイル書込みアドレス・カウンタ２０から連続書込みア
ドレス（ＷＡ、ＷＢ）入力を受けかつファイル読出しア
ドレス・カウンタ３０から連続読出しアドレス・カウン
タ３０から連続読出しアドレス（ＲＡ、ＲＢ）入力を受
ける。

ＰＲＯＭ Ａ１が干渉を検出しなければ、低レベルのＱ
出力が２進カウンタＡ２に与えられる。このカウンタＡ
２はＱＤ出力Ａ２−１１を低レベルにしている。干渉状
態が検知されれば、ＰＲＯＭ Ａ１からのＱ出力が高レ
ベルとなり、カウンタＡ２は正に進行する転移をＡ２−
１１に発生する。カウンタＡ２のＱＤ出力での低レベル
から高レベルへの転移はＦ／Ｆ Ａ４をクロッキングし
てＱ出力Ａ４−９をドライブし干渉状態を指示させる。
干渉状態が存在しなければＦ／Ｆ Ａ４のＱ出力Ａ４−
９は高レベルに留まる。干渉がない時に、Ａ４−９の高
レベル出力状態は出力Ａ２６−６の正に進行する縁の
Ｑ出力Ａ４−５に転送され、データ転送シーケンスが継
続する。このデータ転送シーケンスは、Ｆ／Ｆ Ａ２４
の出力Ａ２４−８が低レベルになってＡ４のＱ出力を
低レベルにクリアすると禁止される。Ｑ信号出力Ａ４−
５は読出しアドレス・カウンタ３０を進めかつレジスタ
１２からの読出しを可能にする読出しエネーブル信号２
６とメモリ１４への書込みを行わせる書込みエネーブル
信号２８とを与えるように分割される。

メモリ制御回路１０と関連した信号処理回路４２との相
互動作関係は第４図のタイミング（Ａ）〜（Ｍ）を参照
すれば良く理解できることであろう。

読出し制御器４９への第４図（Ａ）の基準クロックライ
ン４８上の６．７５ＭＨｚ基準クロックはインバータＡ
７によって反転される。このようにして、時間１での基
準クロック入力の立下り端はピンＡ２３−１４（第４図
（Ｂ））に２分周（÷２）ＱＡ出力を発生しかつピンＡ
２３−１３（第４図（Ｃ））に４分周（÷４）ＱＢ出力
を発生するように２進カウンタＡ２３をクロッキングす
る。Ｄラッチ即ちＦ／Ｆ Ａ２４へのＱＡ、ＱＢ入力は
１クロック期間だけ遅延され、それぞれ第４図（Ｄ）及
び第４図（Ｅ）に示されるようにそれぞれのＱ及び出
力Ａ２４−５及びＡ２４−８を発生する。２ビット２進
デコーダＡ２５はＱ及び出力Ａ２４−５、Ａ２４−８
を受けかつ第４図（Ｆ）（１）、（２）、（３）、
（４）に示されるように４つのデータ制御出力ラインＡ
２５−６（Ｗ_１）、Ａ２５−７（Ｗ_２）、Ａ２５−４
（Ｗ_３）及びＡ２５−５（Ｗ_４）に読出しエネーブル信
号を発生し、これらはライン５８（第２図）により３２
ビット対８ビット変換器５６の入力に接続される。デー
タ語Ｗ_１、Ｗ_２、Ｗ_３、Ｗ_４はそれぞれＷ_１、Ｗ_２、Ｗ
_３、Ｗ_４に対し時間３、５、７、９で発生される立下り
端により開始される期間の間変換器５６から逐次時に読
出される。

データ制御ラインは２進デコーダＡ２５の出力Ａ２５−
１０（第４図（Ｇ））からＦ／Ｆ Ａ２６のＤ入力に接
続され、Ｆ／Ｆ Ａ２６がインバータＡ７の反転基準ク
ロック出力によってクロッキングされる時にクロック入
力をＦ／Ｆ Ａ４に与えられることによってクロック・
アイソレータ制御器２４をクロッキングさせる。

クロック・アイソレータ制御器２４のためのデータ転送
試験パルスとして働くＦ／Ｆ Ａ２６（第４図（Ｈ））
の出力Ａ２６−６はＦ／Ｆ Ａ４をクロッキングす
る。

干渉状態がメモリ制御回路１０に生じれば、ＰＲＯＭ
Ａ１は禁止信号を発生し、これはＱ出力Ａ１−１に高レ
ベル状態を生じさせ、これにより干渉状態の持続期間の
間高レベルを維持する。ＰＲＯＭ Ａ１のＡ１−１でこ
の高レベルの出力はカウンタＡ２のロード入力Ａ２−９
に与えられこれはカウンタＡ２を動作させ、第４図
（Ｋ）において時間１０で低レベルから高レベルへの転
移をＱＤ出力Ａ２−１１に発生させるＡ２−１１での高
レベルのＱＤ出力はＦ／Ｆ Ａ４に与えられ、Ｑ出力Ａ
４−９を低レベル（第４図（Ｌ））にクロッキングす
る。出力Ａ４−８は高レベルにドライブされ、Ｆ／Ｆ
Ａ３のクリア状態を解放する。

Ａ４−９の低レベル状態はＦ／Ｆ Ａ４のＤ入力Ａ４−
２に与えられ、Ｆ／Ｆ Ａ４のＱ出力Ａ４−５は低レベ
ルに留まりかつ出力Ａ４−６は高レベルに留まる。こ
れによって干渉状態の間Ｆ／Ｆ Ａ２６の出力Ａ２６
−６を次の正の転移（第４図（Ｈ））で高レベルに維持
する。クロック・アイソレータ制御器２４の出力Ａ４
−６が高レベルを維持するため、読出しアドレス・カウ
ンタ３０（Ａ５）はクロック転移を受けず、従ってその
進歩が防止される。

禁止された出力Ａ４−６が高レベルになっているため
に、Ｆ／Ｆ Ａ２６のＱ出力Ａ２６−５が（第４図
（Ｉ））に示されるように時間１４で正の転移を有する
と、Ｆ／Ｆ Ａ３がクロッキングされ、出力Ａ３−６
が低レベルになりかつＱ出力Ａ４−９を高レベル（第４
図（Ｌ））にプリセットしてＡ４−９の禁止状態を除去
する。

（第４図（Ｊ））は中断が生じファイル読出しアドレス
・カウンタ３０（Ａ５）が進まなくなる時に生じる仮想
の転送パルス１４ａを含むメモリ１４へのデータ転送シ
ーケンスを示す。

（第４図（ｋ））はカウンタＡ２の出力Ａ２−１１を示
し、これは干渉がない状態では連続して低レベルで、干
渉の点では高レベルでの転移があり、干渉の期間では連
続して高レベルとなっている。

ファイル読出しアドレス・カウンタ３０（Ａ５）の出力
は継続した直列接続の２ビット・アドレス語として（第
４図（Ｍ））に示されている。データ干渉がある時に
は、信号処理４２に転送されそれに書込まれるデータは
なく、ファイル読出しＡ５（３０）は（第４図（Ｍ））
において時間１４の点線の交差で示されるように歩進は
行われない。

アドレス干渉は第５図に示され、これは干渉デコーダＡ
１のためのＰＲＯＭマップである。第５図のＰＲＯＭ
は、全てのアドレスの組合せに対する２つの可能な干渉
状態が存在するように即ち０、０の書込みアドレスＷ
Ａ、ＷＢに対して干渉が生じる２つの可能な読出しアド
レスＲＡ、ＲＢが生じるように（同一の読出しアドレス
及び先行する読出しアドレス）エンコードされる。第５
図のＰＲＯＭマップは全ての書込みアドレスＷＡ、ＷＢ
に対する全ての可能な読出しアドレスＲＡ、ＲＢの干渉
を示す。

【図面の簡単な説明】

第１図は本発明の実施例のメモリ制御回路のブロック
図、第２図は本発明のメモリ制御回路によって構成され
る信号処理回路のブロック図、第３図は第１図のメモリ
制御回路の主要部を示す回路図、第４図は第３図のメモ
リ制御回路のためのクロック・アイソレータ読出しエネ
ーブル／書込みエネーブルシーケンス用のタイミング
図、第５図はメモリ制御回路の干渉デコーダのためのＰ
ＲＯＭマップである。 図において１０はメモリ制御回路、１２はレジスタ、１
４はメモリ、１６は書込み制御器、３０、５２は読出し
アドレス・カウンタ、３２は干渉デコーダ、４７はアド
レス・セレクタ、４９は読出し制御器、５６は３２ビッ
ト対８ビット変換器を示す。

Claims (10)

【特許請求の範囲】
1. 【請求項１】不安定なクロックレートで書込まれるデー
   タ入力を安定なクロックレートで読出されるデータ出力
   に変換するメモリ制御回路装置において、 （イ）データを記憶する第１のメモリと、 （ロ）書込みアドレスに第１のクロックレートで上記デ
   ータ入力を上記メモリに連続的に書込む第１の書込み手
   段と、 （ハ）書込みアドレスを発生する手段と、 （ニ）読出しアドレスから上記第１のクロックレートよ
   りも常に速い第２のクロックレートで上記データ出力を
   上記第１のメモリから読出す第１の読出し手段と、 （ホ）読出しアドレスを発生する手段と、 （ヘ）上記書込みアドレスと上記読出しアドレスとを比
   較する比較手段と、 （ト）禁止信号を発生する禁止信号発生手段と、 を備え、 上記書込みアドレス発生手段と上記読出しアドレス発生
   手段からのそれぞれのアドレス出力は上記比較手段に与
   えられ、この比較手段は書込みアドレスと読出しアドレ
   スとを各瞬時で比較し、上記禁止信号発生手段は両アド
   レスが干渉状態の時に禁止信号を発生し、この禁止信号
   は上記アドレス干渉状態が解除されるまで読出しアドレ
   ス発生手段に与えられ、このアドレス発生手段の歩進を
   中止することを特徴とするメモリ制御回路。
2. 【請求項２】特許請求の範囲第１項記載の回路におい
   て、上記の書込み手段はデータ・クロック入力を受け第
   １のデータ制御出力を発生する書込み制御器を具備し、
   この出力はデータの書込みを行わせるように上記メモリ
   に与えられることを特徴とするメモリ制御回路。
3. 【請求項３】特許請求の範囲第１項記載の回路におい
   て、上記の読出し手段は、第２のクロック入力を受け、
   上記メモリから外部のソースへのデータの転送を行うよ
   うに上記メモリに与えられる読出しエネーブル信号を発
   生するクロック・アイソレータ制御器を具備したことを
   特徴とするメモリ制御回路。
4. 【請求項４】特許請求の範囲第１項記載の回路におい
   て、上記第１の書込み手段はデータ・クロック入力を受
   け第１及び第２のデータ制御出力を発生する書込み制御
   器を具備しており上記第１のデータ制御出力はデータの
   書込みを行わせかつ上記第２のデータ制御出力は上記書
   込みアドレス発生手段を歩進させることを特徴とするメ
   モリ制御回路。
5. 【請求項５】特許請求の範囲第１項記載の回路におい
   て、上記第１の読出し手段は第２のクロック信号を受
   け、かつ上記メモリから外部ソースへデータの転送を行
   わせるように上記第１のメモリに与えられる読出しエネ
   ーブル信号を発生するクロック・アイソレータ制御器を
   具備したことを特徴とするメモリ制御回路。
6. 【請求項６】特許請求の範囲第１項記載の回路におい
   て、上記書込みアドレス発生手段は上記の第１の書込み
   手段の１つの出力を受けて入力データが書込まれる連続
   したデータアドレスを歩進する書込みアドレス・カウン
   タを具備し、上記書込みアドレスカウンタは書込みアド
   レス出力を発生し、データの記憶を行わせるためにメモ
   リに与えられると共に比較のため書込みアドレスを供給
   するために上記禁止信号を発生する手段にも同時に与え
   られることを特徴とするメモリ制御回路。
7. 【請求項７】特許請求の範囲第１項記載の回路におい
   て、上記第１のメモリからのデータ出力をさらに処理す
   るために転送される信号処理手段を含み、この信号処理
   手段は上記データ出力を記憶する第２のメモリを含んだ
   ことを特徴とするメモリ制御回路。
8. 【請求項８】特許請求の範囲第７項記載の回路におい
   て、上記の比較手段は基準クロック入力を受けるクロッ
   ク・アイソレータ制御器を含み、このクロック・アイソ
   レータ制御器は読出しエネーブル信号と書込みエネーブ
   ル信号とを発生し、上記読出しエネーブル信号は上記第
   １のメモリに与えられてその第１のメモリからの上記デ
   ータ出力の読みを行わせ、上記書込みエネーブル信号は
   上記第２のメモリに基準クロックレートで上記データ出
   力の書込みを行わせることを特徴とするメモリ制御回
   路。
9. 【請求項９】特許請求の範囲第８項記載の回路におい
   て、上記第１のメモリの出力データは連続して各メモリ
   ・アドレスで書込まれ、上記出力データ・アドレスの読
   出し禁止によって上記第２のメモリの書込みアドレスへ
   のデータの書込みが阻止されることを特徴とするメモリ
   制御回路。
10. 【請求項１０】特許請求の範囲第８項記載の回路におい
    て、上記信号処理手段は上記第２のメモリからこの第２
    のメモリのデータを連続的にかつ中断なく読出す手段を
    含んだことを特徴とするメモリ制御回路。