JPS6316471A - デイジタルデ−タの再生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ディジタルＶＴＲなどにおけるディジタルデ
ータの再生装置に関するものである。

従来の技術 従来のディジタルＶＴＲにおけるディジタルデータの再
生装置の例を第４図に示す。同図において、１０１は、
再生データから同期パターンを検出し、同期パルス１１
３を出力するワード同期検出器、１ｏ２は、ワード同期
検出器１０１が、信号処理に要する時間に相当する時間
、再生データを遅延する遅延メモリ、１０３は再生され
た直列データを８ビット並列データに変換する直並列変
換回路、４０４は、８ピット並列データを、直列データ
に変換する並直列変換回路、４０５は、直並列変換回路
１ｏ３、並直列変換回路４０４の変換タイミングおよび
遅延メモリのクロックを発生する８進カウンタ、４０６
は遅延された直列再生データを８ビットごとのワードデ
ータに変換する直並列変換回路、４０７はワード同期検
出器１０１からの同期パルス１１３に基づいて直並列変
換器４０６の交換タイミングパルスおよび、再生ワード
クロックを発生する８進カウンタ、１ｏ８はテープから
再生されビット同期のとられた再生直列データ、１０９
は再生されたビットクロック、４１゜は８進カウンタ４
０７によって得られたワードクロック、４１１は正しい
ワード同期のとられた並列ワードデータ、１１３はワー
ド同期検出器１０１によって得られる同期パルスを示す
。

ディジタルＶＴＲに入力されたビデオ信号は、量子化、
エラー訂正符号化等の処理を経て、８ビット並列の記録
データとなシ、並直列変換の後、１ビットずつ直列に磁
気テープ上に記録される。このとき、テープへの記録再
生はブロックと呼ばれるデータの集合を単位として行な
う。ブロックの構成は、たとえば４：２：２方式ディジ
タルＶＴＲの場合、第６図に示したような構成となる。

同図で、６０１はブロックの先頭ビットを識別し、ワー
ド同期をとるための同期パターン、５０２はブロックに
含まれるデータの内容を識別するためのＩＤコード、５
０３は冗長ワードを含む記録再生されるデータを表わす
。１本のトラックにはこのような構成のブロックが複数
個連続して記録されている。

同期パターン５０１は１６ビットからなるある一定のパ
ターンであり、再生時にはシフトレジスタとパターン比
較回路によって再生直列データから特定のパターンを検
出することで、ブロックの先頭ビットの位置を識別し同
時にワード同期をとることができる。しかし、同期パタ
ーンは、０と１からなる２値のパターンであるため、デ
ータ５０３の中に同期パターンと全く同じパターンが存
在し得る。また、再生時のエラーにより、同期パターン
を検出できない場合もある。このような場合には、誤っ
た同期がとられ、正しい同期のとれていない誤ったデー
タが再生されるので、これを防ぐために、同期保護回路
１０１が設けられている。この従来例では、同期保護回
路の信号処理において約１ブロツクの遅延が発生し、こ
の間、再生データを遅延させる必要があるものとする。

この再生データを約１ブロツク遅延させるメモリは、ビ
ットクロックで動作する高速素子を用いて構成すると、
消費電力およびコストの面で不利であるため、この従来
例では、再生直列データを８ビットに直並列変換して、
ワードクロックで動作する低速の素子を用いて構成され
る。

以下に第４図を用いて、この従来例の動作を述べる。テ
ープから再生し、ビット同期のとられた再生直列データ
１０８は、ブロック同期検出・保護回路１０１に送られ
、同期パターンの検出および同期保護が行なわれると同
時に、同期保護に要する約１ブロツクの時間、データを
遅延するために、直並列変換器１０３へ送られ、約１ブ
ロツク＝１０７２ビットの遅延を行なうための低速で動
作する遅延メモリに送るため、８ビット並列のデータに
変換される。この時の変換のタイミングは、８進カウン
タ４０５によって発生させるため、変換された８ビット
並列のデータワードは、一般にワード同期のとれていな
い誤ったデータワードになる。

この並列データワードは遅延メモリ１ｏ２に送られ、約
１ブロツク長の遅延の後、正しいワード同期をとるため
に並直列変換回路４０４に送られ、再び直列データ列と
なる。８進カウンタ４０５は、直並列変換回路４０３か
ら並直列変換回路４０４までのタイミングを制御してい
る。ワード同期検出器１ｏ１によって得られた同期パル
ス１１３は、８進カウンタ４０７に加えられ、８進カウ
ンタ４０７をクリアすることによって、正しいワードク
ロック４１０が得られる。直並列変換器４０６は同期パ
ルス１１３によってワード同期のとられた８進カウ／り
４０７からの制御信号に従い、遅延された直列データを
８ビット並列に変換する。

このようにして、正しいワード同期のとれた並列ワード
データ４１１が再生される。

発明が解決しようとする問題点 しかしながら上記のような構成では、記録ビットレート
が高くなった場合、ビットクロックに同期して動作する
直並列変換器１０３．４０６、並直列変換器４０４．８
進カウンタ４０５．４０７の回路に、ＥＣＬ等のよシ高
速な素子を用いる必要がある。一方、遅延メモリ１０２
ば、メモリ容量が多いために、ＴＴＬ、ＭＯＳ等の低速
素子を用いると、これらのＥＣＬ−ＴＴＬ間のロジック
レベルの変換を頻繁に行なう必要があシ、回路が複雑に
なるという欠点を有していた。

本発明はかかる点に鑑み、高ビットレートにおいて、よ
り多くの回路部分を低速の素子で構成し、ピットクロッ
クに同期して動作する回路と、ワードクロックに同期し
て動作する回路を分離し得る、構成のディジタルデータ
の再生装置を提供することを目的とする。。

問題点を解決するための手段 本発明は、整数ｎを１ワードを構成するビット数とする
とき、直列データをｎビット並列ワードに変換する直並
列変換器と、１ワード遅延器と、２ｎ−１ビットからｎ
ビットを選択するデータセレクタと、タイミング比較器
と、ワード同期検出器と、このワード同期検出器の遅延
量に相当する遅延を行なう遅延メモリとを有し、入力直
列データを前記直並列変換器によって任意の変換タイミ
ングで直並列変換して得られたｎビット並列データを前
記遅延メモリによって遅延した後に、前記１ワード遅延
器によって１ワード遅延させ、前記１ワード遅延器の入
力ワードと出力ワードのうの連続する２ｎ−１ビットを
前記データセレタに入力し、一方、前記入力直列データ
を前記ワード同期検出器に入力してワード同期タイミン
グを作り、前記ワード同期タイミングと前記任意の直並
列変換タイミングとのタイミング差を求め、前記タイミ
ング差によシ前記データセレクタを制御してワード同期
のとれたｎビット並列ワードを得ることを特徴とするデ
ィジタルデータの再生装置である。。

作　　用 本発明は、整数ｎを１ワードを構成するビット数ｉ二す
るとき再生直列データを直並列変換器によシ任意のタイ
ミングでｎビット並列に変換し、遅延メモリによって必
要な遅延を行なった後、遅延メモリの出力を１ワード遅
延器に加えることによって、正しく同期のとれていない
ワードの連続する２７−ドのうちの連続する２ｎ−１ビ
ットをとり出し、データセレクタによって連続する２２
１−１ビットから、連続するｎビットを選択することに
よって、ワード同期のとれたｎビット並列ワードを得る
ものである。このとき、連続する２ｎ−１ビットからど
の連続するｎビットを選択すればよいかという信号は、
前記直並列変換器における任意の直並列変換タイミング
と、ワード同期検出器によって得られた正しい直並列変
換のタイミングとのタイミング差を、タイミング比較器
によって比較することによって得られる。

実施例 以下に、本発明の一実施例として、ディジタルＶＴＲの
再生装置をあげて説明する。

第１図は、本実施例におけるディジタル再生装置のブロ
ック図である。同図で、１ｏ１は、ビット同期のとられ
た直列データから、同期パターンの検出と同期保護を行
なうワード同期検出器、１０２はワード同期検出器が、
信号処理に要する時間に相当する時間データを遅延する
遅延メモリ、１０３は直列データを８ビット並列データ
に変換する直並列変換回路、１０４は直並列変換回路の
変換タイミングとワードクロックを発生する８進カウン
タ、１０５は正しい同期のとれていないワードを１ワー
ド遅延させる１ワ一ド遅延回路１０６は連続する１６ピ
ツトから任意の連続する８ビットを選択し、正しい同期
のとれていないワードを正しい同期のとれたワードに変
換するデータセレクタ、１０７は直並列変換器１０３の
変換パルス１１２のタイミングとワード同期検出器１ｏ
１によって得られる同期パルス１１３の示す正しいワー
ド同期タイミングとの比較を行なうタイミング比較器、
１０８はビット同期のとれた再生直列データ、１０９は
再生されたピットクロック、１１０はピットクロック１
０９を８分の１に分周して得られるワードクロック、１
１１は正しい同期のとられた並列ワードデータ、１１２
は直並列変換器１０３における変換タイミングを示す変
換パルス、１１３は正しい変換タイミングを示す同期パ
ルス、１１４はデータセレクタへのセレクト信号、１１
５は遅延メモリ１０２によって約１ブロツク遅延された
正しい同期のとれていない遅延ワードデータを示す。

本実施例では、従来例同様１ワードのビット数ｎ　＝　
８である。

テープから再生されビット同期のとれた再生直列データ
１０８は、従来例と同様にワード同期検出器１０１に加
えられる。ワード同期検出器１ｏ１では、従来例と同様
の処理を行ない、同期パルス１１３を出力する。一方、
直列データは、従来例と同様に、直並列変換器１０３に
加えられ、８ピット並列に変換された後、遅延メモリ１
０２に送られて従来例と同様に約１ブロツク長遅延され
る。

８進カウンタ１０４は、直並列変換器１０３の変換パル
ス１１２とワードクロック１１０を発生している。この
カウンタは、同期パルス１１３とは無関係であり、従っ
て直並列変換器の出力は、ワード同期がとれていない並
列ワードとなっている。

遅延メモリ１０２によって遅延された同期のとれていな
い遅延ワードデータ１１５は、１ワード遅延素子１０５
によって１ワード遅延され、その前後の２ワードから連
続する１５ビットがデータセレクタ１０８に送られる。

一方同期パルス１１３はタイミング比較器１０７に送ら
れ、同期パルス１１３と変換パルス１１２のタイミング
を比較し、その差に応じたセレクト信号１１４を次の同
期パルス１１３が入力されるまで保持し、データセレク
タ１０６に送る。データセレクタ１０６では、セレクト
信号１１４に応じて１５ビットのデータから連続する８
ビットを選び出す。

第２図にデータセレクタ１０６によって同期のとれてい
ない並列データを、同期のとれた並列ワードに変換する
原理を示す。第２図ａは、同期のとれていない並列ワー
ドの各ビットのタイムチャートを示している。同図でｂ
０〜ｂ７ば、正しい１ワードをＢ０〜Ｂ１４は同期のと
れていない２ワードのうちの連続する１６ビットを表わ
す。図のように、正しいワードｂ０〜ｂ７と、同期のと
れていないワードＢ。−Ｂ７が５ビットずれている場合
には、正しい１ワードは、第１番目の同期のとれていな
いワードの第６ビットから、第ｉ＋１番目の同期のとれ
ていないワードの第４ビットにわたっている。従って、
これらの８ビットを並列に取り出すことによって、同期
のとれていないワードを同期のとれたワードに変換する
ことができる。同図すは変換後の同期のとれたワードの
各ビットのタイムチャートを示す。

一般に、正しいワードと同期のとれていないワードのず
れがｊピッ）（Ｏくｊく７）の場合は、連続する同期の
とれていない２ワード（第１ワードと第１＋１ワード）
で、第１ワードの第ｊピットから第１＋１ワードの第ｊ
−１ピットまでの連続する８ビットを選択すればよい。

以上の処理を行なう具体的な回路の例を第３図に示す。

同図で３０１は１ワード遅延を行なうフリップフロップ
、３０２〜３０９は、それぞれ８ビットから１ビットを
選択するマルチプレクサである。フリップフロップ３０
１の前後の２ワードの各ビットをＢ。−Ｂ１５およびｂ
０〜ｂ７は第２図と同様に連続する１５ビットおよび、
正しい１ワードを示す。遅延ワードデータ１１６はフリ
ップフロップ３０１に送られマルチプレクサ３０２には
、Ｂ７〜Ｂ、４が、マルチプレクサ３０３にはＢ６〜Ｂ
１３が、以下同様に各マルチプレクサには、互いに１ビ
ットづつずらして連続する８ビットの信号が送られる。

マルチプレクサ３０２〜３０９によって正しいワードｂ
０〜ｂ７が選ばれる。このときのマルチプレクサ３０２
〜３０９のセレクト信号１１４は、直並列変換のタイミ
ングを示す一変換パルス１１２と、正しいワードの先頭
ビットの位置を示す同期パルス１１３を比較し、次の同
期パルス１１３が入力されるまで保持することによって
得られる。

以上のように、本実施例においては、遅延メモリ１０２
の後に、並直列変換および直並列変換を必要とせず、ま
たワードの同期化を行なう１ワード遅延素子１０６およ
びデータセレクタ１０６ば、ワードクロックに同期して
動作しピットクロックを必要としない。従って、これら
の回路は、低速素子を用いて構成し得る。また、遅延メ
モリ１０２以後の回路は、ピットクロックを必要とせず
、ピットクロックに同期して動作する回路と、ワードク
ロックに同期して動作する回路の分離が可能となる。

発明の効果 以上のように本発明によれば、再生直列データを一度直
並列変換した後では、ピットクロックを用いずに、ワー
ド同期をとることができる。従って直並列変換器の回路
を全て低速の素子で構成することができる。また高速素
子としてＥＣＬを。

低速素子としてＴＴＬを用いた場合のＥＣＬ−ＴＴＬ変
換を犬幅忙減らすことができる。従って、高速素子を用
いた回路と、低速素子を用いた回路を直並列変換器で分
離することができ、これにより装置の構成が容易になる
。

【図面の簡単な説明】

第１図は本発明における一実施例のディジタルデータの
再生装置のブロック図、第２図は本発明におけるワード
同期化の過程を示すタイミング図、第３図は本発明にお
ける１ワード遅延素子とデータセレクタの構成を示すブ
ロック図、第４図は本発明における従来例のディジタル
データの再生装置のブロック図、第５図は従来例におけ
るデータの記録フォーマットのうち１ブロツクの構成を
示すフォーマット図である。 １０１・・・・・・ワード同期検出器、１０２・・・・
・・遅延メモリ、１０３・・・・・・直並列変換器、１
０４・・・・・・８進カウンタ、１０５・・・・・・１
ワード遅延素子、１０８・・・・・・データセレクタ、
１ｏ７・・・・・・タイミング比較器、Ｂｏ、Ｂ　７・
・・−・・任意の変換タイミングで直並列変換された１
ワード、Ｂ８〜Ｂ１４・・・・・・Ｂｏ、Ｂ７に連続す
る７ピツト、ｂ０〜ｂ７・・・・・・正しい１ワード、
３０１・・・・・・フリップフロラ７’、３０２〜３０
９・・・・・・マルチプレクサ、４０４・・・・・・並
直列変換器、４０６・・・・・・直並列変換器、４０５
，４０７・・・・・・８進カウンタ、６ｏ１・・・・・
・同期パターン、５０２・・・・・・ＩＤコード、５０
３・・・・・・データ。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第２
図 Ｌ　　己−ｌ　　　　　　　　　　　　ＣＣａ１（の）
　　　　（召）

Claims (1)

【特許請求の範囲】
1. 整数ｎを１ワードを構成するビット数とするとき、入力
   直列データをｎビット並列ワードに変換する直並列変換
   器と、１ワード遅延器と、２ｎ−１ビットからｎビット
   を選択するデータセレクタと、タイミング比較器と、ワ
   ード同期検出器と、前記ワード同期検出器の遅延量に相
   当する遅延を行なう遅延メモリとを有し、前記入力直列
   データを、前記直並列変換器によって任意の変換タイミ
   ングで直並列変換し、この変換されたｎビット並列ワー
   ドを前記遅延メモリによって遅延した後に前記１ワード
   遅延器によって１ワード遅延し、前記１ワード遅延器の
   入力ワードと出力ワードのうちの連続する２ｎ−１ビッ
   トを前記データセレクタに入力し、一方、前記入力直列
   データを前記ワード同期検出器に入力してワード同期タ
   イミングを作り、前記ワード同期タイミングと前記任意
   の直並列変換タイミングとのタイミング差を求め、前記
   タイミング差により前記データセレクタを制御してワー
   ド同期のとれたｎビット並列ワードを得ることを特徴と
   するディジタルデータの再生装置。