JPH06318936A - 同期データ検出装置及び方法 - Google Patents
同期データ検出装置及び方法Info
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- JPH06318936A JPH06318936A JP5134909A JP13490993A JPH06318936A JP H06318936 A JPH06318936 A JP H06318936A JP 5134909 A JP5134909 A JP 5134909A JP 13490993 A JP13490993 A JP 13490993A JP H06318936 A JPH06318936 A JP H06318936A
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- G11B27/10—Indexing; Addressing; Timing or synchronising; Measuring tape travel
- G11B27/19—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier
- G11B27/28—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording
- G11B27/30—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording on the same track as the main recording
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/08—Speed or phase control by synchronisation signals the synchronisation signals recurring cyclically
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
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- Signal Processing (AREA)
- Multimedia (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 ＤＶＴＲの再生時に、直列ビットのデジタル
ビデオ信号から同期データを検出する。 【構成】 同期データを形成するｍビットの一連のワー
ドブロックから成る直列ビットのデジタル入力信号から
の同期データ検出装置で１ｐ＜ｍの時デジタル入力信号
を並列ビットのｐビットワード（ｂｗ）に変換する並列
変換器１と、各ｐ・ｂｗの内ｐ−１ビットを（１ｐ−
１）・ｂｗ遅延させる回路２と、上記ｐ・ｂｗの隣合う
ｐ−１ビットから成る２ｐ−１ビットの連続するグルー
プを入力し、上記２ｐ−１ビットのグループのビット列
を、同期データの初期部分を検出し、初期部分を検出し
て対応する２ｐ−１ビット内の上記初期部分の位置に応
じて、１つ以上の２ｐ−１ビットの連続するグループ中
のビットを所定のｍビットの連続するビットと比較し、
同期データの全ｍビットを検出後、対応２ｐ−１ビット
の位置に応じて、上記ワードのビット配列を制御する論
理回路３とを有する。
ビデオ信号から同期データを検出する。 【構成】 同期データを形成するｍビットの一連のワー
ドブロックから成る直列ビットのデジタル入力信号から
の同期データ検出装置で１ｐ＜ｍの時デジタル入力信号
を並列ビットのｐビットワード（ｂｗ）に変換する並列
変換器１と、各ｐ・ｂｗの内ｐ−１ビットを（１ｐ−
１）・ｂｗ遅延させる回路２と、上記ｐ・ｂｗの隣合う
ｐ−１ビットから成る２ｐ−１ビットの連続するグルー
プを入力し、上記２ｐ−１ビットのグループのビット列
を、同期データの初期部分を検出し、初期部分を検出し
て対応する２ｐ−１ビット内の上記初期部分の位置に応
じて、１つ以上の２ｐ−１ビットの連続するグループ中
のビットを所定のｍビットの連続するビットと比較し、
同期データの全ｍビットを検出後、対応２ｐ−１ビット
の位置に応じて、上記ワードのビット配列を制御する論
理回路３とを有する。
Description
【０００１】
【産業上の利用分野】本発明は、直列ビットのデジタル
信号内の同期データの検出に関し、中でも、デジタルビ
デオテープレコーダ（ＤＶＴＲ）の再生時に、直列ビッ
トのデジタルビデオ信号中の同期データを検出する同期
データ検出装置及び方法に関する。
信号内の同期データの検出に関し、中でも、デジタルビ
デオテープレコーダ（ＤＶＴＲ）の再生時に、直列ビッ
トのデジタルビデオ信号中の同期データを検出する同期
データ検出装置及び方法に関する。
【０００２】
【従来の技術】デジタルビデオ信号は、ＤＶＴＲによ
り、ビデオデータ、エラー防止情報、スペアデータ（例
えば、日付け、時間及びタイトル等の項目を記録するた
めに使用するもの）及び同期データからなる直列ビット
のデータストリームとして記録される。同期データは、
信号再生時にビデオデータを取り出すために重要なもの
である。記録された直列ビットのデータストリームは、
一般に、再生時に並列に変換されるワードブロックの形
状になっている。同期データにより、並列変換するため
に、各ワードの最初のビットの識別ができ、且つビデオ
データワードの各ブロック中の最初のワードを識別でき
ることが要求される。
り、ビデオデータ、エラー防止情報、スペアデータ（例
えば、日付け、時間及びタイトル等の項目を記録するた
めに使用するもの）及び同期データからなる直列ビット
のデータストリームとして記録される。同期データは、
信号再生時にビデオデータを取り出すために重要なもの
である。記録された直列ビットのデータストリームは、
一般に、再生時に並列に変換されるワードブロックの形
状になっている。同期データにより、並列変換するため
に、各ワードの最初のビットの識別ができ、且つビデオ
データワードの各ブロック中の最初のワードを識別でき
ることが要求される。
【０００３】同期ワードを検出し、即ちデコードする普
通の方法は、直列形式で検出するものである。これは、
オフテープ時（テープから離れた）の直列データレート
が遅ければ、実施が容易である。
通の方法は、直列形式で検出するものである。これは、
オフテープ時（テープから離れた）の直列データレート
が遅ければ、実施が容易である。
【０００４】英国特許第２０８９１７８号に、同期デー
タの他の検出方法が示されている。この特許では、再生
された直列のデータストリームが、多段シフトレジスタ
を介して直列データレートで取り込まれる。このシフト
レジスタの各段の出力信号は、ＮＡＮＤゲートに供給さ
れ、このＮＡＮＤゲートは、レジスタが検出すべき同期
（ＳＹＮＣ）ワードを保持する場合、パルスを出力す
る。シフトレジスタの出力信号は、このシフトレジスタ
を介して取り込まれたデータを任意の位相を持つ並列ワ
ード形式に変換するラッチ回路に供給される。即ち、こ
れは、各ビデオデータワードの最初のビットが、１つの
並列ワード中のビットのどれかにある筈であるからであ
る。ＮＡＮＤゲートからのパルスは、他のシフトレジス
タを介して取り込まれ、その出力信号は任意のワードレ
ートでラッチされる。ラッチ出力信号は、ラッチ回路に
より出力された並列ワードに対応する同期データの位相
を示す２進符号に変換される。これらの２進符号は、並
列ワードのビットを正しく配列させる制御を行うために
用いられる。
タの他の検出方法が示されている。この特許では、再生
された直列のデータストリームが、多段シフトレジスタ
を介して直列データレートで取り込まれる。このシフト
レジスタの各段の出力信号は、ＮＡＮＤゲートに供給さ
れ、このＮＡＮＤゲートは、レジスタが検出すべき同期
（ＳＹＮＣ）ワードを保持する場合、パルスを出力す
る。シフトレジスタの出力信号は、このシフトレジスタ
を介して取り込まれたデータを任意の位相を持つ並列ワ
ード形式に変換するラッチ回路に供給される。即ち、こ
れは、各ビデオデータワードの最初のビットが、１つの
並列ワード中のビットのどれかにある筈であるからであ
る。ＮＡＮＤゲートからのパルスは、他のシフトレジス
タを介して取り込まれ、その出力信号は任意のワードレ
ートでラッチされる。ラッチ出力信号は、ラッチ回路に
より出力された並列ワードに対応する同期データの位相
を示す２進符号に変換される。これらの２進符号は、並
列ワードのビットを正しく配列させる制御を行うために
用いられる。
【０００５】
【発明が解決しようとする課題】しかしながら、前者の
方法は、高速のデータでは、エミッタ結合論理回路（Ｅ
ＣＬ）を使用することが要求されるので、多数の回路素
子により装置が高価となる欠点がある。
方法は、高速のデータでは、エミッタ結合論理回路（Ｅ
ＣＬ）を使用することが要求されるので、多数の回路素
子により装置が高価となる欠点がある。
【０００６】また、後者の方法は、装置が比較的に複雑
となり、しかもより長い同期符号に対しては適合させる
ことが困難である。更に、かかる装置では、シャトル再
生時に７０ＭＨｚにも達することがある、オフテープ時
の高い直列データレートを処理することは容易でない欠
点がある。
となり、しかもより長い同期符号に対しては適合させる
ことが困難である。更に、かかる装置では、シャトル再
生時に７０ＭＨｚにも達することがある、オフテープ時
の高い直列データレートを処理することは容易でない欠
点がある。
【０００７】従って、本発明の課題は、これらの欠点を
克服することである。
克服することである。
【０００８】
【課題を解決するための手段】本発明によれば、例えば
図２に示す如く、各々が同期データを形成する所定の一
連のｍビットのグループを有する一連のワードブロック
から成る直列ビットのデジタル入力信号から、上記同期
データを検出する装置が提供される。この装置は、ｐ＜
ｍとした場合、デジタル入力信号を並列ビットのｐビッ
トワードに変換する並列変換器と、各ｐビットワードの
内少なくともｐ−１ビットを１ｐビットワード期間遅延
させる遅延回路と、各々が上記ｐビットワード及び直前
又は直後のワードの隣合うｐ−１ビットから成る連続す
る２ｐ−１ビットのグループを入力し、上記２ｐ−１ビ
ットのグループのビット列を、上記所定のｍビットのグ
ループの先頭部分のビット列と比較することにより、上
記同期データの先頭部分を検出し、該同期データの上記
先頭部分を検出すると、対応する２ｐ−１ビット内の上
記先頭部分の位置に応じて、１つ以上の連続する２ｐ−
１ビットのグループ中のビットを上記所定のｍビットの
連続するビットと比較し、上記同期データの全てのｍビ
ットを検出すると、対応する２ｐ−１ビットの該同期デ
ータの上記先頭部分の位置に応じて、デジタル入力信号
中のワードのビット配列を並列に制御する制御信号を出
力する論理回路とを有する。
図２に示す如く、各々が同期データを形成する所定の一
連のｍビットのグループを有する一連のワードブロック
から成る直列ビットのデジタル入力信号から、上記同期
データを検出する装置が提供される。この装置は、ｐ＜
ｍとした場合、デジタル入力信号を並列ビットのｐビッ
トワードに変換する並列変換器と、各ｐビットワードの
内少なくともｐ−１ビットを１ｐビットワード期間遅延
させる遅延回路と、各々が上記ｐビットワード及び直前
又は直後のワードの隣合うｐ−１ビットから成る連続す
る２ｐ−１ビットのグループを入力し、上記２ｐ−１ビ
ットのグループのビット列を、上記所定のｍビットのグ
ループの先頭部分のビット列と比較することにより、上
記同期データの先頭部分を検出し、該同期データの上記
先頭部分を検出すると、対応する２ｐ−１ビット内の上
記先頭部分の位置に応じて、１つ以上の連続する２ｐ−
１ビットのグループ中のビットを上記所定のｍビットの
連続するビットと比較し、上記同期データの全てのｍビ
ットを検出すると、対応する２ｐ−１ビットの該同期デ
ータの上記先頭部分の位置に応じて、デジタル入力信号
中のワードのビット配列を並列に制御する制御信号を出
力する論理回路とを有する。
【０００９】また、例えば遅延回路は、各ｐビットワー
ド中の最上位のｐ−１ビットを、各ｐビットワードに対
して１ｐビットワード期間遅延させるように構成し、論
理回路は、各々が上記ｐビットワード及び直前のワード
より遅延されたｐ−１ビットから成る、連続する２ｐ−
１ビットのグループを入力するように構成することがで
きる。
ド中の最上位のｐ−１ビットを、各ｐビットワードに対
して１ｐビットワード期間遅延させるように構成し、論
理回路は、各々が上記ｐビットワード及び直前のワード
より遅延されたｐ−１ビットから成る、連続する２ｐ−
１ビットのグループを入力するように構成することがで
きる。
【００１０】また、論理回路は、少なくともｐビットの
長さを持つビット列を、上記所定のｍビットの先頭部分
におけるビット列と比較することにより、同期データの
上記初期部分を検出するように構成することができる。
長さを持つビット列を、上記所定のｍビットの先頭部分
におけるビット列と比較することにより、同期データの
上記初期部分を検出するように構成することができる。
【００１１】また、論理回路は、２ｐ−１ビットのグル
ープ中の２ｐ−１ビットに対し最上位のｐビットを、上
記所定のｍビットの先頭部分におけるビット列と比較す
ることにより、同期データの上記先頭部分を検出するよ
うに構成することができる。
ープ中の２ｐ−１ビットに対し最上位のｐビットを、上
記所定のｍビットの先頭部分におけるビット列と比較す
ることにより、同期データの上記先頭部分を検出するよ
うに構成することができる。
【００１２】また、論理回路は、対応する２ｐ−１ビッ
ト内の同期データ中の上記先頭部分の位置に応じて、上
記連続する２ｐ−１ビットのグループ中のｐビット列
を、所定のｍビットの連続するビットと比較するように
構成できる。
ト内の同期データ中の上記先頭部分の位置に応じて、上
記連続する２ｐ−１ビットのグループ中のｐビット列
を、所定のｍビットの連続するビットと比較するように
構成できる。
【００１３】また、論理回路は、いずれかの極性をもつ
同期データの上記先頭部分を検出し、上記先頭部分の極
性に応じて、所定のｍビットの連続するビットとの比較
を行うように構成することができる。
同期データの上記先頭部分を検出し、上記先頭部分の極
性に応じて、所定のｍビットの連続するビットとの比較
を行うように構成することができる。
【００１４】更に、論理回路は、上記連続する２ｐ−１
ビットのグループのただ１つに１ビットの不一致があっ
ても、同期データ中の連続するビットが検出できるよう
に構成できる。
ビットのグループのただ１つに１ビットの不一致があっ
ても、同期データ中の連続するビットが検出できるよう
に構成できる。
【００１５】更に、また、ｐ＝４とすることにより、有
利な構成を得ることができる。
利な構成を得ることができる。
【００１６】本発明は、また、各々が同期データを形成
する所定の一連のｍビットのグループを有する、一連の
ワードブロックから成る直列ビットのデジタル入力信号
から上記同期データを検出する方法を提供する。この方
法は、ｐ＜ｍとした場合、デジタル入力信号を並列ビッ
トのｐビットワードに変換するステップと、各ｐビット
ワードの内少なくともｐ−１ビットを１ｐビットワード
期間遅延させるステップと、各々が上記ｐビットワード
と直前又は直後の隣合うワードのｐ−１ビットから成る
連続する２ｐ−１ビットのグループを処理するために、
上記２ｐ−１ビットのグループ中のビット列を、上記所
定のｍビットのグループの先頭部分のビット列と比較す
ることにより、上記同期データの先頭部分を検出し、こ
の先頭部分を検出すると、対応する２ｐ−１ビットの上
記先頭部分の位置に応じて、１つ以上の連続する２ｐ−
１ビットのグループを、上記所定のｍビットの連続する
ビットと比較し、同期データの全てのｍビットを検出す
ると、対応する２ｐ−１ビット中の同期データの上記先
頭部分の位置に応じて、デジタル入力信号のワードのビ
ット配列を並列に制御する制御信号を出力するステップ
とを有する。
する所定の一連のｍビットのグループを有する、一連の
ワードブロックから成る直列ビットのデジタル入力信号
から上記同期データを検出する方法を提供する。この方
法は、ｐ＜ｍとした場合、デジタル入力信号を並列ビッ
トのｐビットワードに変換するステップと、各ｐビット
ワードの内少なくともｐ−１ビットを１ｐビットワード
期間遅延させるステップと、各々が上記ｐビットワード
と直前又は直後の隣合うワードのｐ−１ビットから成る
連続する２ｐ−１ビットのグループを処理するために、
上記２ｐ−１ビットのグループ中のビット列を、上記所
定のｍビットのグループの先頭部分のビット列と比較す
ることにより、上記同期データの先頭部分を検出し、こ
の先頭部分を検出すると、対応する２ｐ−１ビットの上
記先頭部分の位置に応じて、１つ以上の連続する２ｐ−
１ビットのグループを、上記所定のｍビットの連続する
ビットと比較し、同期データの全てのｍビットを検出す
ると、対応する２ｐ−１ビット中の同期データの上記先
頭部分の位置に応じて、デジタル入力信号のワードのビ
ット配列を並列に制御する制御信号を出力するステップ
とを有する。
【００１７】
【作用】論理回路は、最初に全ての２Ｐ−１ビットが、
予定される同期符号の先頭部分の２Ｐ−１ビットに一致
するか否かチェックする。一致しない場合、論理回路
は、入力されるグループの最下位ビットを無視し、予定
される同期符号の先頭部分の２Ｐ−２ビットに対応する
最上位２Ｐ−２ビットをチェックする。入力される２Ｐ
−１ビット内の異なる位置にある同期符号の先頭部分に
対するこのチェック動作は、入力されるグループの最上
位のｐビットが同期符号の最初のｐビットに対してチェ
ックされるまで継続される。どれかの時点で一致する
と、一致したことが示され、論理回路は次の２ｐ−１ビ
ットのグループの入力を待ち、検出処理を継続する。も
し、同期符号の先頭部分が、入力するグループの最上位
のｐビット内にあれば、これは、入力される次の２ｐ−
１ビットのグループで検出される。
予定される同期符号の先頭部分の２Ｐ−１ビットに一致
するか否かチェックする。一致しない場合、論理回路
は、入力されるグループの最下位ビットを無視し、予定
される同期符号の先頭部分の２Ｐ−２ビットに対応する
最上位２Ｐ−２ビットをチェックする。入力される２Ｐ
−１ビット内の異なる位置にある同期符号の先頭部分に
対するこのチェック動作は、入力されるグループの最上
位のｐビットが同期符号の最初のｐビットに対してチェ
ックされるまで継続される。どれかの時点で一致する
と、一致したことが示され、論理回路は次の２ｐ−１ビ
ットのグループの入力を待ち、検出処理を継続する。も
し、同期符号の先頭部分が、入力するグループの最上位
のｐビット内にあれば、これは、入力される次の２ｐ−
１ビットのグループで検出される。
【００１８】
【実施例】以下図１〜図４を参照して、本発明の同期デ
ータ検出装置及び方法の一実施例について詳細に説明す
る。図１は、ＤＶＴＲの磁気テープ上の符号化された複
合ビデオ信号を表すデータの記録時のフォーマットの例
を示す。このデータは、連続する６４個の１６ビット・
ワードから構成される。これらの各ワードに１〜６４の
番号を付けると、ワード１及び２は同期データに対応
し、ワード３〜６４は、アドレスデータ、ビデオデータ
及び再生処理中の再生データ内のエラーの訂正を可能に
するエラー訂正データに対応する。
ータ検出装置及び方法の一実施例について詳細に説明す
る。図１は、ＤＶＴＲの磁気テープ上の符号化された複
合ビデオ信号を表すデータの記録時のフォーマットの例
を示す。このデータは、連続する６４個の１６ビット・
ワードから構成される。これらの各ワードに１〜６４の
番号を付けると、ワード１及び２は同期データに対応
し、ワード３〜６４は、アドレスデータ、ビデオデータ
及び再生処理中の再生データ内のエラーの訂正を可能に
するエラー訂正データに対応する。
【００１９】図２は、同期データを検出する本発明の実
施例を示す。この装置は、４ウェイ並列変換器１、３ビ
ット・レジスタ２及びデコーダ３から成る。このデコー
ダ３は、例えばＰＲＯＭ及びレジスタから成るステート
マシン（ｓｔａｔｅｍａｃｈｉｎｅ）型の構成をとり、
その出力信号は入力端子にフィードバックされるように
なっている。４ビットのバス４が並列変換器１及びデコ
ーダ３を結び、３ビット・レジスタ２が、バス４とデコ
ーダ３の間の３ビット・バス５の中に接続される。デコ
ーダ３は、図中、６〜１２の参照符号で示される７つの
１ビット出力信号を有する。出力信号７〜１２は、６ビ
ット・バス３を介してデコーダ３の入力にフィードバッ
クされる。
施例を示す。この装置は、４ウェイ並列変換器１、３ビ
ット・レジスタ２及びデコーダ３から成る。このデコー
ダ３は、例えばＰＲＯＭ及びレジスタから成るステート
マシン（ｓｔａｔｅｍａｃｈｉｎｅ）型の構成をとり、
その出力信号は入力端子にフィードバックされるように
なっている。４ビットのバス４が並列変換器１及びデコ
ーダ３を結び、３ビット・レジスタ２が、バス４とデコ
ーダ３の間の３ビット・バス５の中に接続される。デコ
ーダ３は、図中、６〜１２の参照符号で示される７つの
１ビット出力信号を有する。出力信号７〜１２は、６ビ
ット・バス３を介してデコーダ３の入力にフィードバッ
クされる。
【００２０】上述した構成の動作において、ＤＶＴＲに
より再生される直列ビットのデータストリームが、直列
のビットレートで直列クロック信号（ＳＣＫ）により並
列変換器１に入力される。並列変換器１は、直列の入力
データを並列ビットの４ビットワードに変換し、これら
の並列ビットの４ビットワードは、バス４を介して直列
ビットの入力信号のレートの４分の１のレートで、任意
の位相の並列クロック信号（ＰＣＫ）によりデコーダ３
に入力される。バス４上の４ビットデータの内最上位
（ＭＳ）３ビットが、３ビット・バス５を介して３ビッ
ト・レジスタ２へ出力され、この３ビット・レジスタ２
から、最上位３ビットが次の並列クロック信号の入力時
にデコーダ３に出力される。このように、２番目及びこ
れに続くクロック信号入力時に、７つの連続するビット
が、デコーダ３の入力に供給される。
より再生される直列ビットのデータストリームが、直列
のビットレートで直列クロック信号（ＳＣＫ）により並
列変換器１に入力される。並列変換器１は、直列の入力
データを並列ビットの４ビットワードに変換し、これら
の並列ビットの４ビットワードは、バス４を介して直列
ビットの入力信号のレートの４分の１のレートで、任意
の位相の並列クロック信号（ＰＣＫ）によりデコーダ３
に入力される。バス４上の４ビットデータの内最上位
（ＭＳ）３ビットが、３ビット・バス５を介して３ビッ
ト・レジスタ２へ出力され、この３ビット・レジスタ２
から、最上位３ビットが次の並列クロック信号の入力時
にデコーダ３に出力される。このように、２番目及びこ
れに続くクロック信号入力時に、７つの連続するビット
が、デコーダ３の入力に供給される。
【００２１】上述したように、本例における４ビットワ
ードの内３つの「最上位」ビットとは、並列変換器１に
入力された４ビットワードの内の最後の３ビットを意味
するもので、４ビットワード内のデータの重要度を意味
するものではない。
ードの内３つの「最上位」ビットとは、並列変換器１に
入力された４ビットワードの内の最後の３ビットを意味
するもので、４ビットワード内のデータの重要度を意味
するものではない。
【００２２】検出すべき同期符号の３２ビットがデコー
ダ３のＰＲＯＭに記憶される。並列クロック信号入力時
に、デコーダ３に供給される７つの並列ビットの各グル
ープに対し、デコーダ３は、７つの入力ビット内のビッ
ト列を、ＰＲＯＭ内に記憶され予定された同期符号の先
頭部分と比較する。これを図３のａによって説明する。
ダ３のＰＲＯＭに記憶される。並列クロック信号入力時
に、デコーダ３に供給される７つの並列ビットの各グル
ープに対し、デコーダ３は、７つの入力ビット内のビッ
ト列を、ＰＲＯＭ内に記憶され予定された同期符号の先
頭部分と比較する。これを図３のａによって説明する。
【００２３】デコーダ３に供給される７ビットの２つの
連続するグループを、図３のａに概略的に示す。図３ａ
は、２つのグループ内のビット１〜１１間の関係を示す
ものである。最初のグループがデコーダ３に入力される
場合、先ずデコーダ３は、全ての７ビットを同図の括弧
Ａで示す予定される同期符号の最初の７ビットと比較す
る。同期符号のいずれの極性に対しても一致しない場合
（デコーダは、同期符号のいずれかの極性において入力
データ中に同期符号の先頭部分を検出する。）、デコー
ダ３は、最下位ビット即ちビット１を無視し、グループ
中の最上位６ビットを括弧Ｂで示す予定される同期符号
の最初の６ビットと比較する。これでも一致しない場
合、デコーダ３は括弧Ｃで示す比較をするが、それでも
一致しない場合、最上位４ビットを、括弧Ｄで示す同期
符号の最初の４ビットと比較する。このようにして、デ
コーダ３は、入力グループ内の４つの位置の１つ、即ち
ビット１、２、３、４で始まる、いずれかの極性におけ
る同期符号に対してチェックをする。同期符号の先頭部
分が、これらのいずれの位置においても検出できない場
合には、デコーダ３は、次の入力グループを待つ。図か
ら明らかなように、最初のグループ中の最上位４ビット
内で始まる、即ち５、６、７で始まる同期符号は、次の
グループの入力時に同様の処理により検出される。
連続するグループを、図３のａに概略的に示す。図３ａ
は、２つのグループ内のビット１〜１１間の関係を示す
ものである。最初のグループがデコーダ３に入力される
場合、先ずデコーダ３は、全ての７ビットを同図の括弧
Ａで示す予定される同期符号の最初の７ビットと比較す
る。同期符号のいずれの極性に対しても一致しない場合
（デコーダは、同期符号のいずれかの極性において入力
データ中に同期符号の先頭部分を検出する。）、デコー
ダ３は、最下位ビット即ちビット１を無視し、グループ
中の最上位６ビットを括弧Ｂで示す予定される同期符号
の最初の６ビットと比較する。これでも一致しない場
合、デコーダ３は括弧Ｃで示す比較をするが、それでも
一致しない場合、最上位４ビットを、括弧Ｄで示す同期
符号の最初の４ビットと比較する。このようにして、デ
コーダ３は、入力グループ内の４つの位置の１つ、即ち
ビット１、２、３、４で始まる、いずれかの極性におけ
る同期符号に対してチェックをする。同期符号の先頭部
分が、これらのいずれの位置においても検出できない場
合には、デコーダ３は、次の入力グループを待つ。図か
ら明らかなように、最初のグループ中の最上位４ビット
内で始まる、即ち５、６、７で始まる同期符号は、次の
グループの入力時に同様の処理により検出される。
【００２４】この処理は、デコーダ３により、入力する
データ中に同期符号の先頭部分がうまく検出されるま
で、入力信号として供給される連続する７ビットのグル
ープ毎に繰り返される。
データ中に同期符号の先頭部分がうまく検出されるま
で、入力信号として供給される連続する７ビットのグル
ープ毎に繰り返される。
【００２５】装置が動作できるためには、同期パターン
の選択について、或る制限があることが判るだろう。特
に、同期符号の最初の４ビットは、それらが、両極性を
持つ同一の同期符号における他の全ての４ビット列から
区別できるようになっていなければならない。しかしな
がら、これが、実際に、同期ワードの選択に対し何らか
の障害になることは判っていない。
の選択について、或る制限があることが判るだろう。特
に、同期符号の最初の４ビットは、それらが、両極性を
持つ同一の同期符号における他の全ての４ビット列から
区別できるようになっていなければならない。しかしな
がら、これが、実際に、同期ワードの選択に対し何らか
の障害になることは判っていない。
【００２６】入力するデータ中に、同期符号の７ビット
に対し最初の４ビットをうまく検出した時点において、
デコーダ３は、同期符号の検出部分の極性を示す出力信
号９を発生する。デコーダ３の２つの１ビット出力信号
７と８は、対応する７つの入力ビット内で同期符号の検
出部分の位置を示すように０と３の間に設定される。デ
コーダ３の３つの１ビット出力信号１０、１１及び１２
は、３２ビットの同期符号の内８つの４ビット部分のど
れかが、デコーダ３への次の７ビットの入力の中に予定
されるかを示す、０から７間のカウントを表す。このよ
うに、同期カウントは最初は０で、同期符号の先頭部分
をうまく検出した時にカウントは１となる。
に対し最初の４ビットをうまく検出した時点において、
デコーダ３は、同期符号の検出部分の極性を示す出力信
号９を発生する。デコーダ３の２つの１ビット出力信号
７と８は、対応する７つの入力ビット内で同期符号の検
出部分の位置を示すように０と３の間に設定される。デ
コーダ３の３つの１ビット出力信号１０、１１及び１２
は、３２ビットの同期符号の内８つの４ビット部分のど
れかが、デコーダ３への次の７ビットの入力の中に予定
されるかを示す、０から７間のカウントを表す。このよ
うに、同期カウントは最初は０で、同期符号の先頭部分
をうまく検出した時にカウントは１となる。
【００２７】出力信号７〜１２は、６ビット・バス１３
によりデコーダ３の入力端子にフィードバックされる。
今、カウント値が１である場合、デコーダ３は、次の７
ビット入力信号に、出力信号９の状態により決まる極性
の同期符号の２番目の４ビット部分が、出力信号７及び
８の状態によって決まる同期符号の最初の部分の検出さ
れた位置により決まる位置に含まれることを予期するこ
とになる。図３のｂ及び図３のｃは、連続する４つの７
ビット入力信号のグループの検出処理を示すものであ
る。図３ｂは、最初の７ビットグループのＬＳＢ（最下
位ビット）で開始する入力信号における全ての７ビット
が括弧Ａ１で示す予定される同期符号の最初の７ビット
に一致することが検出された場合を示している。同期符
号の２番目の４ビット部分は、次の７ビットの入力信号
のＬＳＢ位置で始まることが予定され、デコーダ３は、
括弧Ａ２で示す次のグループの最下位４ビットを同期符
号の２番目の４ビット部分と比較する。同様に、比較の
結果が良好である場合、デコーダ３は、続く７ビットの
入力時に、括弧Ａ３及びＡ４で示す位置に同期符号の３
番目と４番目の４ビット部分を予定する。同期符号の新
たな４ビット部分が検出される毎に、デコーダ３の出力
信号１０〜１２上のカウント値は１つインクリメントさ
れ、同期極性を示す出力信号９が維持されると共に、対
応する入力ビットにおいて次に予定される４ビットの位
置が、同期符号の最初の部分の位置と同じであるので、
同期位置出力信号７、８も維持される。
によりデコーダ３の入力端子にフィードバックされる。
今、カウント値が１である場合、デコーダ３は、次の７
ビット入力信号に、出力信号９の状態により決まる極性
の同期符号の２番目の４ビット部分が、出力信号７及び
８の状態によって決まる同期符号の最初の部分の検出さ
れた位置により決まる位置に含まれることを予期するこ
とになる。図３のｂ及び図３のｃは、連続する４つの７
ビット入力信号のグループの検出処理を示すものであ
る。図３ｂは、最初の７ビットグループのＬＳＢ（最下
位ビット）で開始する入力信号における全ての７ビット
が括弧Ａ１で示す予定される同期符号の最初の７ビット
に一致することが検出された場合を示している。同期符
号の２番目の４ビット部分は、次の７ビットの入力信号
のＬＳＢ位置で始まることが予定され、デコーダ３は、
括弧Ａ２で示す次のグループの最下位４ビットを同期符
号の２番目の４ビット部分と比較する。同様に、比較の
結果が良好である場合、デコーダ３は、続く７ビットの
入力時に、括弧Ａ３及びＡ４で示す位置に同期符号の３
番目と４番目の４ビット部分を予定する。同期符号の新
たな４ビット部分が検出される毎に、デコーダ３の出力
信号１０〜１２上のカウント値は１つインクリメントさ
れ、同期極性を示す出力信号９が維持されると共に、対
応する入力ビットにおいて次に予定される４ビットの位
置が、同期符号の最初の部分の位置と同じであるので、
同期位置出力信号７、８も維持される。
【００２８】図３のｃは、同期符号の先頭部分が、括弧
Ｂ１により示される位置で検出され、それにより、同期
符号の次の４ビット部分が、続く７ビットの入力時にお
いて括弧Ｂ２、Ｂ３、Ｂ４で示される位置に予定される
場合を示している。
Ｂ１により示される位置で検出され、それにより、同期
符号の次の４ビット部分が、続く７ビットの入力時にお
いて括弧Ｂ２、Ｂ３、Ｂ４で示される位置に予定される
場合を示している。
【００２９】上述した処理は、同期符号の全３２ビット
が、デコーダ３によりうまく検出されるまで続き、同期
カウントは、同期符号の新たな４ビット部分が検出され
る毎に１つインクリメントされる。同期符号の全３２ビ
ットがうまく検出された時点で、８個の並列クロックサ
イクル後、検出に成功したことを示すためにデコーダ３
の同期検出信号６（sync found output） が発生され
る。この同期検出ビットは、出力信号７と８の同期位置
ビットと共に制御信号を形成し、この制御信号は、次の
処理のために再生データを並列ワードに正しく配列する
ように用いられる。
が、デコーダ３によりうまく検出されるまで続き、同期
カウントは、同期符号の新たな４ビット部分が検出され
る毎に１つインクリメントされる。同期符号の全３２ビ
ットがうまく検出された時点で、８個の並列クロックサ
イクル後、検出に成功したことを示すためにデコーダ３
の同期検出信号６（sync found output） が発生され
る。この同期検出ビットは、出力信号７と８の同期位置
ビットと共に制御信号を形成し、この制御信号は、次の
処理のために再生データを並列ワードに正しく配列する
ように用いられる。
【００３０】検出処理中如何なる時点においても、入力
ビットが同期符号の予定された４ビットの部分に対応し
ない場合、デコーダ３の出力信号はリセットされ、デコ
ーダ３は、次に入力される７ビット内に同期符号の先頭
部分が検出されることを待機して再び処理を開始する。
このように、並列の検出処理は、データ中に含まれる一
定数の入力信号により開始されるが、デコーダ３に入力
される連続する７ビットのグループが、正しい位置及び
正しい極性の同期符号の予定される４ビット部分を保有
する場合にのみ、検出が継続される。
ビットが同期符号の予定された４ビットの部分に対応し
ない場合、デコーダ３の出力信号はリセットされ、デコ
ーダ３は、次に入力される７ビット内に同期符号の先頭
部分が検出されることを待機して再び処理を開始する。
このように、並列の検出処理は、データ中に含まれる一
定数の入力信号により開始されるが、デコーダ３に入力
される連続する７ビットのグループが、正しい位置及び
正しい極性の同期符号の予定される４ビット部分を保有
する場合にのみ、検出が継続される。
【００３１】図２の装置は、もっと長い同期符号の検出
にも容易に応用できることが判るだろう。それは、同期
符号の長さを２倍にしても、デコーダ３の同期カウント
出力は、１ビット増すだけで済むからである。
にも容易に応用できることが判るだろう。それは、同期
符号の長さを２倍にしても、デコーダ３の同期カウント
出力は、１ビット増すだけで済むからである。
【００３２】入力される直列ビット・データ中のエラー
レートが大きい場合でも、エラー検出を行うことができ
る。例えばデコーダ３の別の１ビット出力（図示せず）
が、エラーフラッグとして使用され、この出力信号を、
バス１３（７ビット）によりデコーダ３の入力にフィー
ドバックすることができる。デコーダ３に入力される７
ビットの同期符号の先頭部分は、誤りのない検出を行う
ために正確でなければならない。しかしながら、連続す
る７ビット入力のいずれかの４ビット部分が、１ビット
エラーを除いて同期符号の予定部分と一致する場合、こ
れは、同期符号の部分として検出されるが、エラーフラ
ッグが設定されて入力信号中にエラーが含まれることを
示す。従って、同期符号出力信号は、入力信号が同期符
号の予定された部分に見かけ上正確に一致したものとし
て１つインクリメントされ、デコーダ３は次の７ビット
入力信号中の同期符号の次の４ビットを予定する。しか
し、エラーフラッグは、バス１３を介してデコーダ３の
入力にフィードバックされ、全ての連続する７ビット入
力信号内のいずれかの４ビット部分を、誤りなく検出を
行うために同期符号の予定された部分と正確に一致させ
るのに用いることができる。このようにして、入力デー
タ中の同期符号は、予定される同期符号と１ビットの不
一致があった場合でも検出することができる。
レートが大きい場合でも、エラー検出を行うことができ
る。例えばデコーダ３の別の１ビット出力（図示せず）
が、エラーフラッグとして使用され、この出力信号を、
バス１３（７ビット）によりデコーダ３の入力にフィー
ドバックすることができる。デコーダ３に入力される７
ビットの同期符号の先頭部分は、誤りのない検出を行う
ために正確でなければならない。しかしながら、連続す
る７ビット入力のいずれかの４ビット部分が、１ビット
エラーを除いて同期符号の予定部分と一致する場合、こ
れは、同期符号の部分として検出されるが、エラーフラ
ッグが設定されて入力信号中にエラーが含まれることを
示す。従って、同期符号出力信号は、入力信号が同期符
号の予定された部分に見かけ上正確に一致したものとし
て１つインクリメントされ、デコーダ３は次の７ビット
入力信号中の同期符号の次の４ビットを予定する。しか
し、エラーフラッグは、バス１３を介してデコーダ３の
入力にフィードバックされ、全ての連続する７ビット入
力信号内のいずれかの４ビット部分を、誤りなく検出を
行うために同期符号の予定された部分と正確に一致させ
るのに用いることができる。このようにして、入力デー
タ中の同期符号は、予定される同期符号と１ビットの不
一致があった場合でも検出することができる。
【００３３】図４は、図２の実施例を含む、直列入力デ
ータを並列ワード形式に変換する装置のブロック図であ
る。図４において、図２の並列変換器１と３ビット・レ
ジスタ２は、簡略化した１つのブロックとして示されて
いる。同様に、図２の４ビット・バス４及び３ビット・
バス５は、図４では１本の７ビット・バスとして示され
ている。図４のデコーダ３の出力信号は、図２の１ビッ
ト出力信号６、７及び８から成る３ビット・バス１４と
して示されている。３ビット・バス１４は、デコーダ３
と遅延回路１５を接続し、この遅延回路１５は、３ビッ
トデータを１ワードブロック（図１）に対応する時間、
即ち、入力データ内の隣合う同期符号の間隔時間遅延さ
せる。遅延回路１５の出力信号はコンパレータ１６に出
力され、コンパレータ１６は、遅延回路１５をバイパス
する３ビット・バス１７を介して直接デコーダ３の出力
信号を入力する。
ータを並列ワード形式に変換する装置のブロック図であ
る。図４において、図２の並列変換器１と３ビット・レ
ジスタ２は、簡略化した１つのブロックとして示されて
いる。同様に、図２の４ビット・バス４及び３ビット・
バス５は、図４では１本の７ビット・バスとして示され
ている。図４のデコーダ３の出力信号は、図２の１ビッ
ト出力信号６、７及び８から成る３ビット・バス１４と
して示されている。３ビット・バス１４は、デコーダ３
と遅延回路１５を接続し、この遅延回路１５は、３ビッ
トデータを１ワードブロック（図１）に対応する時間、
即ち、入力データ内の隣合う同期符号の間隔時間遅延さ
せる。遅延回路１５の出力信号はコンパレータ１６に出
力され、コンパレータ１６は、遅延回路１５をバイパス
する３ビット・バス１７を介して直接デコーダ３の出力
信号を入力する。
【００３４】バス４、５の並列の７ビットデータは、別
の遅延回路１８に供給され、この遅延回路１８は、遅延
回路１５と同様に、入力データを１ワードブロック時間
遅延させる。遅延されたデータは７：４のバレルシフタ
ー（barrel shifter）１９に出力され、バレルシフター
１９は、コンパレータ１６の出力信号を入力して４ビッ
トの出力信号を発生する。
の遅延回路１８に供給され、この遅延回路１８は、遅延
回路１５と同様に、入力データを１ワードブロック時間
遅延させる。遅延されたデータは７：４のバレルシフタ
ー（barrel shifter）１９に出力され、バレルシフター
１９は、コンパレータ１６の出力信号を入力して４ビッ
トの出力信号を発生する。
【００３５】動作について説明すると、同期符号がデコ
ーダ３により誤りなく検出された場合、制御信号がバス
１４に出力される。この制御信号は、前述した図２の同
期検出ビット及び出力信号６、７、８の同期位置ビット
から成る。遅延回路１５により遅延後、３ビットの制御
信号がコンパレータ１６に出力される。この時点におい
て、連続する同期符号がデコーダ３によって検出され、
他の制御信号がバス１７を介してコンパレータ１６に直
接出力される。２つの連続する同期符号がデコーダ３に
より正しく検出された場合、コンパレータ１６に出力さ
れる２つの制御信号は同一であることが必要、即ち、同
期位置ビットが夫々の場合ついて同一であることが必要
である。コンパレータ１６に対する入力信号が同一であ
れば、３ビットの制御信号がバレルシフター１９に出力
される。この制御信号は、遅延回路１８により所定時間
遅延されるバレルシフター１９に対し、７ビット入力信
号内の同期信号の開始位置を示すものである。また、バ
レルシフター１９は、制御信号により７ビットの入力信
号から選択される同期符号の最初の４ビットを出力す
る。次にバレルシフター１９は、各７ビットの入力信号
から対応する４つのビットを引き続き選択する。このよ
うに、各１６ビットのビデオデータワードの先頭部分
が、バレルシフター１９の４ビット出力信号の最初のビ
ットに対応する。バレルシフター１９の出力信号は、タ
イムベースコレクタ（図示せず）に出力され、そこで正
しく整列されたデータが一時的に記憶される。
ーダ３により誤りなく検出された場合、制御信号がバス
１４に出力される。この制御信号は、前述した図２の同
期検出ビット及び出力信号６、７、８の同期位置ビット
から成る。遅延回路１５により遅延後、３ビットの制御
信号がコンパレータ１６に出力される。この時点におい
て、連続する同期符号がデコーダ３によって検出され、
他の制御信号がバス１７を介してコンパレータ１６に直
接出力される。２つの連続する同期符号がデコーダ３に
より正しく検出された場合、コンパレータ１６に出力さ
れる２つの制御信号は同一であることが必要、即ち、同
期位置ビットが夫々の場合ついて同一であることが必要
である。コンパレータ１６に対する入力信号が同一であ
れば、３ビットの制御信号がバレルシフター１９に出力
される。この制御信号は、遅延回路１８により所定時間
遅延されるバレルシフター１９に対し、７ビット入力信
号内の同期信号の開始位置を示すものである。また、バ
レルシフター１９は、制御信号により７ビットの入力信
号から選択される同期符号の最初の４ビットを出力す
る。次にバレルシフター１９は、各７ビットの入力信号
から対応する４つのビットを引き続き選択する。このよ
うに、各１６ビットのビデオデータワードの先頭部分
が、バレルシフター１９の４ビット出力信号の最初のビ
ットに対応する。バレルシフター１９の出力信号は、タ
イムベースコレクタ（図示せず）に出力され、そこで正
しく整列されたデータが一時的に記憶される。
【００３６】ある時点で、デコーダ３が予定される同期
符号を検出できない場合、或いはコンパレータ１６に入
力される制御信号が一致しない場合、バレルシフター１
９は、最後に入力された制御信号に基づき、新たな制御
信号がコンパレータ１６により出力されるまで各７ビッ
ト入力信号から４つのビットを選択し続ける。
符号を検出できない場合、或いはコンパレータ１６に入
力される制御信号が一致しない場合、バレルシフター１
９は、最後に入力された制御信号に基づき、新たな制御
信号がコンパレータ１６により出力されるまで各７ビッ
ト入力信号から４つのビットを選択し続ける。
【００３７】なお、本発明は、添付図面を参照して詳細
に説明したが、これらの例にとらわれることなく、請求
範囲に明示した本発明の範囲及び精神を逸脱することな
く、種々の構成例が取り得ることは勿論である。
に説明したが、これらの例にとらわれることなく、請求
範囲に明示した本発明の範囲及び精神を逸脱することな
く、種々の構成例が取り得ることは勿論である。
【００３８】
【発明の効果】以上説明したように、本発明によれば、
同期データは、並列ワードで検出され、そのデータレー
トをＣＭＯＳ素子の容量範囲内に収めることができる。
また、長い同期符号データであっても、各符号が１ワー
ド毎の処理を基にしているので、簡単に検出できる。し
かも検出すべき同期符号の長さの増加は、完全な符号が
検出されるまでの比較数が多くなるだけで済む。更に、
デコーディング処理中にエラー検出を行うことができる
ので、大きなエラーレートが予測される場合、同期符号
内に１ビットのエラーが生じても許容される利点があ
る。
同期データは、並列ワードで検出され、そのデータレー
トをＣＭＯＳ素子の容量範囲内に収めることができる。
また、長い同期符号データであっても、各符号が１ワー
ド毎の処理を基にしているので、簡単に検出できる。し
かも検出すべき同期符号の長さの増加は、完全な符号が
検出されるまでの比較数が多くなるだけで済む。更に、
デコーディング処理中にエラー検出を行うことができる
ので、大きなエラーレートが予測される場合、同期符号
内に１ビットのエラーが生じても許容される利点があ
る。
【図面の簡単な説明】
【図１】磁気テープに記録されるデータのフォーマット
の例を示す略図である。
の例を示す略図である。
【図２】本発明の同期データ検出装置の一実施例を示す
ブロック図である。
ブロック図である。
【図３】実施例の動作を示す概略図である。
【図４】実施例に組み込まれる、再生デジタルビデオ信
号を並列ワードに変換する装置のブロック図である。
号を並列ワードに変換する装置のブロック図である。
１ 並列変換器 ２ 遅延回路（３ビット・レジスタ） ３ 論理回路（デコーダ）
Claims (16)
- 【請求項１】 各々が同期データを形成する所定の一連
のｍビットのグループを有する、一連のワードブロック
から成る直列ビットのデジタル入力信号から、上記同期
データを検出する装置であって、 ｐ＜ｍとした場合、デジタル入力信号を並列ビットのｐ
ビットワードに変換する並列変換器と、 各ｐビットワードの内少なくともｐ−１ビットを１ｐビ
ットワード期間遅延させる遅延回路と、 各々が上記ｐビットワード及び直前又は直後のワードの
隣合うｐ−１ビットから成る連続する２ｐ−１ビットの
グループを入力し、上記２ｐ−１ビットのグループのビ
ット列を、上記所定のｍビットのグループの先頭部分の
ビット列と比較することにより、上記同期データの先頭
部分を検出し、該同期データの上記先頭部分を検出する
と、対応する２ｐ−１ビット内の上記先頭部分の位置に
応じて、１つ以上の連続する２ｐ−１ビットのグループ
中のビットを上記所定のｍビットの連続するビットと比
較し、上記同期データの全てのｍビットを検出すると、
対応する２ｐ−１ビットの上記同期データの上記先頭部
分の位置に応じて、上記デジタル入力信号中のワードの
ビット配列を並列に制御する制御信号を出力する論理回
路とを有する同期データ検出装置。 - 【請求項２】 上記遅延回路は、各ｐビットワード中の
最上位のｐ−１ビットを、各ｐビットワードに対して１
ｐビットワード期間遅延させるように構成され、上記論
理回路は、各々が上記ｐビットワード及び直前のワード
より遅延されたｐ−１ビットから成る、連続する２ｐ−
１ビットのグループを入力するように構成された請求項
１記載の装置。 - 【請求項３】 上記論理回路は、少なくともｐビットの
長さを持つビット列を、上記所定のｍビットの先頭部分
のビット列と比較することにより、上記同期データの上
記先頭部分を検出するように構成された請求項１記載の
装置。 - 【請求項４】 上記論理回路は、２ｐ−１ビットのグル
ープ中の２ｐ−１ビットに対し最上位のｐビットを、上
記所定のｍビットの先頭部分のビット列と比較すること
により、上記同期データの上記先頭部分を検出するよう
に構成された請求項３記載の装置。 - 【請求項５】 上記論理回路は、対応する２ｐ−１ビッ
ト内の上記同期データ中の上記先頭部分の位置に応じ
て、各上記連続する２ｐ−１ビットのグループ中のｐビ
ット列を、所定のｍビットの連続するビットと比較する
ように構成された請求項１記載の装置。 - 【請求項６】 上記論理回路は、いずれかの極性をもつ
上記同期データの上記先頭部分を検出し、上記先頭部分
の極性に応じて所定のｍビットの連続するビットと比較
するように構成された請求項１記載の装置。 - 【請求項７】 上記論理回路は、上記連続する２ｐ−１
ビットのグループのただ１つに１ビットの不一致があっ
ても、同期データ中の連続するビットを検出するように
構成された請求項１記載の装置。 - 【請求項８】 ｐ＝４とした請求項１記載の装置。
- 【請求項９】 各々が同期データを形成する所定の一連
のｍビットのグループを有する、一連のワードブロック
から成る直列ビットのデジタル入力信号から上記同期デ
ータを検出する方法であって、 ｐ＜ｍとした場合、デジタル入力信号を並列ビットのｐ
ビットワードに変換するステップと、 各ｐビットワードの内少なくともｐ−１ビットを１ｐビ
ットワード期間遅延させるステップと、 各々が上記ｐビットワード及び直前又は直後の隣合うワ
ードのｐ−１ビットから成る連続する２ｐ−１ビットの
グループを処理するために、上記２ｐ−１ビットのグル
ープ中のビット列を上記所定のｍビットのグループの先
頭部分のビット列と比較することにより、上記同期デー
タの先頭部分を検出し、この先頭部分を検出すると、対
応する２ｐ−１ビット内の上記先頭部分の位置に応じ
て、１つ以上の連続する２ｐ−１ビットのグループのビ
ットを、上記所定のｍビットの連続するビットと比較す
るステップと、 同期データの全てのｍビットを検出すると、対応する２
ｐ−１ビット中の上記同期データの上記先頭部分の位置
に応じて、上記デジタル入力信号のワードのビット配列
を並列に制御する制御信号を出力するステップとを有す
る同期データの検出方法。 - 【請求項１０】 各ｐビットワードの最上位のｐ−１ビ
ットを、各ｐビットワード対して１ｐビットワード期間
遅延させるステップと、各々が上記ｐビットワードと直
前のワードが遅延されたｐ−１ビットから成る、連続す
る２ｐ−１ビットのグループを処理するステップとを有
する請求項９記載の方法。 - 【請求項１１】 少なくともｐビットの長さを持つビッ
ト列を、上記所定のｍビットの先頭部分のビット列と比
較することにより、上記同期データの上記先頭部分を検
出するステップを有する請求項９記載の方法。 - 【請求項１２】 ２ｐ−１ビットのグループの２ｐ−１
ビットに対し最上位のｐビットを、上記所定のｍビット
の上記先頭部分のビット列と比較することにより、上記
同期データの上記先頭部分を検出するステップを有する
請求項１１記載の方法。 - 【請求項１３】 対応する２ｐ−１ビットの同期データ
の上記先頭部分の位置に応じて、各上記連続する２ｐ−
１ビットのグループ中のｐビット列を、上記所定のｍビ
ットの連続するビットと比較するステップを有する請求
項９記載の方法。 - 【請求項１４】 いずれかの極性を持つ上記同期データ
の上記先頭部分を検出するステップと、上記先頭部分の
極性に応じて上記所定のｍビットの連続するビットと比
較するステップとを有する請求項９記載の方法。 - 【請求項１５】 上記連続する２ｐ−１ビットのグルー
プ中のただ１つに１ビットの不一致があっても、上記同
期データの連続するビットを検出するステップを有する
請求項９記載の方法。 - 【請求項１６】 ｐ＝４とした請求項９記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9211857A GB2267799B (en) | 1992-06-04 | 1992-06-04 | Detection of synchronisation data |
| GB9211857:9 | 1992-06-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06318936A true JPH06318936A (ja) | 1994-11-15 |
| JP3366055B2 JP3366055B2 (ja) | 2003-01-14 |
Family
ID=10716549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13490993A Expired - Fee Related JP3366055B2 (ja) | 1992-06-04 | 1993-06-04 | 同期データ検出装置及び方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5502748A (ja) |
| JP (1) | JP3366055B2 (ja) |
| GB (1) | GB2267799B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6452649B1 (en) | 1999-07-16 | 2002-09-17 | International Business Machines Corporation | Flat surface illumination device, liquid crystal display panel and liquid crystal display device |
Families Citing this family (19)
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