JPH0982034A - ビットスリップのキャンセル方法及びキャンセル回路 - Google Patents
ビットスリップのキャンセル方法及びキャンセル回路Info
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- JPH0982034A JPH0982034A JP23174695A JP23174695A JPH0982034A JP H0982034 A JPH0982034 A JP H0982034A JP 23174695 A JP23174695 A JP 23174695A JP 23174695 A JP23174695 A JP 23174695A JP H0982034 A JPH0982034 A JP H0982034A
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Abstract
(57)【要約】
【課題】 デジタル記録再生系におけるビットスリップ
の発生による問題点を解消するために、ビットスリップ
のキャンセル方法及びキャンセル回路を提供する。 【解決手段】 クロック再生回路２４により再生された
データ列に付加されている同期コードを検出する同期コ
ード検出部４１と、上記同期コード検出部４１による同
期コードの検出間隔に基づいてビットスリップを検出す
るビットスリップ検出部４４と、上記ビットスリップ検
出部４４により検出されたビットスリップ情報に応じて
シフト量が制御されるビットシフト部４５とを備え、再
生ＲＦ信号から再生されたデータ列に発生したビットス
リップをキャンセルしたデータ列を上記ビットシフト部
４５を介して出力する。
の発生による問題点を解消するために、ビットスリップ
のキャンセル方法及びキャンセル回路を提供する。 【解決手段】 クロック再生回路２４により再生された
データ列に付加されている同期コードを検出する同期コ
ード検出部４１と、上記同期コード検出部４１による同
期コードの検出間隔に基づいてビットスリップを検出す
るビットスリップ検出部４４と、上記ビットスリップ検
出部４４により検出されたビットスリップ情報に応じて
シフト量が制御されるビットシフト部４５とを備え、再
生ＲＦ信号から再生されたデータ列に発生したビットス
リップをキャンセルしたデータ列を上記ビットシフト部
４５を介して出力する。
Description
【０００１】
【発明の属する技術分野】デジタル記録再生系における
ビットスリップのキャンセル方法及びキャンセル回路に
関する。
ビットスリップのキャンセル方法及びキャンセル回路に
関する。
【０００２】
【従来の技術】従来より、デジタルＶＴＲなどのデジタ
ル記録再生系では、記録系において、デジタル化された
ビデオ信号などデジタルデータは、ビットリダクション
によりデータ圧縮され、エラー訂正のためのパリティコ
ードが付加されてから、チャンネルコーディングにより
磁電変換系の特性に適したデータ列に変換され、このデ
ータ列が同期コードを付加した記録データとして記録媒
体に記録される。例えば家庭用デジタルＶＴＲのフォー
マットでは、例えば７５０ビット毎に同期コードを付加
した記録データが記録される。そして、再生系では、記
録媒体から得られる再生ＲＦ信号から伝送クロックを再
生するとともにデータ列を再生し、再生したデータ列に
付加されている同期コード例えば家庭用デジタルＶＴＲ
のフォーマットでは上記７５０ビット毎に等間隔に付加
されている同期コードを上記伝送クロックに基づいて検
出することにより同期をとって、上記記録系におけるチ
ャンネルコーディングに対応するチャンネルデコーディ
ングを行い、パリティコードに基づくエラー訂正処理や
上記記録系におけるビットリダクションによるデータ圧
縮処理に対応するデータ伸張処理を施してからアナログ
化することにより、元の信号を再生するようにしてい
る。
ル記録再生系では、記録系において、デジタル化された
ビデオ信号などデジタルデータは、ビットリダクション
によりデータ圧縮され、エラー訂正のためのパリティコ
ードが付加されてから、チャンネルコーディングにより
磁電変換系の特性に適したデータ列に変換され、このデ
ータ列が同期コードを付加した記録データとして記録媒
体に記録される。例えば家庭用デジタルＶＴＲのフォー
マットでは、例えば７５０ビット毎に同期コードを付加
した記録データが記録される。そして、再生系では、記
録媒体から得られる再生ＲＦ信号から伝送クロックを再
生するとともにデータ列を再生し、再生したデータ列に
付加されている同期コード例えば家庭用デジタルＶＴＲ
のフォーマットでは上記７５０ビット毎に等間隔に付加
されている同期コードを上記伝送クロックに基づいて検
出することにより同期をとって、上記記録系におけるチ
ャンネルコーディングに対応するチャンネルデコーディ
ングを行い、パリティコードに基づくエラー訂正処理や
上記記録系におけるビットリダクションによるデータ圧
縮処理に対応するデータ伸張処理を施してからアナログ
化することにより、元の信号を再生するようにしてい
る。
【０００３】
【発明が解決しようとする課題】ところで、上述の如き
デジタル記録再生系では、ドロップアウトなどにより再
生ＲＦ信号にレベル変動があるので、再生ＲＦ信号から
伝送クロックを再生するのに高利得のフェーズロックド
ループ（ＰＬＬ）を用いると、例えば図４に家庭用デジ
タルＶＴＲにおいてビットスリップが発生した状態を示
してあるように、ビットスリップにより同期コードが検
出される間隔に一部ずれを生じてしまい、後段における
チャンネルデコーディングなどの処理を的確に行うこと
ができなくなるという問題点があった。
デジタル記録再生系では、ドロップアウトなどにより再
生ＲＦ信号にレベル変動があるので、再生ＲＦ信号から
伝送クロックを再生するのに高利得のフェーズロックド
ループ（ＰＬＬ）を用いると、例えば図４に家庭用デジ
タルＶＴＲにおいてビットスリップが発生した状態を示
してあるように、ビットスリップにより同期コードが検
出される間隔に一部ずれを生じてしまい、後段における
チャンネルデコーディングなどの処理を的確に行うこと
ができなくなるという問題点があった。
【０００４】そこで、本発明の目的は、上述の如きビッ
トスリップの発生による問題点を解消するために、デジ
タル記録再生系において発生するビットスリップのキャ
ンセル方法及びキャンセル回路を提供することにある。
トスリップの発生による問題点を解消するために、デジ
タル記録再生系において発生するビットスリップのキャ
ンセル方法及びキャンセル回路を提供することにある。
【０００５】
【課題を解決するための手段】本発明に係るビットスリ
ップキャンセル方法は、再生ＲＦ信号から伝送クロック
とデータ列を再生し、再生されたデータ列に付加されて
いる同期コードの検出間隔に基づいて、上記再生された
データ列に発生したビットスリップを検出し、検出した
ビットスリップ情報に応じて上記データ列に与えるシフ
ト量を制御することにより、上記ビットスリップをキャ
ンセルすることを特徴とする。
ップキャンセル方法は、再生ＲＦ信号から伝送クロック
とデータ列を再生し、再生されたデータ列に付加されて
いる同期コードの検出間隔に基づいて、上記再生された
データ列に発生したビットスリップを検出し、検出した
ビットスリップ情報に応じて上記データ列に与えるシフ
ト量を制御することにより、上記ビットスリップをキャ
ンセルすることを特徴とする。
【０００６】また、本発明に係るビットスリップキャン
セル回路は、再生ＲＦ信号から伝送クロックとデータ列
を再生する再生手段と、上記再生手段により再生された
データ列に付加されている同期コードを検出する同期コ
ード検出手段と、上記同期コード検出手段による同期コ
ードの検出間隔に基づいてビットスリップを検出するビ
ットスリップ検出手段と、上記ビットスリップ検出手段
により検出されたビットスリップ情報に応じてシフト量
が制御されるビットシフト手段とを備え、上記再生手段
により再生されたデータ列に発生したビットスリップを
キャンセルしたデータ列を上記ビットシフト手段を介し
て出力することを特徴とする。
セル回路は、再生ＲＦ信号から伝送クロックとデータ列
を再生する再生手段と、上記再生手段により再生された
データ列に付加されている同期コードを検出する同期コ
ード検出手段と、上記同期コード検出手段による同期コ
ードの検出間隔に基づいてビットスリップを検出するビ
ットスリップ検出手段と、上記ビットスリップ検出手段
により検出されたビットスリップ情報に応じてシフト量
が制御されるビットシフト手段とを備え、上記再生手段
により再生されたデータ列に発生したビットスリップを
キャンセルしたデータ列を上記ビットシフト手段を介し
て出力することを特徴とする。
【０００７】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて詳細に説明する。
て図面を用いて詳細に説明する。
【０００８】本発明に係るビットスリップキャンセル方
法及びビットスリップキャンセル装置は、例えば図１の
（ａ），（ｂ）に示すような構成の記録系及び再生系を
有するデジタルＶＴＲにおいて実施される。
法及びビットスリップキャンセル装置は、例えば図１の
（ａ），（ｂ）に示すような構成の記録系及び再生系を
有するデジタルＶＴＲにおいて実施される。
【０００９】このデジタルＶＴＲの記録系は、図１の
（ａ）に示すように、入力端子１１を介してビデオ信号
が供給されるＡ／Ｄ変換器１２を備え、このＡ／Ｄ変換
器１２によりデジタル化されたビデオ信号が、ビットリ
ダクション処理回路１３でデータ圧縮処理が施されてＥ
ＣＣエンコーダ１４に供給されるようになっている。上
記ＥＣＣエンコーダ１４は、上記データ圧縮処理が施さ
れたビデオ信号に誤り訂正処理用の誤り訂正符号を付加
する。このＥＣＣエンコーダ１４により誤り訂正符号が
付加されたビデオ信号は、チャンネルコーダ１５で磁電
変換系の特性に対応したデータ列に変換され、さらに、
加算器１６により同期コード発生器１７からの同期コー
ドが上記データ列に７５０ビット毎に付加される。そし
て、上記同期コードの付加されたデータ列が上記加算器
１６から記録増幅器１８介して記録用データとして記録
ヘッド１９に供給され、この記録ヘッド１９により磁気
テープ２０に記録される。
（ａ）に示すように、入力端子１１を介してビデオ信号
が供給されるＡ／Ｄ変換器１２を備え、このＡ／Ｄ変換
器１２によりデジタル化されたビデオ信号が、ビットリ
ダクション処理回路１３でデータ圧縮処理が施されてＥ
ＣＣエンコーダ１４に供給されるようになっている。上
記ＥＣＣエンコーダ１４は、上記データ圧縮処理が施さ
れたビデオ信号に誤り訂正処理用の誤り訂正符号を付加
する。このＥＣＣエンコーダ１４により誤り訂正符号が
付加されたビデオ信号は、チャンネルコーダ１５で磁電
変換系の特性に対応したデータ列に変換され、さらに、
加算器１６により同期コード発生器１７からの同期コー
ドが上記データ列に７５０ビット毎に付加される。そし
て、上記同期コードの付加されたデータ列が上記加算器
１６から記録増幅器１８介して記録用データとして記録
ヘッド１９に供給され、この記録ヘッド１９により磁気
テープ２０に記録される。
【００１０】また、このデジタルＶＴＲの再生系は、図
１の（ｂ）に示すように、磁気テープ２０から再生ヘッ
ド２１により再生された再生ＲＦ信号が再生増幅器２２
を介して供給されるイコライザ２３を備え、このイコラ
イザ２３により所定のイコライジング処理が施された再
生ＲＦ信号がクロック再生回路２４に供給されるように
なっている。上記クロック再生回路２４は、上記イコラ
イジング処理が施された再生ＲＦ信号からデータ列と伝
送クロックを再生する。そして、このクロック再生回路
２４により再生されたデータ列は、ビットスリップキャ
ンセル回路２５を介して同期コード検出回路２６とチャ
ンネルデコーダ２７に供給される。
１の（ｂ）に示すように、磁気テープ２０から再生ヘッ
ド２１により再生された再生ＲＦ信号が再生増幅器２２
を介して供給されるイコライザ２３を備え、このイコラ
イザ２３により所定のイコライジング処理が施された再
生ＲＦ信号がクロック再生回路２４に供給されるように
なっている。上記クロック再生回路２４は、上記イコラ
イジング処理が施された再生ＲＦ信号からデータ列と伝
送クロックを再生する。そして、このクロック再生回路
２４により再生されたデータ列は、ビットスリップキャ
ンセル回路２５を介して同期コード検出回路２６とチャ
ンネルデコーダ２７に供給される。
【００１１】上記同期コード検出回路２６は、上記クロ
ック再生回路２４から上記ビットスリップキャンセル回
路２５を介して供給されるデータ列に付加されている同
期コードを上記伝送クロックに基づいて検出する。ま
た、上記チャンネルデコーダ２７は、上記クロック再生
回路２４から上記ビットスリップキャンセル回路２５を
介して供給されるデータ列に対し、上記記録系における
チャンネルコーディングに対応するチャンネルデコーデ
ィングを行う。そして、チャンネルデコーディングされ
たデータ列は、ＥＣＣデコーダ２８による誤り訂正処理
やビットリダクションデコーダ２９によるデータ伸張処
理が施されてから、Ｄ／Ａ変換器３０に供給される。そ
して、上記Ｄ／Ａ変換器３０は、上記ビットリダクショ
ンデコーダ２９によりデータ伸張処理が施されたデータ
列をアナログ化することにより、元のビデオ信号を再生
して出力端子３１を介して出力する。
ック再生回路２４から上記ビットスリップキャンセル回
路２５を介して供給されるデータ列に付加されている同
期コードを上記伝送クロックに基づいて検出する。ま
た、上記チャンネルデコーダ２７は、上記クロック再生
回路２４から上記ビットスリップキャンセル回路２５を
介して供給されるデータ列に対し、上記記録系における
チャンネルコーディングに対応するチャンネルデコーデ
ィングを行う。そして、チャンネルデコーディングされ
たデータ列は、ＥＣＣデコーダ２８による誤り訂正処理
やビットリダクションデコーダ２９によるデータ伸張処
理が施されてから、Ｄ／Ａ変換器３０に供給される。そ
して、上記Ｄ／Ａ変換器３０は、上記ビットリダクショ
ンデコーダ２９によりデータ伸張処理が施されたデータ
列をアナログ化することにより、元のビデオ信号を再生
して出力端子３１を介して出力する。
【００１２】上記ビットスリップキャンセル回路２５
は、本発明に係るビットスリップキャンセル回路であっ
て、例えば図２のブロック図に示すように構成される。
は、本発明に係るビットスリップキャンセル回路であっ
て、例えば図２のブロック図に示すように構成される。
【００１３】この図２に示したビットスリップキャンセ
ル回路２５は、上記クロック再生回路２４で再生ＲＦ信
号から再生されたデータ列が供給される同期コード検出
部４１と、上記同期コード検出部４１による同期コード
の検出間隔に基づいてビットスリップを検出するビット
スリップ検出部４４と、上記ビットスリップ検出部４４
により検出されたビットスリップ情報に応じてシフト量
が制御されるビットシフト部４５からなる。
ル回路２５は、上記クロック再生回路２４で再生ＲＦ信
号から再生されたデータ列が供給される同期コード検出
部４１と、上記同期コード検出部４１による同期コード
の検出間隔に基づいてビットスリップを検出するビット
スリップ検出部４４と、上記ビットスリップ検出部４４
により検出されたビットスリップ情報に応じてシフト量
が制御されるビットシフト部４５からなる。
【００１４】上記同期コード検出部４１は、検出する同
期コードのビット数に等しい段数のシフトレジスタ４２
と、上記シフトレジスタ４２のパラレル出力パターンと
所定の同期コードパターンとの一致検出を行う同期コー
ドパターン検出回路４３とからなる。この同期コード検
出部４１は、上記シフトレジスタ４２のパラレル出力パ
ターンが所定の同期コードパターンと一致する毎に同期
コード検出パルスを上記同期コードパターン検出回路４
３から上記ビットスリップ検出部４４に供給する。
期コードのビット数に等しい段数のシフトレジスタ４２
と、上記シフトレジスタ４２のパラレル出力パターンと
所定の同期コードパターンとの一致検出を行う同期コー
ドパターン検出回路４３とからなる。この同期コード検
出部４１は、上記シフトレジスタ４２のパラレル出力パ
ターンが所定の同期コードパターンと一致する毎に同期
コード検出パルスを上記同期コードパターン検出回路４
３から上記ビットスリップ検出部４４に供給する。
【００１５】上記ビットスリップ検出部４４は、上記ク
ロック再生回路２４により再生された伝送クロックを用
いて上記同期コード検出パルスの間隔を測定することに
より、上記データ列に生じたビットスリップを検出し
て、そのビットスリップ量に応じたビットシフト制御信
号を生成し、このビットシフト制御信号により上記ビッ
トシフト部４５を制御する。
ロック再生回路２４により再生された伝送クロックを用
いて上記同期コード検出パルスの間隔を測定することに
より、上記データ列に生じたビットスリップを検出し
て、そのビットスリップ量に応じたビットシフト制御信
号を生成し、このビットシフト制御信号により上記ビッ
トシフト部４５を制御する。
【００１６】上記ビットシフト部４５は、上記同期コー
ド検出部４１の上記シフトレジスタ４２を介してデータ
列がシリアル入力されるｎ段のシフトレジスタ４６とこ
のシフトレジスタ４６によるビットシフト出力を選択す
るスイッチ４７からなり、上記スイッチ４７が上記ビッ
トスリップ検出部４４で生成された上記ビットシフト制
御信号により次のように制御されるようになっている。
ド検出部４１の上記シフトレジスタ４２を介してデータ
列がシリアル入力されるｎ段のシフトレジスタ４６とこ
のシフトレジスタ４６によるビットシフト出力を選択す
るスイッチ４７からなり、上記スイッチ４７が上記ビッ
トスリップ検出部４４で生成された上記ビットシフト制
御信号により次のように制御されるようになっている。
【００１７】すなわち、上記ビットシフト部４５は、上
記データ列に７５０ビット毎に付加されている同期コー
ドが７５０ビットクロック毎に検出されている通常状態
では、上記シフトレジスタ４６の中央タップＣを上記ス
イッチ４７が選択しており、ビットスリップのないデー
タ列を出力しており、ビットスリップの発生により７４
９ビットクロックのタイミングで同期コードが検出され
たときにはタップＤを選択することにより、１ビット分
の進みをキャンセルしたデータ列を出力し、また、ビッ
トスリップの発生により７５１ビットクロックのタイミ
ングで同期コードが検出されたときにはタップＢを選択
することにより、１ビット分の遅れをキャンセルしたデ
ータ列を出力する。この構成例では、Ｎ＝５のシフトレ
ジスタ４６を用いることにより、±２ビットの範囲でビ
ットスリップをキャンセルすることができるようになっ
ている。
記データ列に７５０ビット毎に付加されている同期コー
ドが７５０ビットクロック毎に検出されている通常状態
では、上記シフトレジスタ４６の中央タップＣを上記ス
イッチ４７が選択しており、ビットスリップのないデー
タ列を出力しており、ビットスリップの発生により７４
９ビットクロックのタイミングで同期コードが検出され
たときにはタップＤを選択することにより、１ビット分
の進みをキャンセルしたデータ列を出力し、また、ビッ
トスリップの発生により７５１ビットクロックのタイミ
ングで同期コードが検出されたときにはタップＢを選択
することにより、１ビット分の遅れをキャンセルしたデ
ータ列を出力する。この構成例では、Ｎ＝５のシフトレ
ジスタ４６を用いることにより、±２ビットの範囲でビ
ットスリップをキャンセルすることができるようになっ
ている。
【００１８】なお、上記ビットスリップ検出部４４で
は、ｍ回以上連続して同期コードが７５０ビットクロッ
ク毎に検出されたのを確認してから、ビットスリップの
検出処理を行うことにより、ビットスリップの誤検出を
防止するようにしている。
は、ｍ回以上連続して同期コードが７５０ビットクロッ
ク毎に検出されたのを確認してから、ビットスリップの
検出処理を行うことにより、ビットスリップの誤検出を
防止するようにしている。
【００１９】ここで、上記ビットスリップキャンセル回
路２５は、例えば図３に示すように、上記ビットシフト
部４５としてバレルシフタ５０を用い、上記同期コード
検出部４１のシフトレジスタ４２のパラレル出力を上記
同期コードパターン検出回路４３とともに上記バレルシ
フタ５０に供給するようにした構成とすることにより、
ワード同期とビットスリップキャンセルの機能を有する
もとすることができる。
路２５は、例えば図３に示すように、上記ビットシフト
部４５としてバレルシフタ５０を用い、上記同期コード
検出部４１のシフトレジスタ４２のパラレル出力を上記
同期コードパターン検出回路４３とともに上記バレルシ
フタ５０に供給するようにした構成とすることにより、
ワード同期とビットスリップキャンセルの機能を有する
もとすることができる。
【００２０】この図３に示したビットスリップキャンセ
ル回路２５において、上記バレルシフタ５２は、上記ビ
ットスリップ検出部４４で生成された上記ビットシフト
制御信号により次のように制御される。
ル回路２５において、上記バレルシフタ５２は、上記ビ
ットスリップ検出部４４で生成された上記ビットシフト
制御信号により次のように制御される。
【００２１】すなわち、上記バレルシフタ５０は、上記
データ列に７５０ビット毎に付加されている同期コード
が７５０ビットクロック毎に検出されている通常状態で
は、上記シフトレジスタ４２の例えば１２段目〜１９段
目から８ビットすなわち１ワード分のデータ列をラッチ
してワード同期を取って順次パラレル出力しており、ビ
ットスリップの発生により７４９ビットクロックのタイ
ミングで同期コードが検出されたときには、１３段目〜
２０段目から出力される１ワード分のデータ列をラッチ
することにより１ビット分の進みをキャンセルした状態
でワード同期を取ってパラレル出力し、また、ビットス
リップの発生により７５１ビットクロックのタイミング
で同期コードが検出されたときには、１１段目〜１８段
目から出力される１ワード分のデータ列をラッチするこ
とにより１ビット分の遅れをキャンセルした状態でワー
ド同期を取ってパラレル出力する。
データ列に７５０ビット毎に付加されている同期コード
が７５０ビットクロック毎に検出されている通常状態で
は、上記シフトレジスタ４２の例えば１２段目〜１９段
目から８ビットすなわち１ワード分のデータ列をラッチ
してワード同期を取って順次パラレル出力しており、ビ
ットスリップの発生により７４９ビットクロックのタイ
ミングで同期コードが検出されたときには、１３段目〜
２０段目から出力される１ワード分のデータ列をラッチ
することにより１ビット分の進みをキャンセルした状態
でワード同期を取ってパラレル出力し、また、ビットス
リップの発生により７５１ビットクロックのタイミング
で同期コードが検出されたときには、１１段目〜１８段
目から出力される１ワード分のデータ列をラッチするこ
とにより１ビット分の遅れをキャンセルした状態でワー
ド同期を取ってパラレル出力する。
【００２２】このように、上記ビットスリップキャンセ
ル回路２５は、バレルシフタ５０を用いることにより、
ワード同期とビットスリップキャンセルの機能を有する
もとすることができる。
ル回路２５は、バレルシフタ５０を用いることにより、
ワード同期とビットスリップキャンセルの機能を有する
もとすることができる。
【００２３】なお、上記ビットスリップキャンセル回路
２５におけるスイッチ４７及びバレルシフタ５０は、デ
ジタルＶＴＲの再生系におけるヘッド切換パルスの変化
点、すなわち、再生ヘッド２１からデータが読み出され
ていないタイミングで７５０ビットクロック間隔標準の
スイッチ位置にセットされ、１スキャンで１回のみスイ
ッチ位置の切換を許すこととしている。ただし、スイッ
チ切換の履歴を記憶する回路を設けることにより、１ス
キャン内で何回か切換を行うことも可能である。
２５におけるスイッチ４７及びバレルシフタ５０は、デ
ジタルＶＴＲの再生系におけるヘッド切換パルスの変化
点、すなわち、再生ヘッド２１からデータが読み出され
ていないタイミングで７５０ビットクロック間隔標準の
スイッチ位置にセットされ、１スキャンで１回のみスイ
ッチ位置の切換を許すこととしている。ただし、スイッ
チ切換の履歴を記憶する回路を設けることにより、１ス
キャン内で何回か切換を行うことも可能である。
【００２４】
【発明の効果】本発明に係るビットスリップキャンセル
方法では、再生ＲＦ信号から伝送クロックとデータ列を
再生し、再生されたデータ列に付加されている同期コー
ドの検出間隔に基づいて、上記再生されたデータ列に発
生したビットスリップを検出し、検出したビットスリッ
プ情報に応じて上記データ列に与えるシフト量を制御す
ることにより、上記ビットスリップをキャンセルするこ
とことができる。
方法では、再生ＲＦ信号から伝送クロックとデータ列を
再生し、再生されたデータ列に付加されている同期コー
ドの検出間隔に基づいて、上記再生されたデータ列に発
生したビットスリップを検出し、検出したビットスリッ
プ情報に応じて上記データ列に与えるシフト量を制御す
ることにより、上記ビットスリップをキャンセルするこ
とことができる。
【００２５】また、本発明に係るビットスリップキャン
セル回路では、再生ＲＦ信号から伝送クロックとデータ
列を再生する再生手段と、上記再生手段により再生され
たデータ列に付加されている同期コードを検出する同期
コード検出手段と、上記同期コード検出手段による同期
コードの検出間隔に基づいてビットスリップを検出する
ビットスリップ検出手段と、上記ビットスリップ検出手
段により検出されたビットスリップ情報に応じてシフト
量が制御されるビットシフト手段とを備えるので、上記
再生手段により再生されたデータ列に発生したビットス
リップをキャンセルしたデータ列を上記ビットシフト手
段を介して出力することができる。
セル回路では、再生ＲＦ信号から伝送クロックとデータ
列を再生する再生手段と、上記再生手段により再生され
たデータ列に付加されている同期コードを検出する同期
コード検出手段と、上記同期コード検出手段による同期
コードの検出間隔に基づいてビットスリップを検出する
ビットスリップ検出手段と、上記ビットスリップ検出手
段により検出されたビットスリップ情報に応じてシフト
量が制御されるビットシフト手段とを備えるので、上記
再生手段により再生されたデータ列に発生したビットス
リップをキャンセルしたデータ列を上記ビットシフト手
段を介して出力することができる。
【図１】本発明を適用したデジタルＶＴＲの記録系及び
再生系の構成を示すブロック図である。
再生系の構成を示すブロック図である。
【図２】上記デジタルＶＴＲの再生系に設けたビットス
リップキャンセル回路の構成例を示すブロック図であ
る。
リップキャンセル回路の構成例を示すブロック図であ
る。
【図３】上記ビットスリップキャンセル回路の他の構成
例を示すブロック図である。
例を示すブロック図である。
【図４】デジタルＶＴＲの再生系において、ビットスリ
ップが発生したときの同期検出のタイミングを模式的に
示す図である。
ップが発生したときの同期検出のタイミングを模式的に
示す図である。
２４ クロック再生回路 ２５ ビットスリップキャンセル回路 ４１ 同期コード検出部 ４２ シフトレジスタ ４３ 同期コードパターン検出回路 ４４ ビットスリップ検出部 ４５ ビットシフト部 ４６ シフトレジスタ ５０ バレルシフタ
Claims (2)
- 【請求項１】 再生ＲＦ信号から伝送クロックとデータ
列を再生し、 再生されたデータ列に付加されている同期コードの検出
間隔に基づいて、上記再生されたデータ列に発生したビ
ットスリップを検出し、 検出したビットスリップ情報に応じて上記データ列に与
えるシフト量を制御することにより、上記ビットスリッ
プをキャンセルすることを特徴とするビットスリップキ
ャンセル方法。 - 【請求項２】 再生ＲＦ信号から伝送クロックとデー
タ列を再生する再生手段と、 上記再生手段により再生されたデータ列に付加されてい
る同期コードを検出する同期コード検出手段と、 上記同期コード検出手段による同期コードの検出間隔に
基づいてビットスリップを検出するビットスリップ検出
手段と、 上記ビットスリップ検出手段により検出されたビットス
リップ情報に応じてシフト量が制御されるビットシフト
手段とを備え、 上記再生手段により再生されたデータ列に発生したビッ
トスリップをキャンセルしたデータ列を上記ビットシフ
ト手段を介して出力することを特徴とするビットスリッ
プキャンセル回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23174695A JPH0982034A (ja) | 1995-09-08 | 1995-09-08 | ビットスリップのキャンセル方法及びキャンセル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23174695A JPH0982034A (ja) | 1995-09-08 | 1995-09-08 | ビットスリップのキャンセル方法及びキャンセル回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0982034A true JPH0982034A (ja) | 1997-03-28 |
Family
ID=16928398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23174695A Abandoned JPH0982034A (ja) | 1995-09-08 | 1995-09-08 | ビットスリップのキャンセル方法及びキャンセル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0982034A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7440532B1 (en) | 2004-04-21 | 2008-10-21 | Altera Corporation | Bit slip circuitry for serial data signals |
-
1995
- 1995-09-08 JP JP23174695A patent/JPH0982034A/ja not_active Abandoned
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7440532B1 (en) | 2004-04-21 | 2008-10-21 | Altera Corporation | Bit slip circuitry for serial data signals |
| US8774305B1 (en) | 2004-04-21 | 2014-07-08 | Altera Corporation | Bit slip circuitry for serial data signals |
| US9054854B1 (en) | 2004-04-21 | 2015-06-09 | Altera Corporation | Bit slip circuitry for serial data signals |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041004 |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041012 |
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