JP2666367B2 - Ｍスクランブル回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタルVTRのチャンネルコーディング
等に用いられるＭスクランブル装置に関する。

〔発明の概要〕

本発明はＭスクランブル装置に関し、複数のＭ系列信
号を用意し、これらでスクランブルされた生成系列中の
最良の系列を選択して出力系列とすると共に、それに用
いたＭ系列信号を対応する情報を付加することにより、
極少の冗長性で良好なチャンネルコーディングが行われ
るようにするものである。

〔従来の技術〕

ディジタルVTRの一般的な構成は例えば第４図に示す
ようになっている。

図において、入力端子（41）には例えばNTSC方式のビ
デオ信号が供給され、この信号がAD変換回路（42）で変
換されて符号（データ）化される。このデータ信号が回
路（43）でビットリダクションされ、ECCエンコーダ（4
4）でエラー訂正のためのパリティコード等の付加が行
われる。このパリティコードの付加されたデータ信号が
チャンネルコーダ（45）に供給され、テープヘッド系の
特性に対応したデータ列に変換される。このデータ列が
付加回路（46）に供給されて発生回路（47）からの所定
の同期（SYNC）コードが付加される。そしてこの同期コ
ードの付加された記録データ信号が記録アンプ（48）を
通じて記録ヘッド（49）に供給されてテープ（50）に記
録される。

また再生時には、テープ（50）から再生ヘッド（51）
で再生された信号は再生アンプ（52）を通じてイコライ
ザ（53）に供給され、所定のスリミングの行われた後、
再生回路（54）に供給されてデータ及び伝送クロックの
再生が行われる。この再生されたデータ列が上述の記録
側のチャンネルコーダ（45）と逆の変換を行うチャンネ
ルコーダ（55）に供給され、このデコードされた信号が
ECCデコーダ（56）に供給されて上述のパリティコード
を用いたエラー訂正が行われる。このエラー訂正された
信号が回路（57）でビットリダクションされ、DA変換回
路（58）でアナログ化される。アナログ化され再生され
たビデオ信号が出力端子（59）に取出される。

このようにして例えばビデオ信号のディジタル記録再
生が行われる。

〔発明が解決しようとする課題〕

ところで上述の装置において、ディジタル記録では信
号の書替えの場合に一般にオーバーライトが採用され
る。その場合に記録信号に低域成分が存在していると、
低域成分は記録深度が深いために、次回のオーバーライ
ト時の消去特性が不充分となるおそれがある。

また記録媒体（テープ（50））上の隣接トラックから
のクロストークについても、記録信号中の低域成分はク
ロストークとなるおそれが大きい。

さらにヘッド系にロータリートランスが設けられてい
る場合には、トランスによって低域が制限されるため
に、記録信号中に低域成分があると再生波形に歪みを発
生するおそれがあった。

そこで従来から、図中に示すようにチャンネルコーダ
（45）及びチャンネルコーダ（55）を設けて、低域成分
を減少させることが行われている。

すなわち第５図はそのための具体回路構成を示し、こ
の回路な擬似ランダム信号としていわゆるＭ系列信号を
用いることからＭスクランブル回路と称せられるもので
ある。

この図においてはＡはチャンネルコーダ（45）に相当
するもので、ECCエンコーダ（44）からの信号が入力端
子（61）からMod.2の加算器（62）に供給されると共
に、所定の同期ブロックに関連したリセット信号が端子
（63）を通じてＭ系列発生器（64）に供給される。そし
てこの発生器（64）からのＭ系列信号が加算器（62）に
供給されてＭスクランブル（チャンネルコーディング）
が行われる。なお端子（63）からの信号が発生回路（4
7）に供給されて上述の同期コードが発生される。そし
てこの同期コードが付加回路（46）にて加算器（62）か
らのデータ列に付加されて、記録アンプ（48）へ信号を
供給するための出力端子（65）に取出される。

これに対して図のＢはチャンネルコーダ（55）に相当
するもので、再生回路（54）からの信号が入力端子（6
6）からMod.2の加算器（67）に供給されると共に、この
端子（66）からの信号が検出回路（68）に供給されて上
述の同期コードが検出される。この検出信号がＭ系列発
生期器（69）に供給される。そしてこの発生器（69）か
らのＭ系列信号が加算器（67）に供給されてＭスクラン
ブルのデコード（チャンネルコーディング）が行われ
る。さらにこのデコードされた信号がECCデコーダ（5
6）へ信号を供給するための出力端子（70）に取出され
る。

これによって記録信号中の低域成分はＭ系列信号によ
る擬似ランダム信号のMod.2の加算によって減少され、
低域成分の少ない記録データ信号が形成されると共に、
再生時には記録時と同一の擬似ランダム信号が再度Mod.
2の加算されることによって元の信号が復元されてい
る。

ところが上述の回路において、単純にＭ系列の信号の
Mod.2の加算を行っているのみでは、記録信号のパター
ンとＭ系列信号のパターンとが特定の関係となったとき
に、逆に低域成分が発生されてしまう可能性がある。こ
の可能性は純粋に確率的なものであって、これを零にす
ることは不可能であった。

従ってこのように低域成分が発生されると、上述した
ようにオーバーライト特性，クロストーク特性，波形特
性等が劣化されてしまうおそれがあった。

この出願はこのような点に鑑みなされたものである。

〔課題を解決するための手段〕

本発明は、互いに異なる複数のＭ系列信号を用意（発
生回路（４））し、入力信号（端子（１））を上記複数
のＭ系列信号でそれぞれスクランブル（加算器（2a）〜
（2d））し、このスクランブルされたそれぞれの生成系
列中のランレングス及びまたは直流成分の変化を計測
（回路（５））し、この計測された値が最良となる上記
生成系列を出力系列として選択（スイッチ（７））する
と共に、この選択された上記生成系列のスクランブルに
用いられた上記Ｍ系列信号に対応する情報を上記出力系
列に付加（回路（８））して記録データ信号とすること
を特徴とするＭスクランブル回路である。

〔作用〕

これによれば、複数のＭスクランブル信号の中から最
良のものを選択することによって良好なチャンネルコー
ディングが行われると共に、このコーディングに用いる
Ｍ系列信号に対応する情報を付加することにより冗長性
の増加は極めて少量とすることができる。

〔実施例〕

第１図において、（１）は所定の入力データ信号の供
給される入力端子であって、この端子（１）からの入力
データ信号がそれぞれMod.2の加算器（2a）〜（2d）に
供給される。また所定の同期ブロックに関連したリセッ
ト信号が端子（３）を通じてＭ系列発生器（４）に供給
される。ここでこの発生器（４）には例えば４個の出力
端子が設けられ、それぞれ位相の異なるＭ系列信号が取
出されるようになっている。この４種のＭ系列信号がそ
れぞれ加算器（2a）〜（2d）に供給される。

この加算器（2a）〜（2d）からの信号（生成系列）
が、それぞれの信号中のランレングス及び直流成分の変
化に相当するディジタルサムヴァリュー（DSV）を計測
する回路（５）に供給され、この回路（５）は同期ブロ
ックごとにリセットされて、次の同期時にそれまでの信
号中の最長のランレングスが一番短かいもの、及びまた
は、最大のDSVが一番小さいものが判別される。なお優
先順位はランレングスを先とする。

一方加算器（2a）〜（2d）からの信号はそれぞれ１同
期ブロック分の記録容量を有するバッファメモリ（6a）
〜（6d）に供給され、それぞれファーストイン・ファー
ストアウト形式で出力される。このメモリ（6a）〜（6
d）からの信号がスイッチ（７）の各固定接点に供給さ
れる。

そして上述の回路（５）における判別結果に基づいて
最良の系の信号がスイッチ（７）で選択されると共に、
この選択された信号が情報付加回路（８）に供給され
て、回路（５）からの選択された系に対応する情報コー
ドが付加される。

さらに付加回路（８）からの信号が同期付加回路
（９）に供給されると共に、端子（３）からの信号が発
生回路（10）に供給されて同期コードが発生され、この
同期コードが付加回路（９）に供給され、この付加回路
（９）からの信号が出力端子（11）に取出される。

従ってこの回路によれば、複数のＭスクランブル信号
の中から最良のものを選択することによって良好なチャ
ンネルコーディングが行われると共に、このコーディン
グに用いるＭ系列信号に対応する情報を付加することに
より冗長性の増加は極めて少量とすることができる。

なお上述の回路において、出力端子（11）に取出され
る記録データ信号のフォーマットは例えば第２図に示す
ようになっている。図において入力データの前にコーデ
ィングに用いるＭ系列信号に対応する情報コードが設け
られ、さらにその前に同期コードが設けられる。ここで
情報コードは上述したようにＭ系列の種類が４の場合に
は、例えばａ＝（0,0）,b＝（0,1）,c＝（1,0）,d＝
（1,1）として２ビットで足り、冗長性の増加は極めて
少量である。

そしてこの回路を上述のディジタルVTRに適用する場
合には、ECCデコーダ（44）の出力を入力端子（１）に
供給し、出力端子（11）からの信号を記録アンプ（48）
に供給することによって従来と同様に記録を行うことが
できる。

さらに第３図は再生時のデコーダの一例を示し、入力
端子（12）からの信号はMod.2の加算器（13）に供給さ
れると共に、端子（12）からの信号が検出回路（14）に
供給されて上述の同期コードが検出される。この検出信
号が上述の発生器（４）と同一のＭ系列発生器（15）に
供給される。そしてこの発生器（15）からの４種のＭ系
列信号がスイッチ（16）の各固定接点に供給されると共
に、端子（12）からの信号が識別回路（17）に供給さ
れ、上述の情報コードが識別されて、記録時と等しいＭ
系列信号が選択されるようにスイッチ（17）が制御され
る。

このスイッチ（17）で選択されたＭ系列信号が加算器
（13）に供給され、この加算器（13）からの信号が出力
端子（18）に取出される。

このようにしてデコードを行うことができる。なお上
述のディジタルVTRに適用する場合には、再生回路（5
4）の出力を入力端子（12）に供給し、出力端子（18）
からの信号をECCデコーダ（56）に供給する。

なお上述の回路において、Ｍ系列発生器（４）（15）
は単に位相の違いだけでなく、繰り返し周期の異なる別
の発生器を併用してもよい。

また上述の回路を用いることにより、再生時のクロッ
ク信号の再生も容易に行うことができるようになる。

〔発明の効果〕

この発明によれば、複数のＭスクランブル信号の中か
ら最良のものを選択することによって良好なチャンネル
コーディングが行われると共に、このコーディングに用
いるＭ系列信号に対応する情報を付加することにより冗
長性の増加は極めて少量とすることができるようになっ
た。

【図面の簡単な説明】

第１図は本発明の一例の構成図、第２図，第３図はその
説明のための図、第４図，第５図は従来技術の説明のた
めの図である。 （１）（３）は入力端子、（2a）〜（2d）は加算器、
（４）はＭ系列発生器、（５）は計測判別回路、（6a）
〜（6d）はバッファメモリ、（７）はスイッチ、（８）
（９）は付加回路、（10）は同期コードの発生回路、
（11）は出力端子である。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】互いに異なる複数のＭ系列信号を用意し、 入力信号を上記複数のＭ系列信号でそれぞれスクランブ
   ルし、 このスクランブルされたそれぞれの生成系列中のランレ
   ングス及びまたは直流成分の変化を計測し、 この計測された値が最良となる上記生成系列を出力系列
   として選択すると共に、 この選択された上記生成系列のスクランブルに用いられ
   た上記Ｍ系列信号に対応する情報を上記出力系列に付加
   して記録データ信号とすることを特徴とするＭスクラン
   ブル回路。