KR0127908B1

KR0127908B1 - 입력 데이타 신호 처리 장치

Info

Publication number: KR0127908B1
Application number: KR1019890006860A
Authority: KR
Inventors: 께이지 가노따; 미찌오 나까이
Original assignee: 오오가 노리오; 소니 가부시끼가이샤
Priority date: 1988-05-24
Filing date: 1989-05-23
Publication date: 1998-04-01
Also published as: AU3497289A; EP0343930A2; DE68914716T2; JPH0296982A; AU609298B2; EP0343930B1; EP0343930A3; DE68914716D1; US5122912A; JP2666367B2; KR890017689A

Abstract

내용없음.

Description

입력 데이타 신호 처리 장치

제 1 도는 종래의 디지탈 비디오 테이프 레코더의 장치를 도시한 블럭도.

제2a도는 제 1 도의 디지탈 비디오 테이프 레코더에서 사용된 공지의 채널 디코더의 예를 도시한 블럭도.

제2b도는 제 1 도의 디지탈 비디오 테이프에서 사용된 공지의 채널 디코더의 예를 도시한 블럭도.

제3a도 내지 제3d도는 입력 신호의 채널 코딩을 설명한 블럭도.

제4a도는 공지의 부분 응답 Ⅵ(1,-1) 엔코더를 도시한 블럭도.

제4b도는 공지의 부분 응답 클래스 Ⅵ(1,0,-1) 엔코더를 도시한 블럭도.

제 5 도는 종래 기술에 따른 디지탈 비디오 테이프 레코더의 주요 부분의 블럭도.

제 6 도는 본 발명의 실시예에 따른 M 시크램블 회로를 도시한 블럭도.

제 7 도는 본 발명을 설명하는데 필요한 기준과 데이타 포맷을 도시한 도식도.

제 8 도는 본 발명의 실시예에 따른 채널 디코더의 블럭도.

제 9 도는 본 발명의 다른 실시예에 따른 디지탈 비디오 테이프 레코더의 블럭도.

제10a와 제10b도는 제 9 도의 디지탈 비디오 테이프 레코더에 포함된 선택적 스크램블 회로를 도시한 블럭도.

제11도는 제 9 도에 도시된 디지탈 비디오 테이프 레코더에 포함된 선택적 스크램블 회로의 블럭도.

제12도는 하나의 동기화 블럭의 배열과 본 발명에 따라 사용된 디지탈 데이타 신호의 데이타 포맷을 도시한 다이어그램.

제13도는 본 발명에 따라 사용된 M 직렬 동일화 코드의 데이타 배열을 도시한 다이어그램.

제14a도 내지 제14f도는 본 발명에 따른 디지탈 비디오 테이프 레코더의 동작을 설명하기 위해 기준으로 한 타이밍챠트.

* 도면의 주요부분에 대한 부호의 설명

4 : EEC 엔코더8 : 기록 증폭기

10 : 자기테이프44 : 스크램블 회로

51 : 디스크램블 회로129 : 제어 회로

본 발명은 예를들어 디지탈 비디오 테이프 레코더내의 채널 코딩 회로에 대한 선택적 스크램블링의 응용에 관한 것이다.

본 발명이 적용될 수 있는 형태의 디지탈 비디오 테이프 레코더는 제 1 도를 참조하여 기술되게 되는데, 여기서는 예를들어 NTSC 시스템에 따른 비디오 신호가 입력 단자(1)에 공급된다. 입력 단자(1)에 인가된 NTSC 비디오 신호는 아나로그-디지탈(A/D) 변환 회로(2)에 공급되는데, 여기서 상기 신호는 디지탈 데이타 신호로 변환된다. 이 디지탈 데이타 신호는 비트 감소 회로(3)에 공급되며, 여기서 비트수가 감소되고, 다음에 에러 정정 코드(ECC) 엔코더(4)에 공급된다. 상기 ECC 엔코더(4)는 에러 정정을 위한 패리티 코드를 데이타 신호에 부가한다. 부가된 패리티 코드를 가진 데이타 신호는 채널 코더(5)에 공급되는데, 여기서, 이 신호는 그 특성이 디지탈 비디오 테이프 레코더의 테이프 헤드 시스템의 즉성에 적합한 데이타 시리즈로 변환된다. 상기 데이타 시리즈는 가산 회로(6)에 공급되는데, 여기서 기록 데이타 신호를 제공하기 위해 동기화 코드 발생 회로(7)로부터 소정의 동기화(SYNC) 코드에 부가된다. 동기화 코드를 포함하고 있는 기록 데이타 신호는 가산 회로(6)로부터 기록 증폭기(8)를 통해 기록 헤드(9)에 공급되어 자기 테이프(10)상에 기록되게 된다.

플레이백에 따라 재생 헤드(11)에 의해 자기 테이프(10)로부터 재생된 신호는 플레이백 증폭기(12)를 통해 이퀄라이저(13)에 공급되는데, 여기서 예정된 방식으로 파형-정형된다. 그래서 파형-정형된 신호는 데이타 시리즈를 재생하는 데이타 재생 회로(14)에 공급된다. 재생된 데이타 시리즈는 기록측에 제공된 채널 코더(5)의 작동과 정반대 방식으로 작동하는 채널 디코더(15)에 공급된다. 채널 디코더(5)로 부터의 디코드된 신호는 에러 정정 코드(ECC) 디코더(16)에 공급되며, 여기서 전술한 패리티 코드에 의해 에러 정정된다. 에러 정정된 신호는 비트 감소 회로(17)에 의해 비트수가 감소되며, 디지탈-아나로그(D/A) 변환 회로(18)에 의해 디지탈 형태에서 아나로그 그 형태로 변환된다. 마지막으로 재생된 아나로그 비디오 신호는 출력 단자(19)에 제공된다.

이미 기록된 테이프상에 기록하기 위해 제 1 도의 디지탈 비디오 테이프 레코더를 사용하는데 있어서, 비디오 신호는 일반적으로 소위 중복 기록(overwrite) 시스템에 의해 재기록된다. 이와같은 중복 기록에 있어서, 만일 이미 기록된 신호가 저주파 성분을 포함하고 있으면, 저주파 성분이 테이프나 또는 다른 자기기록매체의 비교적 깊은 층에 기록되기 때문에 그다음 중복기록에서 만족한 삭제 특성이 실현되지 않게될 위험이 있다. 또한, 인접한 트랙에 기록된 신호에서의 저주파 성분이 플레이백 할때 누화(crosstalk) 성분을 초래할 가능성이 있다.

더우기, 디지탈 비디오 테이프 레코더의 헤드에 신호를 전송하기 위해 로터리 변압기가 제공되면, 로터리 변압기에 의해 전송될 수 있는 저주파 대역이 제한되어 기록된 신호에서 저주파 성분이 재생된 신호의 파형에서 왜곡을 야기하게 된다.

그러므로, 종래 기술에 따른 디지탈 비디오 테이프 레코더는 저주파 성분을 감소시키기 위해 채널 코더(5)와 채널 디코더(15를 포함하고 있다. 제2A도 및 제2B도는 각각 제 1 도의 채널 코더(5)와 채널 디코더(15)에 사용될 수 있고 의사 랜덤(pseudo-random) 신호로써 M시리즈 신호를 이용하는 공지된 회로 장치를 도시하고 있다.

제2A도에 도시된 채널 코더(5)에서, ECC 엔코더(4)(제 1 도)로부터의 신호는 입력 단자(21)를 통해, 배타적 -OR 게이트에 의해 구성될 수도 있는 모듈로(modulo) 2-가산기(22)에 공급된다. 예정된 동기화 블럭과 관련되어 있고 단자(23)에 인가된 리셋트 신호는 M 시리즈 발생기(24)에 공급된다. 또한 M 시리즈 발생기(24)로부터의 M 시리즈 신호는 채널 코딩을 실행하기 위해 M 시리즈 신호를 스크램블하는 모듈로 2 가산기(22)에 공급된다. 상기 단자(23)에 인가된 리셋트 신호는 전술한 동기화 코드를 제공하는 동기화 코드 발생기(7)에 공급된다. 이 동기화 코드는 가산 회로(6)에 공급되며, 여기서 모듈로 2 가산기(22)로부터의 데이타 시리즈에 가산되며, 그 결과 가산된 출력은 출력 단자(25)로부터 제 1 도에 도시된 기록증폭기(8)에 인가된다.

제2B도에 도시된 채널 디코더(15)에서, 데이타 재생회로(14)(제 1 도)로부터의 데이타 신호가 입력 단자(26)를 통해 배타적 -OR 게이트로 구성된 모듈로 2 가산기(27)에 공급된다. 상기 단자(26)로부터의 신호는 또한 상기 동기화 코드를 검출하는 동기화 코드 검출 회로(28)에 공급된다. 검출된 신호는 상기 회로(28)로부터 M 시리즈 발생기(29)에 공급되는데, 이 발생기는 M 시리즈 신호를 모듈로 2 가산기(27)에 제공하며, 이 가산기는 채널 디코딩을 실행하는데, 즉 채널 코더(5)에서 M 시리즈 신호에 의해 스크램블된 신호를 디코드한다. 그 결과 디코드된 신호는 출력 단자(30)를 통해 ECC 디코더(16)(제 1 도)에 공급된다.

기록될 신호내의 저주파 성분을 제2A도의 모듈로 2 가산기(22)에서 의사 랜덤 신호에 M 시리즈 신호를 가산함으로써 감소되며, 그래서, 감소된 저주파 성분을 가진 기록 데이타 신호가 발생된다. 플레이백에 있어서 상기 M 시리즈 신호는 모듈로 2 가산기(27)에서 기록 모드에서와 동일한 의사 랜덤 신호에 가산되어 그 결과 디코드되는 원래 데이타 신호가 되게 된다.

기록 신호의 패턴과 M 시리즈 신호의 패턴 사이에 일정한 관계가 설정되어 있을때, 어떤 다른 데이타 신호 처리가 없는 경우, 만약 M 시리즈 신호가 채널 코딩 및 채널 디코딩을 실행하기 위해 모듈로 2 가산기에서 의사 랜덤 신호에 가산되면, 이와같은 관계가 저주파 성분이 발생할 가능성이 있다. 이 저주파 성분의 발생은 가능성의 관점에서 당연한 것이며, 이와같은 부득이함을 피하는 것도 불가능하다. 이와같은 저주파 성분의 발생은 전술한 바와 같이, 중복 기록 특성과 누화 특성 및 파형 특성등의 저하를 야기한다.

더우기 전술한 디지탈 비디오 테이프 레코더와 같은 디지탈 자기기록 및 재생장치에서, 만일 (1 또는 0의 2진 형태로 표현된) 디지탈 데이타 시리즈가 직접 기록되면, 다음 문제가 일어난다.

1. 기록된 신호의 최대 주파수는 기록된 신호가 판독될 수 없는 한도까지 증가된다.

2. 로터리 변압기를 이용하는 헤드 시스템에 의해 디지탈 신호가 기록되고 재생될때, 재생된 신호에서 왜곡이 발생되도록 직류 및 저주파 성분이 기록된 신호에서 자주 발생한다. 그 결과 재생된 정보가 기록된 정보로부터 상당히 벗어나는 것이 종종 측정된다.

3. 디지탈 데이타가 기록될때, 데이타 시리즈는 일반적으로 클럭 성분과 함께 소위 자체-클럭 시스템에 따라 기록된다. 만일 많은 디지털 1이나 0이 연속적으로 나타나면, 플레이백측에서 클럭 신호를 추출하는데 있어서의 에러 비율이 증가된다.

전술한 문제점을 해결하기 위해, 기록할때, 디지탈 입력 신호가 채널 코딩 회로에 의해 예정된 주파수 특성을 가진 기록 신호로 변환되고, 이 기록 신호가 기록 헤드에 의해 자기기록매체에 기록되도록 디지탈 자기기록 및 재생장치를 구성하는 것이 알려져 있다. 플레이백 할때, 플레이백 헤드에 의해 자기기록매체로부터 재생된 신호는 그 변환 특성이 채널 코딩 회로의 반대인 디코더에 공급되어 재생된다. 디지탈 기록에 있어서 상호 심볼 간섭의 이용을 효과적이게 하는 부분 응답(PR) 시스템에 각각 근거를 둔 3개의 채널 코딩 시스템이 알려져 있다. 이들 3개의 채널 코딩 시스템은 아래에서 설명되게 된다.

A. 비 제로 반전 복귀(NONRETURN TO ZERO-INVERTED) (NRZ-Ⅰ) 시스템

NRZ-Ⅰ 시스템에서, 제3A도에 도시된 입력 신호를 2진코드의 형태로 표현하는 NRZ신호(제3B도)가 제3C도에 도시된 NNRZ-Ⅰ 기록 신호로 변환된다. 상기 NNRZ-Ⅰ시스템은 전송 라인 바로전의 입력 신호를 기록 신호로 변환하기 위해 엔코더를 이용하며, 이 엔코더는 프리코더라 한다. 상기 NNRZ-Ⅰ 시스템 프리코더는 그것이 코딩, 즉 부분 응답 시스템에 근거를 둔 PR(1,-1) 전송 라인의 변환 정반대의 변환을 실행하기 때문에 PR(1,-1) 엔코더로 불린다. 제4A도는 모듈로 2 가산기(31)와 1비트 지연 회로(32)를 포함하고 있는 PR(1,-1) 엔코더의 예를 도시하고 있다.

상기 NRZ-Ⅰ 시스템은 신호가 반전될때 기록 신호에 직류 성분이 종종 나타나는 단점을 갖고 있다. 최근에는 NRZ-Ⅰ시스템의 단점을 제거하기 위해 상호 배치된 NRZ-Ⅰ(Ⅰ-NRZ-Ⅰ) 시스템이 사용되어왔다.

B. 상호배치된 NRZ-Ⅰ(Ⅰ-NRZ-Ⅰ) 시스템

Ⅰ-NRZ-Ⅰ 시스템에 따라, 제3B도에 도시된 NRZ신호는 분류 Ⅵ부분 응답에 근거한 PR(1,0,-1) 전송 라인에서와 반대의 변환을 수행하는 Ⅰ-NRZ-Ⅰ 시스템 프리코더를 이용하여 제3D도에 도시된 Ⅰ-NRZ-Ⅰ기록 신호로 변환된다. 이와 같은 Ⅰ-NRZ-Ⅰ시스템 프리코더는 PR(1,0,-1) 엔코더나 부분 응답분류 Ⅵ 엔코더로 불린다. 제4B도는 모듈로 2 가산기(31)와 2개의 1비트 자연 회로(32a,32b)를 포함하고 있는 PR(1,0,-1) 엔코더를 도시하고 있다.

Ⅰ-NRZ-Ⅰ 기록 신호를 기록 및 재생함으로써 생긴 식별 신호는 자기 기록 및 재생 시스템과 유사한 주파수 특성을 갖고 있는데, 이것은 더 적은 고주파 성분을 포함하고 있으며, 직류 성분은 포함하지 않는다. 또한 상기 식별 신호는 기록 신호의 증가된 파장에 의해 야기되는 누화 성분에 영향을 받지 않으며, 로터리 변압기에 의해서도 영향을 받지 않는다.

C. 스크램블된 Ⅰ-NRZ-Ⅰ(S-Ⅰ-NRZ-Ⅰ) 시스템

비록 Ⅰ-NRZ-Ⅰ시스템에 따라 재생된 식별 신호가 직류 성분을 포함하고 있지 않지만, 기록 신호(제3D도)는 직류 성분을 포함하고 있다. Ⅰ-NRZ-Ⅰ시스템에 따른 기록 신호의 직류 성분을 감소시키기 위해 S-Ⅰ-NRZ-Ⅰ 시스템이 제안되어왔다. S-Ⅰ-NRZ-Ⅰ 시스템에 따라, 직류 성분의 감소를 가능하게 하기 위해, (2진 랜덤수의 형태로 표현되는) M 시리즈 신호가 모듈로 2 가산기에서 입력 신호에 가산되거나, 입력 신호가 M 시리즈 신호에 의해 시크램블 된다.

제 5 도를 참조하면, S-Ⅰ-NRZ-Ⅰ 시스템 채널 코딩 회로를 이용하는 종래 기술의 디지탈 비디오 테이프 레코더에서, 비디오 신호는 입력 단자(43)에 인가되어, 이 입력 단자로부터 스크램블 회로(44)를 통해 PR(1,0,-1) 엔코더 또는 프리코더(45)에 공급된다. 상기 스크램블 회로(44) 및 PR(1,0,-1) 엔코더(45)는 채널 코딩 회로를 구성한다. 관련 로터리 변압기를 갖춘 기록 헤드(46A)와 자기테이프(46B) 및 관련 로터리 변압기를 갖춘 재생 헤드(46C)가 PR(1,-1) 전송 라인(47)을 구성한다. PR(1,1) 디코더(48)는 데이타[001100…]를 제공하기 위해 입력 데이타[00100…]을 동화하는데 적합하다. PR(1,-1) 전송 라인(47)과 PR(1,1) 디코더(48)는 함께 PR(1,0,-1) 전송 라인(49)을 구성한다. 동기화 펄스 검출 회로(50)는 PR(1,1) 디코더(48)와 동기화 펄스 검출 회로(50) 사이에 자동적으로 삽입된 판별기(48A)의 출력에서 동기화 펄스 SYP를 검출하기에 적합하게 되어 있다. 제 5 도의 디지탈 비디오 테이프 레코더는 또한 디스크램블 회로(51)와 출력 단자(52)를 갖고 있다.

기록 신호[00100…]가 PR(1,0,-1) 엔코더(45)로부터 기록헤드(46A)에 공급될때, 이와같은 기록 신호는 기록 헤드(46A)와 테이프(46B) 및 재생 헤드(46C)를 포함하고 있는 PR(1,-1) 전송 라인(47)에서 재생된 신호[001-100…]로 변환된다. 이 재생된 신호[001-100…]는 PR(1,1) 디코더(48)에 공급되어 식별 신호[0010-100…]로 변환된다. 상기 PR(1,1) 디코더(48)로부터의 출력은 판별기(48A)에 공급되는데, 여기서 [-1]이 [+1]로 변하도록 처리된다. 생성된 식별 신호는 PR(1,0,-1) 엔코더(45)가 기록 신호[00100…]를 발생할때 사용되는 스크램블 신호[0010100…]와 동일하다. 그러므로, PR(1,0,-1) 엔코더(45)에 의해 실행되는 변환의 반대인 변환이 PR(1,0,-1) 전송 라인(49)에서 실행된다는 것을 알 수 있다.

일정한 M 시리즈 의사 랜덤 신호 M₀가 스크램블 회로(44)에서 모듈로 2 가산기내의 입력 신호에 부가되면, PR(1,-1) 디코더(48)의 출력이[-1]이 [+1]로 변하도록 판별기(48A)에서 처리될때 생긴 식별 신호에 동일 의사 랜덤 신호 M_O가 디스크램블 회로(51)내의 모듈로 2 가산기에서 부가된다. 이와같은 모듈로 2 가산에서, 동일한 수의 가산은 결과적으로 의사 랜덤 신호 M_O가 입력 신호와 동일한 단자(52)에서의 데이타를 제공하기 위해 제거되도록[000…]이 된다.

그래서, S-Ⅰ-NRZ-Ⅰ 시스템의 채널 코딩 회로와 함께, 만약 입력 신호가 특별한 패턴을 가지고 있다면, PR(1,0,-1) 엔코더(45)로부터 유도된 기록 신호의 직류 성분 또는 저주파수 성분은 입력 신호에 의사 랜덤 신호로 가산시키는 모듈로(2)에 의해서 감소될 수 있다.

따라서, 본 발명의 목적은 종래 기술이 직면하고 있는 이전의 문제점을 피할 수 있는 개량된 스크램블 회로를 제공하는 것이다.

특히, 본 발명의 목적은 만족하게 채널 코딩을 수행할 수 있는 선택적 스크램블 회로를 제공하는 것이다.

본 발명의 다른 목적은 상술한 바와 같이 효과적으로 데이타 여유도의 증가를 억제할 수 있는 선택적 스크램블 회로를 제공하는 것이다.

본 발명의 또다른 목적은 상술한 바와 같이 입력 신호 패턴에서의 변경에 관계없이 기록 신호에서 직류 성분을 감소시킬 수 있는 선택적 스크램블 회로를 제공하는 것이다.

계속해서, 본 발명의 목적은 상술한 바와 같이 변환 에러가 합성 기록 신호와 혼합되는 것을 방지할 수 있는 선택적 스크램블 회로를 제공하는 것이다.

그리고, 본 발명의 다른 목적은 디지탈 비디오 테이프 레코더의 채널 코딩 회로에 응용하는데 적합한 선택적 스크램블 회로를 제공하는 것이다.

본 발명의 관점에 따라, 데이터 신호를 처리하기 위한 장치는 : 다수의 의사 램덤 신호를 발생시키기 위한 발생기 수단과; 각각의 스크램블된 다수의 출력을 제공함으로써 다수의 의사 랜덤 신호에 의한 입력 신호를 스크램블시키기 위한 스크램블 수단과 ; 스크램블 수단의 스크램블된 각각의 출력에 대해 DC 성분의 변경을 검출하기 위한 검출기 수단과 ; 검출기 수단, 예를들면, 제로에 가장 가까운 디지탈합의 값을 가진 스크램블된 출력의 제어하에서 스크램블된 출력중 하나의 출력을 선택하기 위한 선택기 수단과; 선택기 수단의 그러한 출력을 제공하기 위해 입력 신호를 스크램블 하는데 사용된 의사 랜덤 신호에 대응하는 동일화 신호 또는 어떤 정보를 선택기 수단의 출력에 가산시키기 위한 수단과; 동일화 신호 또는 정보와 함께 선택기 수단의 출력을 전송하기 위한 수단을 포함하고 있다.

상기의 목적, 특성 및 잇점은 첨부된 도면을 참고로 하여 본 발명의 양호한 실시예의 상세한 설명으로부터 명확하게 파악하게 될 것이며, 여기서 같은 관련 숫자는 여러 도면에서 같거나 또는 비슷한 성분을 나타내는데 사용된다.

제 6 도에 관하여 상세히 설명하면, 본 발명의 실시예에 따른 선택적 M 스크램블 회로에서 제 1 도의 디지탈 비디오 테이프 레코더가 이롭게 이용될 수 있으며, 입력 데이타 신호는 입력 단자(61)를 통하여 모듈로 2 가산기(62a,62b,62c,62d)로 공급되는 것을 알 수 있다. 각각의 모듈로 2 가산기(62a 내지 62d)는 도시된 바와 같이 배타적 -OR 게이트에 의해서 구성될 수 있다. 입력 신호의 선정된 동기화 블럭과 관련된 리셋트 신호는 단자(63)를 통하여 M 직렬 발생기(64)로 공급된다. M 직렬 발생기(64)는 다른 위상의 유도된 M 직렬의 4개 신호로부터 4개의 출력 단자와 함께 제공된다. 4가지 종류의 M 직렬 신호는 각각 가산기(62a 내지 62d)로 공급된다.

즉, 각각의 M 직렬 신호에 의해서 스크램블된 입력 데이타 신호인 가산기(62a 내지 62d)로부터의 출력 신호는 각각의 신호의 직류 성분의 변화에 대응하는 작동 길이와 디지탈 합 값(DSV)을 측정하는 회로(65)에 공급된다. 상기의 회로(65)는 각각의 동기화 블럭의 리셋트 신호에 응답하여 리셋트 되며, 다음의 동기화 블럭까지 하나의 동기화 블럭으로 부터의 간격에서 가장 작은 최대 디지탈 합의 값을 가진 가장 짧은 최대 작동 길이 및 출력 신호를 가지고 있는 가산기(62a 내지 62d)로부터 출력 신호를 식별한다. 상기의 작동 길이는 디지탈 합의 값 이전에 결정된다.

가산기(62a 내지 62d)로부터의 신호는 각각의 버퍼 메모리(66a 내지 66d)에 공급되며, 각각은 하나의 동기화 블럭을 기록 또는 저장시키는 능력을 가지고 있으며, 선입선출(FIFO) 방식으로 출력된다. 버퍼 메모리(66a 내지 66d)로부터의 출력 신호는 회로(65)로부터 스위치 제어 신호(Sc)에 의해서 제어된 스위치(67)의 각각의 고정된 접촉(67a 내지 67d)에 공급된다.

특히, 제어 신호(Sc)는 스위치(67)가 버퍼 메모리(66a 내지 66d)중 하나의 버퍼 메모리로부터의 출력 신호를 선택하도록 해주며, 가산기(62a 내지 62d)중 각각의 가산기로부터 출력 신호를 선택하도록 해주며, 상기의 것은 가장 짧은 최대 작동 길이 및 가장 작은 최대 디지탈 합의 값을 M 스크램블 신호와 함께 제공하는 회로(65)에 의해서 결정된다. 그래서, 선택된 M 스크램블 신호는 데이타 가산회로(68)에 공급되며, 선택된 M 스크램블 신호를 제공하기 위해 사용된 M 직렬 신호와 대응하거나 또는 식별하는 데이타 코드에 가산된다.

데이타 가산 회로(68)로부터의 신호는 동기화 코드 가산 회로 (69)에 공급되고, 단자(63)로부터의 리셋트 신호는 가산 회로(69)에 동기화 코드를 공급하는 동기화 코드 발생회로(70)에 인가되며, 후자로부터의 출력 신호는 출력 단자(71)에 공급된다.

상술된 선택적 M 스크램블 회로와 함께 양호한 채널 코딩은 복수의 M 스크램블 신호로부터 가장 양호한 스크램블 신호를 선택함으로써 성취된다. 또한, 로딩에서 사용된 M 직렬 신호에 대응하거나 또는 식별하는 가산 데이타에 의해서, 데이타 여유도를 현저하게 감소시키는 것이 가능하다.

출력 단자(71)에서 발전된 기록 데이타 신호의 데이타 포맷은 제 7 도에 도시되어 있으며, 이러한 순서로 스크램블된 입력 데이타와 코딩에서 사용된 M 직렬 신호에 대응하거나 또는 식별하는 데이타 코드, 동기화 코드(SYNC)가 하나의 동기화 블럭에 구성되어 있음을 알 수 있다. 데이타 코드는 도시된 경우에서 a(0,0), b=(0,1), c=(1,0), d=(1,1)과 같은 두개의 비트에 의해서 표현될 수 있으며, 여기에는 4가지 종류의 M 직렬 신호가 제공된다. 결과적으로 데이타 여유도의 증가는 매우 작아지게 된다.

제 6 도에 도시된 회로가 제 1 도와 관련하여 상술된 디지탈 비디오 테이프 레코더에 인가될때, ECC 엔코더(4)의 출력 신호는 입력 단자(61)에 공급되며, 출력 단자(71)로 부터의 신호는 기록 증폭기(8)에 공급되고, 그럼으로써 기록은 종래 기술과 유사하게 성취될 수 있다.

제 8 도를 고려해보면, 제 1 도의 디지탈 비디오 테이프 레코더의 재생 모드에서 사용하기 위한 본 발명의 실시예에 따른 디코더에서, 입력 단자(82)에 인가된 신호는 배타적-OR 게이트에 의해서 다시 구성된 모듈로 2 가산기(83)에 공급된다. 또한, 입력 단자(82)로부터의 신호는 상술된 동기화 코드를 검출하는 동기화 코드 검출 회로(84)에 공급된다. 검출된 신호는 제 6 도에 도시된 M 직렬 발생기(64)와 같이 회로(84)에서 M 직렬 발생기(85)로 공급된다. 서로 위치가 다른 4가지 종류의 M 직렬 신호는 스위치(86)의 각각의 고정된 접촉(86a, 86b, 86c와 86d)으로 발생기(85)에서 공급된다. 또한, 입력 단자(82)로부터의 신호는 코딩을 위해 사용된 M 직렬 신호와 대응하는 상술된 데이타 코드를 식별하는 데이타 코드 식별회로(87)에 공급된다. 이러한 식별 코드에 의해서, 스위치(86)는 기록 모드에서 사용된 바와 같은 M 직렬 신호를 발생기(85)로부터 선택하기 위해 제어된다.

스위치(86)로부터 선택적으로 유도된 M 직렬 신호는 모듈로 2 가산기(83)에 공급되고, 가산기(83)로부터의 신호는 출력단자(88)에 공급된다. 이러한 방법으로, 데이타 신호는 디코드될 수 있다. 제 8 도와 관련된 디코더가 제 1 도의 디지탈 비디오 테이프 레코더에 인가될 때, 제 1 도의 데이타 감소 회로(14)의 출력은 입력 단자(82)에 공급되며, 출력 단자(88)로부터의 신호는 제 1 도의 ECC 디코더(16)에 공급된다.

제 6 도 및 제 8 도의 회로에서, M 직렬 발생기(64,85)는 다른 위상과 함께 M 직렬 신호를 제공하도록 제한되지 않지만, 다른 반복 싸이클을 가진 M 직렬 신호를 제공하는 형태의 M 직렬 발생기가 될 수도 있다.

제 1 도의 디지탈 비디오 테이프 레코더에 포함된 제 6 도 및 제 8 도의 회로와 함께, 재생에 대해서 손쉽게 클럭 신호를 재생시키는 것이 가능하다.

상술된 바와 같이, 본 발명에 따라 양호한 채널 코딩은 복수의 M 스크램블 신호에서 가장 양호한 신호를 선택함으로써 성취될 수 있다. 또한, 데이타 여유도의 증가는 코딩에서 사용된 M 직렬 신호를 식별하는 입력 또는 정보 신호 데이타에 가산시킴으로써 현저하게 삭제된다.

본 발명의 다른 실시예에서, 분류 Ⅳ 부분 응답시스템은 응용될 수 있으며, 제 9 도 내지 제11도를 참고로 하여 설명될 것이며, 제 5 도에 관련하여 설명된 대응하는 부분은 같은 관련 숫자에 의해서 식별되고, 다시 상세하게 설명하지 않을 것이다. 이러한 실시예에서, 본 발명은 특히 디지탈 비디오 테이프 레코더의 채널 코딩 회로에 응용된다.

제 9 도에서는 입력 단자(43)가 디지탈 입력 신호 X(t)를 수신하고, 이러한 디지탈 입력 신호 X(t)는 예를들면 싸이클 여유도 검색(CRCC) 코드와 패리티 코드와 같은 에러 교정 코드를 가지도록 처리되며, 여기서 t는 시간이다.

본 발명에 따른 선택적 스크램블 회로(93)는 디지탈 입력 신호 X(t)를 수신하며, 채널 코딩에서 사용된 의사 램덤 신호 가산 회로와 복수의 PR(1,0,-1) 엔코더 또는 프리코더를 포함한다. 이러한 선택적 스크램블 회로(93)에 의해서, 디지탈 입력 신호 X(t)는 감소된 직류 성분과 감소된 고 주파수 성분을 가진 기록 신호 y(t)로 변환된다. 기록 신호 y(t)는 감소된 신호를 공급하는 관련 회전 변압기를 가진 재생 헤드(46C)와 자기 테이프(46B) 및 관련 회전 변압기를 가진 기록 헤드(46A)로 구성된 PR(1,-1) 전송선에 의해서 처리된다. 재생된 신호는 PR(1,1) 디코더(48)에 공급되고, PR(1,1) 디코더(48)로부터의 출력 신호는 판별기(48A)에 의해서 처리되어[-1]은 [+1]로 변환된다. 판별기(48A)로부터 유도된 식별 신호 Ud(t)는 식별 신호 Ud(t)로부터 동기화 펄스(SYP)를 분리시키는 동기화 펄스 검출 회로(50)에 공급된다. 선택적인 디스크램블 회로(94)는 동기화 펄스 검출 회로(50)에 접속되어, 동기화 펄스 SYP 및 식별 신호 Ud(t)를 수신한다. 선택적인 디스크램블 회로(94)는 선택적인 스크램블 회로(93)에 대응하도록 구성되어, 식별 신호 Ud(t)로부터 의사 랜덤 신호를 제거하고, 합성 출력 신호 Xd(t)를 출력 단자(52)에 공급한다.

선택적인 스크램블 회로(93)는 적당히 큰 규모로 이용할 수 있도록 제 10A 및 10B도로 형성되는 제 10도를 참조로 더욱 상세히 기술되며, 싸이클 H의 블럭 동기화 펄스 BLSY는 외부 회로로부터 입력 단자(115)에 공급된다. M 시리즈 발생 회로 (116A), (116B), (116C) 및 (116D)는 의사 랜덤 신호를 구성하도록 서로 다른 각 M 시리즈 신호 M₁, M₂, M₃ 및 M₄를 발생시킨다. 이런 M 시리즈 신호 M₁,M₄는 입력 데이타 신호 X(t)에 모듈로 2를 가산하는데에 적합한 모듈로 2 가산기(117A) 내지 (117D)에 공급하며, 상기 가산기는 제각기 예를 들어 배타적 -OR 게이트로 구성된다. 3개의 입력 멀티플렉서(118A) 내지 (118D)는 제각기 모듈로 2 가산기(117A) 내지 (117D)의 출력을 수신하여, 제각기 M₁내지 M₄시리즈 신호에 대응하는 식별 코드 발생 회로(119A) 내지 (119D)로 부터의 코드를 식별한다. 식별 코드 발생 회로(119A)내지 (119D)에 의해 발생된 식별 코드는 제작기 코드 1, 코드 2, 코드 3 및 코드 4로 언급된다. 더우기, 동기화 펄스 발생회로(120)는 각 멀티플렉서(118A) 내지 (118D)에 공급되는 동기화 펄스 SYP를 발생시킨다.

블럭 동기화 펄스 BLSY는 M 시리즈 발생 회로(116A) 내지 (116D)에 공급되어, 후자가 모든 싸이클 H에서 개시된다. 그때, 제각기 M 시리즈 발생 회로(116A) 내지 (116D)에 의해 발생된 M₁내지 M₄시리즈의 신호 r(t) 내지 r(t)는 모듈로 2가산기(117A) 내지 (117D)에 의해 모듈로 2로 입력 신호 X(t)에 가산된다. 모듈로 2가산기(117A) 내리 (117D)의 출력 신호, 식별 코드 발생 회로(119A) 내지 (119D)로 부터의 식별 코드와 동기화 펄스 발생 회로(120)에 의해 발생된 동기화 펄스 SYP는 제각기 멀티플렉서(118A) 내지 (118D)에 공급되고, 제각기 시간 분배식으로 신호 u1(t) 내지 u4(t)를 발생시키도록 조합된다.

각 시간 시리즈 또는 멀티플렉스된 신호 u1(t)는 싸이클 H의 주기 신호이고, 싸이클 H의 한 동기화 블럭의 신호 포맷은 제 12 도에 표시된다. 그러한 동기화 블럭은 동기화 펄스 SYNCO 및 SYNC1, 데이타 식별 코드(프로그램 번호 등)ID0 및 ID1와 M 시리즈 식별 코드 MSID1를 구비하는데, 이러한 것은 모두 1바이트이다. 식별코드 MSID1는 K 바이트의 오디오 또는 비디오 데이타 DATA, 에러 보정 코드, 예를 들어 m 바이트의 피리티 코드와 식별 코드 MSID1와 같은 데이타 포맷의 M 시리즈 식별 코드 MSID2에 따른다. 데이타 식별 코드 ID0 및 ID1로 형성된 블럭의 영역 S1과 데이타 및 에러 보정 코드로 형성된 영역 S2은 M 시리즈 신호에 의해 스크램블 된다.

코드 1, 2, 3 및 4로서 전술되었고 선택적으로 M 시리즈 식별 코드 MSID1 및 MSID2를 구성하는 M 시리즈 식별 코드는 제각기 제 13 도에 도시된 바와 같이 [00000000], [01010101], [10101010] 및 [11111111]로서 표시된다.

그러한 배열로, 두 비트 ([00], [01], [10] 또는 [11])의 데이타는 제각기 각 코드 1, 2, 3 및 4에 대해 4번 반복적으로 기록되어, 에러가 전송 시스템내에서 발생할시에, 이용된 M 시리즈의 식별 코드는 정으로 판독될 수 있다. 더우기, 여기서 기술되는 실시예에 있어서, M 시리즈 식별 코드 MSID2는 코드 MSID1와 같은 포맷이고, (k+m) 바이트에 의한 각 M 시리즈 식별 코드 MISID1로 부터의 간격으로 위치된다. 따라서, 버스트 에러 발생과 무관하게 식별 코드는 한 M 시리즈 식별 코드 MSID1 및 MSID2에 의해 정확하게 판독될 수 있다.

제 10 도에서, 멀티플렉서(118A) 내지 (118D)로 부터의 출력 신호 u1(t) 내지 u4(t)는 제각기 프리코더 역할을 하는 부분 응답(PR) 등급 Ⅳ(1,0,-1) 엔코더(121A) 내지 (121D)에 공급되며, 신호 u1(t) 내지 u4(t)는 제각기 신호 y1(t) 내지 y4(t)로 변환된다. PR(1,0,-1) 엔코더 (121A) 내지 (121D)는 모두 유사하게 구성되며, 예로서 PR(1,0,-1)엔코더(121A)는 아래에 상세히 기술된다.

PR(1,0,-1) 엔코더 (121A)는 모듈로 2를 가산하는 배타적 -OR 게이트(122), 두 입력 스위치 회로 (123) 및 두개의 1비트 지연 회로(124) 및 (125)로 구성된다. 신호 y1(t)는 배타적 -OR 게이트(122)의 출력으로부터 스위치 회로(123)의 제 1 입력 단자에 공급되며, 스위치 회로 (123)는 제어 회로(129)로 부터의 제어 신호 J1의 레벨에 응답하여, 선택적으로 1비트 지연 회로(124) 및 (125)를 통해 두 입력 신호중 하나를 연속적으로 배타적 -OR 게이트 (122)의 입력에 공급한다.

4개의 입력 스위치 회로(126)는 제각기 4개의 입력 단자에서 신호 y1(t) 내지 y4(t)를 수신한다. 스위치 회로(126)는 제어 회로(129)로 부터 제어 신호 J5의 코드에 응답하여, 한 신호 y1(5) 내지 y4(t)를 선택하고, 그렇게 선택된 신호 yso(t)를 각 PR(1,0,-1) 엔코더(121A) 내지 (121D)의 스위치 회로(123)의 다른 또는 제 2 입력 단자에 공급한다. 엔코더(121A) 내지 (121D)로 부터의 신호 y1(t) 내지 y4(t)는 제각기 한 수평주기(1H)의 지연 시간을 가진 각각의 지연 회로(127A) 내지 (127D)에 의해 신호 y1(t-H) 내지 y4(t-H)로 변환되어 제각기 스위치 회로(128)의 4입력단자에 공급된다. 스위치 회로(128)는 또한 제 7 회로(129)로 부터 인출된 제어 신호 J6의 코드에 응답하여, 기록 신호 y(t)로서 한 신호 y1(t-H) 내지 y4(t-H)를 선택한다. 기록 신호 y(t)는 기록 헤드(46A)에 의해 자기 테이프 (46B)상에 기록된다.

제어 회로(129)는 제 10 도에 도시되어, 제각기 엔코더(121A) 내지 (121D)의 스위치 회로(123)에 공급된 제어 신호 J1 내지 J4를 발생시키고, 또한 제어 회로(129)내에 포함된 후술된 부가 회로의 동작을 제어하는데에 이용된 시간 신호를 발생시키도록 단자(115)로 부터 블럭 동기화 펄스 BLSY에 응답하는 순차 제어 회로(130)를 포함한다. 제어 신호 J7는 또는 순차 제어 회로(130)에 의해 발생되어, 멀티플렉서(118A) 내지 (118D)를 동시에 스위치하는데에 사용된다.

제어 회로(129)는 디지탈 합산치(DSV) 측정 회로 (131A) 내지 (131D)를 포함한다. 예를 들어 시간 t₁에서 시간 t₂까지의 디지탈 데이타 시리즈 yi(t)의 디지탈 합산치(DSV)는 아래식으로 한정된다.

여기서, yi(t)=1은 ai(t)=1을 유발시키고, yi(t)=0은 ai(t)=0을 유발시키며, 디지탈 데이타 시리즈 y1i(t)는 유니트 시간이 T인 클럭 펄스 CK와 동기하여 비트씩 발생된다.(제 14A 도)

본 실시예에 있어서, 디지탈 합산치가 0으로 전환될시에, 디지탈 데이타 시리즈 yi(t)의 직류 성분은 0으로 된다. 신호 y1(t) 내지 y4(t)는 블럭 K에 대응하는 예정된 주기동안에 제각기 디지탈 합산치 DSV₁ 내지 DSV₄를 측정하는 DSV 측정 회로(131A) 내지 (131D)에 공급된다. (제 14C 도).

합성 디지탈 합산치 DSV₁내지 DSV₄는 제어회로(129)내의 결정 회로(132)에 공급된다. 결정 회로(132)는 제각기 측정 회로(131A) 내지 (131D)에 의해 발생된 디지탈 합산치 DSV₁ 내지 DSV₄가 0에 근접하여, 한 M 시리즈 신호 r1(t) 내지 r4(t)를 식별한 대응 시리즈 수 SO를 스위치 제어 회로(133)에 공급함을 결정한다. 신호 Y1(t) 내지 Y4(t)의 디지탈 합산치가 한 동기화 블럭 K에 대해 측정되고, 시간 t이 T_K(=0) 내지 T_K(=T_K+H)의 범위이고, 다음 시간 t이 T_K+1내지 T_K+2의 범위인 경우, 디지탈 합산치가 0에 근접한 블럭 K의 한 신호 Y1(t) 내지 Y4(t)는 기록 신호 Y(t)를 제공하도록 스위치 제어 회로 (133)의 제어하에 스위치 회로(128)에 의해 선택된다.

제 10 도에 설명된 본 발명의 실시예의 동작은 제 14A 내지 14F도를 참조로 기술된다.

각 멀티플렉시(118A) 내지 (118D)의 출력 신호 U_S(t)는 각 M 시리즈 식별 코드 및 동기화 펄스 SYP가 아래식으로 이동될 시에 표시된다. :

각 PR(1,0,-1) 엔코더(121A) 내지 (121D)의 출력 신호 ys(t) 아래와 같이 표시된다. :

데이타가 시간 t=0으로부터 유효하고, ys(-2)=ys(-1)=0이 PR(1,0,-1) 엔코더(121A) 내지 (121D)를 개시하도록 결정되며, 시간 t이 클럭 펄스 CK의 모든 싸이클 T(=유니트 시간 1)로 갱생되어, t=2m 또는 t=2m +1로서 표시될 경우, 식(2) 및 (3)은 유도된다 :

DSV 측정 회로(131A) 내지 (131D)는 시간 t=T_K+α에서t=T_K+1-1까지의 측정 주기 K동안에 디지탈 합산치를 측정한다. 그러한 경우에, 아래식(6)이 설정된다.

여기서, αmin은 디지탈 합산치를 비교하여, 최소값을 결정하는데에 요구된 시간에 의해 결정되고, αmax는 동기화 펄스 SYNCO 및 SYNC1의 비트 길이에 대응한다. 동기화 펄스 SYNCO 및 SYNC1으로 구성된 동기화 블럭부는 T_K≤tT_K+α의 주기의 디지탈 합산치가 측정되지 않도록 스크램블 되지 않는다. 측정되지 않는 디지탈 합산치는 너무 작아 본 발명의 효과를 감소시키지 않는다.

DSV 측정 회로(131A) 내지 (131D)는 시간 t=T_K+1에서 각 시리즈의 디지탈 합산치 DSV₁내지 DSV₄를 측정한다. 제어 회로(129)의 결정 회로(132)는 3클럭의 시간주기 동안에 디지탈 합산치 DSV₁ 내지 DSV₄를 비교하여, 0에 근접하는 디지탈 합산치에 대응하는 시리즈 신호 yi(t) 내지 y4(t)의 시리즈수 SO(1 내지 4)를 스위치 제어 회로(133)에 공급한다. 스위치 제어 회로(133)는 시리즈 수 SO에 응답하여, 제 14D 도에 도시된 바와 같이 스위치(126)의 동작을 제어하는 신호 J5를 제공하고, 제 14E 도에 도신된 바와 같이 스위치(128)의 동작을 제어하는 신호 J6를 제공한다. 스위치 회로(128)는 T_K+1＋αmin+3≤tT_K+2+αmin+3의 주기동안에만 선택된 시리즈 수 S0의 신호 ys(t-H)(S=S0)를 선택적으로 통과시킨다. 따라서, 아래식이 설정된다 :

y(t)-ys(t-H)

기록 신호 y(t)로서 기록 헤드(46A)에 공급된 신호는 ys(T_K+αmin+3) 내지 ys(T_K+1+αmin+2)이다. 이것은 스위치 회로(128)가, 측정 주기 K동안에, 1H 또는 한 동기화 블럭의 전송 시간만큼 지연된 타이밍에서 선행된 측정 주기 K-1 동안에 선택된 시리즈의 신호를 선택적으로 제공함을 의미한다.

스위치 회로(126)는 PR(1,0,-1) 엔코더(121A) 내지 (121D)가 출력 신호 y1(t) 내지 y4(t)를 피드백시키게 하도록 이용된다. 스위치(126)는 T_K+αmin+3≤tT_K+1+αmin+3의 주기동안에 기록 신호로서 선택된 출력 신호 yso(t)를 PR(1,0,-1) 엔코더(121A) 내지 (121D)가 개시되는 시간 주기 T_K+1＋αmin＋1≤t＜T_K+1＋αmin＋3 동안인 두 클럭주기 동안에 PR(1,0,-1) 엔코더(121A) 내지 (121D)의 스위치 회로(123)의 각 제로 입력 단자에 공급한다. PR(1,0,-1) 엔코더(121A) 내지 (121D)가 개시되는 시간주기에서, 각 스위치 회로(123)는 스위치 회로(126)로부터 스위치 회로(123)에 공급된 신호 yso(t)를 지연 회로(124)에 선택적으로 공급함으로써, 다수의 PR(1,0,-1) 엔코더(121A) 내지 (121D)의 스위치 회로(123) 및 (126)는 서로 관련하여 동작된다. 특히, 프리코더 개시 주기 T_K+1+αmin+1≤tT_K+1+αmin+3 내에서, 주기 T_K+αmin+3≤tT_K+1+αmin+3 동안에 기록 신호로서 선택된 출력 신호 yso(t)는 출력 yi(t) 내지 y4(5) 대신에 PR(1,0,-1) 엔코더(121A) 내지 (121D)의 출력 단자로 피드백 된다.

일반적으로, PR(1,0,-1) 엔코더(121A) 내지 (121D)의 지연 회로(124 및 125)는 2비트만큼 출력 신호를 지연시켜, 지연된 출력 신호를 입력 단자로 피드백 된다. 따라서, 스위치 회로(126)의 기술된 동작의 부재하에서, 선행 주기의 기록 신호 y1(t) 대신에 출력 신호 y2(t)는 예를 들어 기록 신호가 PR(1,0,-1) 엔코더(121A)의 출력 신호 y1(t)로부터 PR(1,0,-1) 엔코더(121B)의 출력 신호 yi(t)로 스위치될 시에 PR(1,0,-1) 엔코더(121B)의 입력 단자로 피드백 되며, 연속 기록 신호는 원래의 신호와 다르게 된다. 그러나, 스위치 회로(126)는 예정된 시간 주기동안에 PR(1,0,-1) 엔코더가 개시되게 함으로서, 기록 신호가 스위치될 시에 정확한 신호는 PR(1,0,-1) 엔코더(121A) 내지 (121D)의 입력 단자로 피드백 된다.

스위치 회로(126) 및 다수의 스위치 회로(123)에 의해, PR(1,0,-1) 엔코더(121A) 내지 (121D)의 출력 신호 ys(t)는 아래와 같이 표시된다 :

여기서, t=T_K+αmin+3 및 t=T_K+αmin+4, yso(t)는 tT_K+αmin+3의 시간 주기내에서 기록신호로서 선택된 신호를 나타낸다. 식 (8) 및 (9)에서 ys(-2)=ys(-1)=0일 경우, 식 (4) 및 (5)은 아래와 같이 유도된다 :

식(11)에서, rsx(2i+1)은 현재 시간 t이 T_K+αmin≤tT_K+1+αmin의 범위에 있을 경우, (2i+1)≤T_K+αmin의 주기동안에 선택된 시리즈의 의사 랜덤 신호 rso(t)(SO=1 내지 4)를 나타낸다.

T_K+αmin(2i+1)의 시간 주기에서, rs×(2i+1)는 PR(1,0,-1) 엔코더(121A) 내지 (121D)에 대응하는 의사 랜덤 r₁(t) 내지 r₄(t)를 나타내며, 이런 사실은 아래식으로 표시된다.

PR(1,0,-1) 엔코더(121A) 내지 (121D)는 모든 동기화 펄스로 선택된 의사 랜덤 신호를 포함한 출력 신호를 발생시킨다.

시간 t에서 스위치 회로(128)로부터 선택적으로 발생된 신호 y(t)는 선택된 패턴에 의해 스크램블된후에 1H(1수평주기)만큼 지연된 신호이다. 신호 y(t)는 아래식으로 표시된다 :

제 9 도의 디지탈 비디오 테이프 레코더, 특히 그내에 포함된 디스크램블 회로(94)의 재생측의 배치는 제11도를 참조로 기술되며, 제 9 도를 참조로 기술된 바와 대응하는 부분이 같은 참조 번호로 식별되어, 더이상 기술되지 않는다.

제11도에서, PR(1,-1) 디코더(48)는 1비트 지연 회로(134) 및 모듈로 2 가산기를 형성한 배타적-OR 게이트(135)로 구성된다. 기록 헤드(46A), 자기테이프(46B) 및 재생 헤드(46C)와 결합된 PR(1,-1) 디코더(480는 두 1비트 지연 회로(136, 137) 및 배타적-OR 게이트(138), 즉 모듈로 2가산기로 구성되는 설명된 회로와 등가인 PR(1,0,-1) 전송라인(49)을 구성한다. PR(1,0,-1) 전송 라인(49)은 제10도에 도시된 실시예의 PR(1,0,-1) 엔코더(121A) 내지 (121D)에 의해 수행되어, 식별 신호 ud(t)를 발생시키는 채널 코딩의 컨버젼과 대향한 컨버젼을 유발시킨다. 식별 신호 ud(t)는 제10도에 도시된 신호 u1(t) 내지 u4(t)에 대응한다.

동기화 신호 기록부 SYNCO, SYNC1와 식별 신호 ud(t)내의 M 시리즈 식별 코드 기록부 MSID1, MSID₂는 제12도에 도시된 바와 같이 의사 랜덤 신호의 이용으로 스크램블 되지 않는다. 그래서 식별 신호 ud(t)는 동기화 펄스 검출 회로(50)에 공급되며, 예정된 패턴의 동기화 펄스 SYP는 식별 신호 ud(t)로 부터 쉽게 분리된다. 선택적인 디스크램블 회로(94)는 동기화 펄스 SYP와, 동기화 펄스 검출 회로(50)로부터 인출된 식별 신호 ud(t)를 수신한다.

선택적인 디스크램블 회로(94)에서 식별 신호 ud(t)는 1H지연 회로(139)와 제 1 및 제 2 레지스터(140 및 141)에 공급된다. 제12도에 도시된 M 시리즈 식별 코드 MSID1는 제 1 레지스터(140)에 공급되는 반면에 M 시리즈 식별 코드 MSID2는 제 2 레지스터(141)에 공급된다. 제 1 및 2 레지스터(140 및 141)에 공급된 상기 M 시리즈 식별 코드 MSID1 및 MSID2는 그로부터 에러 보정 회로(142)에 공급된다. 에러 보정 회로(142)는 주 논리식의 식별 코드 MSID1 및 MSID2의 모든 바이트를 판단하여, 판단된 결과의 적어도 한 바이트를 보정 식별 코드([00] 내지 [11])로서 제 3 레지스터(143)에 공급한다.

제어 회로(144)는 검출 회로(50)로부터 동기화 펄스 SYP에 의해 개시되어, 예정된 시간 관계로 제 1,2 및 3 레지스터(140), (141) 및 (143)를 구동시킨다.

M 시리즈 발생 회로(145A) 내지 (145D)는 제10도의 M 시리즈 발생 회로(116A) 내지 (116D)와 같은 식으로 배치된다. M 시리즈 발생 회로(145A) 내지 (145D)는 동기화 펄스 SYP에 의해 개시되어, 제각기 4개의 입력 스위치 회로(146)의 입력 단자에 공급되는 M1 내지 M4 시리즈의 의사 랜덤 신호를 발생시킨다. 스위치 회로(146)는 제 3 레지스터(143)로부터 식별 코드에 응답하여, M1 내지 M4 시리즈의 한 의사 랜덤 신호를 선택적으로 발생시킨다. 상기 선택된 의사 랜덤 신호 rsod(t-H)는 (예를들어, 배타적 -OR 게이트로 형성된) 모듈로 2가산 회로(147)의 한 입력 단자에 공급된다. 1H 지연 회로(139)로부터의 출력 신호 Ud(t-H)는 가산 회로(147)의 다른 입력 단자에 공급되고, 가산 회로(147)로부터의 출력 신호 xd(t)는 출력 단자(52)에 공급된다.

제11도에 도시된 실시예는 아래와 같이 동작한다 :

제 3 레지스터(143)는 T_K+1≤tT_K+2의 시간 주기 동안에 식별 신호 ud(t)의 시간 주기 T_K≤tT_K+1에 대응하는 블럭 K의 M 시리즈 식별 코드를 저장하여, 저장된 M 시리즈 식별 코드를 스위치 회로(146)에 공급한다. 스위치 회로(146)는 T_K+1≤tT_K+2의 시간주기 동안에 M 시리즈 식별 코드에 대응하는 신호 rsod(t-H)를 가산 회로(147)에 공급한다. 신호 ud(t), rsod(t-H) 및 xd(t)에 있어서, 길이[d]는 각 경우에 변수가 에러를 포함할 가능성을 나타낸다.

PR(1,0,-1) 전송 라인(49)의 에러의 발생에 의한 영향을 조사하기 위하여, 기록 헤드(46A)에 인가된 입력 신호 yd(t), 즉 PR(1,0,-1) 전송 라인(49)에 대한 입력이 에러 신호 e(t)가 제10도에 도시된 기록 신호 y(t)에 가산될 시에 성취된 입력에 대응한다. 환언하면,

식(10)에서, t=2 일 경우, PR(1,0,-1) 전송 라인(49)으로 부터의 출력 신호인 식별 신호 ud(t)는 아래식으로 표시된다 :

산술 시험에서, 모듈로 2 가산이 감산과 균등한 특성은 식(17)을 유도하는데에 이용된다. 유사하게, 식(11)에서, t=2m+1 일 경우, 식별 신호 ud(t)는 아래식으로 표시된다.

식 (17) 및 (18)을 조합하면,

더우기, 가산 회로(174)의 출력 신호 xd(t)는 아래식으로 계산된다.

rsod(t-H)=rso(t-H)은 보정 M 시리즈 신호가 스위치 회로(146)에 의해 선택될 시에 설정되므로, 식(20)이 판독하도록 수정될 수 있다.

xd(t)=x(t-H)+e(t-H)+e(t-H-2)…(21)

따라서, 가산 회로(147)로부터의 출력 신호 xd(t)는 PR(1,0,-1) 전송 라인으로부터의 출력 신호와 같게 된다. 동일수에 대한 수의 가산이 모듈로 2의 가산의 0을 유발하는 사실은 식(20)으로부터 식(21)을 유하는데에 이용된다.

e(t-H)=e(t-H-2)=0가 식(21)에서 설정될 경우, 이것은 아래와 같다.

xd(t)=x(t-H)…(22)

따라서 제10도에 도시된 회로에 대한 입력, 즉 1H만큼 지연된 신호 x(t)가 제11도에 도시된 회로로부터의 출력인 신호 xd(t)와 같은 것을 알 수 있다. 선택적인 디스크램블 회로(94)가 전술된 바와 같이 이용될 시에, 스크램블된 M 시리즈 신호와 같은 시리즈의 의사 랜덤 신호는 모듈 2로 식별 신호 ud(t)에 가산됨으로써, 스크램블된 M 시리즈 신호가 식별 신호 ud(t)로부터 이동되어, 입력 신호 x(t)를 정확히 디코드할 수 있다.

제10도에 도시된 상기 실시예에 있어서, 선택적인 스크램블 회로(93)의 제어 회로(129)가 PR(1,0,-1) 엔코더(121A) 내지(121D)의 각 출력 신호 y1(t) 내지 y4(t)의 디지탈 합산치를 측정할지라도, 제어 회로(19)는 디지탈 합산치 대신에 최대 런 길이 RUN₁내지 RUN₄, 즉 예정된 시간 주기내에서 각 출력 신호 Y₁(t) 내지 Y₄(t)의 고 레벨 [1] 비트 또는 저 레벨 [0] 비트의 최대 인접수를 측정하여, 상기 최대 런 길이 RUN₁내지 RUN₄중의 가장 짧은 길이를 가진 출력 신호 ys(t)를 기록 신호로서 발생시킨다.

PR(1,0,-1) 엔코더(121A) 내지 (121D)가 전술된 실시예의 프리코더로서 이용될 시에, 본 발명은 예를들어 프리코더로서 PR(1,-1) 엔코더를 이용한 채널 코딩 회로에 인가된다.

더우기, M 시리즈 식별 코드 및 동기화 펄스의 가산은 모듈로 2 가산기(117A) 내지 (117D)와 PR(1,0,-1) 엔코더(121A) 내지 (121D) 사이의 멀티플렉서(119A) 내지 (119D)에서 보다 스위치 회로(128)와 기록 헤드(46A) 사이에서 실현된다. 그런 경우에, M 시리즈 식별 코드 및 동기화 펄스가 채널 코딩 처리에 의해 처리되지 않을지라도, 패턴이 고주파 및 직류 성분을 감소시킬 경우에 문제가 발생되지 않는다.

본 발명에 따르면, 프리코더가 기록 신호의 최대 주파수와 직류 성분을 감소시키고, 입력 신호를 스크램블하는 의사 랜덤 신호가 프리코더로부터 출력된 기록 신호의 최상 직류 성분을 제공하고, 입력 신호의 패턴 변화와 무관하게 최상 런 길이를 제공하도록 선택되므로 기록 신호의 직류 성분을 억압하여 최소화 시킬 수 있다.

더우기, 본 발명에 따르면, 기록 신호를 구성한 신호가 제 1 PR(1,0,-1) 엔코더의 출력으로부터 제 2 PR(1,0,-1) 엔코더의 출력으로 스위치될 시에, 제 1 PR(1,0,-1) 엔코더의 출력 신호, 즉 본 기록 신호는 스위치 회로(126)에 의해 제 2 PR(1,0,-1) 엔코더의 입력 단자로 피드백 됨으로써, 기록 신호는 각 PR(1,0,-1) 엔코더의 입력 단자로 피드백 될 수 있다. 따라서, 발생된 기록 신호로의 컨버젼 에러가 혼합되지 않게 된다.

첨부된 도면을 참조로 하여 본 발명의 양호한 실시예가 기술되었지만, 첨부된 청구범위에서 한정된 바와 같이 본 발명의 정신 및 범주로부터 벗어나지 않고 본 분야의 숙련자에게는 많은 수정 및 변형이 가능하다.

Claims

입력 데이타 신호를 처리하는 장치에 있어서 다수의 의사 랜덤(pseuodo-random) 신호를 발생하는 발생기 수단과 다수의 각 출력을 제공함으로써 다수의 의사 랜덤 신호에 의한 입력 신호를 스크램블하는 스크램블 수단과 상기 스크램블 수단의 각각의 출력에 대해 DC 성분의 변경을 검출하는 검출기 수단과 상기 검출기 수단의 제어하에서 상기 스크램블 수단의 출력중 하나를 선택하는 선택기 수단과 상기 하나의 선택된 스크램블 수단의 출력을 스크램블 하는데 사용된 의사 랜덤 신호를 식별하는 동일화 신호를 상기 선택기 수단에 의해 선택된 상기 하나의 출력에 가산시키기 위한 수단과 상기 식별 신호와 함께 상기 선택기 수단에 의해 선택된 상기 하나의 출력으로 구성된 신호를 전송하는 수단을 구비하는 것을 특징으로 하는 입력 데이타 신호 처리 장치.
제 1 항에 있어서, 상기 전송 수단은 자기테이프상의 상기 정보 신호와 함께 상기 선택기 수단에 의해 선택된 상기 하나의 출력을 기록하는 수단을 포함하는 것을 특징으로 하는 입력 데이타 신호 처리 장치.
제 2 항에 있어서, 상기 검출기 수단은 상기 스크램블 수단의 출력의 런 길이를 검출하는 수단을 포함하는 것을 특징으로 하는 입력 데이타 신호 처리 장치.
제 2 항에 있어서, 상기 검출기 수단은 상기 스크램블 수단의 출력의 디지탈 합산치를 검출하는 수단을 포함하고, 상기 선택기 수단은 0에 근접한 디지탈 합산치를 가진 상기 스크램블 수단의 하나의 출력을 선택하는 것을 특징으로 하는 입력 데이타 신호 처리 장치.
제 1 항에 있어서, 상기 전송 수단에 의해 전송된 신호를 수신하는 수신기 수단과, 송수신 신호내에서 상기 식별 신호를 검출하는 검출기 수단 및 검출된 식별 신호에 대응하는 의사 랜덤 신호에 따라 수신된 신호를 디스크램블 하는 디스크램블 수단을 구비하는 것을 특징으로 하는 입력 데이타 신호 처리 장치.
제 1 항에 있어서, 예정된 주파수 특정을 갖도록 상기 스크램블 수단의 각 출력을 엔코딩 하는 프리코더 수단을 구비하는 것을 특징으로 하는 입력 데이타 신호 처리 장치.
제 6 항에 있어서, 상기 프리코더 수단은 부분 응답 엔코더 수단인 것을 특징으로 하는 입력 데이타 신호 처리 장치.
제 5 항에 있어서 상기 프리코더 수단은 부분 응답 방법에 따른 상기 스크램블 수단의 각 출력을 엔코딩 하기 하기 위해 지연을 가진 피드백 회로 수단 및 상기 하나의 부분 응답 엔코더에 대한 피드백으로서 상기 다른 부분 응답 엔코더의 출력 신호를 제공하는 스위칭 수단을 구비한 각각의 다수의 부분 응답 엔코더를 포함하는 것을 특징으로 하는 입력 데이타 신호 처리 장치.