KR950007199B1 - 위성방송수신기의 스크램블 유무판정회로 - Google Patents

Abstract

내용 없음.

Description

위성방송수신기의 스크램블 유무판정회로

제1(a)도는 제1(b)도는 수신되는 PCM 오디오 데이타의 프레임 구성도.

제2도는 위성방송수신기의 PCM 복호장치 구성도.

제3도는 본 발명에 따른 PCM 복호장치의 스크램블 유무판정회로도.

제4도는 본 발명에 따른 타이밍 발생부의 구성도.

제5(a)도 및 제5(b)도는 제1비트 클럭 BCK-제4비트 클럭 BCK4의 발생파형도.

제6(a)도 및 제6(b)도는 열데이타 클럭 및 게이팅 신호의 발생파형도.

제7도는 유효플래그 검출 과정의 각부 동작 파형도.

제8도는 다수결 판정과정의 각부 동작 파형도.

* 도면의 주요부분에 대한 부호의 설명

AG-AG16 : 앤드게이트 N1-N18 : 인버터

DF1-DF10 : 플립플롭 SR1-SR5 : 쉬프트 레지스터

BC₁: 카운터 NG₁-NG₂: 낸드게이트

본 발명은 위성방송 수신기의 PCM 오디오 데이타 복호장치에 관한 것으로, 특히 PCM 오디오 데이타의 복호시 스크램블 유무를 판정하여 판정결과에 따라 오디오 신호를 뮤트시킬 수 있는 회로에 관한 것이다.

일반적으로 스크램블(scramble)이라 함은 주파수대 분할방식의 비밀통신에 있어서 상대국과 동기를 잡으면서 주파수의 위치를 선택하는 것을 의미한다. 민생용 위성방송의 스크램블 통신 방식은 송신측이 수신측을 제한하여 통신하는 방식이다. 즉, 위성방송수신기의 가입자는 상기 스크램블 기능의 신호를 수신하기 위하여 가입비를 내어야 하며, 이 경우 송신측으로 부터 송출되는 스크램블 신호를 수신측에서는 디스크램블(descramble)하여 재생할 수 있게 된다. 이때 송신측에서는 해당 신호가 스크램블된 것임을 알리기 위한 유료플래그 신호를 PCM 오디오 데이타 프레밍내에 삽입하여 전송한다.

상기와 같이 스크램블되어 전송되는 신호를 일반 가입자의 위성방송수신기로 재생하면, 영상신호의 형태는 불분명한 형태로 표시되며, 오디오 신호 또한 잡음형태로 나타나게 된다. 이때 상기 위성방송수신기로 수신되는 일반 오디오 데이타는 PCM 데이타로서 양호한 음질로 재생되지만, 스크램블이 걸린 오디오 데이타는 잡음형태로 발생되므로 상당히 귀에 거슬리는 음으로 재생된다. 그러므로 일반 위성방송수신기로 스크램블이 걸린 PCM 오디오 데이타가 수신되는 경우, 스크램블의 지속적인 검출유무를 분석한 후 스크램블로 판정되면 오디오 신호를 뮤트시켜야 한다.

따라서 본 발명의 목적은 위성방송수신기에서 수신되는 오디오 데이타를 스크램블 유무를 판정하여 오디어 데이타를 뮤트시킬 수 있는 회로를 제공함에 있다.

본 발명의 또 다른 목적은 위성방송수신기에서 수신되는 프레임 주기로 각 채널의 유효플래그 비트 검출하며, 소정프레임 주기동안 검출된 유효플래그 비트들을 다수결 판정하여 스크램블 유무를 결정할 수 있는 회로를 제공함에 있다.

이하 본 발명을 도면을 참조하여 상세히 설명한다.

제1(a)도 및 제2(a)도는 송신측으로 부터 인터리브(inter leave)전송되어 수신되는 PCM 오디오 신호의 1프레임 데이타로써, 1프레임은 총 2048비트로 구성된다.

먼저 제1도 A모드의 PCM 오디오 데이타 프레임 구조도로서, 1열이 64비트로 이루어진 32열의 오디오 데이타(2048비트)로 이루어진다. 이때 각 열의 64비트는 동기 비트 또는 제어비트의 1비트, 레인지비트(reange bit)의 1비트, 채널 1의 오디오 데이타 10비트, 채널2의 오디오 데이타 10비트, 채널3의 오디오 데이타 10비트, 채널4의 오디오 데이타 10비트, 독립데이타 15비트 및 오류정정용 패리티 비트 7비트로 이루어진다. 상기 동기 비트(Sync bit)는 16비트로 구성되어 수신측의 비트 클럭을 재생할 수 있도록 한다. 상기 제어비트(Control bit)는 16비트로 구성되어 A/B모드, 텔레비젼 음성, 독립음성, 음성데이타의 압축 유무를 나타내는 정보로서, 수신측에서는 사익 제어비트를 검사하여 수신오디오 상태를 제어한다. 레인지 비트는 각 채널당 8비트로 총 32비트(8×4CH)로 구성되며, 각 채널의 레인지 레인지 비트중 최초 3비트는 레인지 번호에 대응하는 정보 비트이고, 4비트는 오류정정용 검사비트이며, MSB 1비트는 스크램블 유무를 나타내는 유효플래그 비트이다. 각 채널 데이타는 320비트(10×32열)로 구성되며, 이때 채널1과 채널2의 데이타는 텔리비젼의 스테레오 음성데이타가 되며, 채널3과 채널4의 데이타는 독립오디오 데이타가 된다. 또한 독립데이타는 총 480비트(15×32열)로 구성되고, 패리티비트는 총 224비트(7×32열)로 구성된다.

상기 제1(a)도와 같은 A모드의 프레임 데이타는 전송시 음성등과 같이 오디오 데이타를 압축하여 전송할시 사용된다. 그러나 음악등과 같이 고음질의 오디오 데이타를 전송하는 경우에는 데이타의 압축없이 PCM 오디오 데이타를 그대로 전송하는 것이 좋다. 이러한 경우 제1(b)도에 도시된 바와같이 B모드의 프레임 데이타를 전송한다. 상기 B모드의 1프레임 데이타 구조도 1열이 64비트로 이루어지는 32열의 2048비트로 데이타로 이루어진다.

이때 1열의 64비트 데이타는 동기 비트 또는 제어비트 1비트, 레인지 비트 또는 독립데이타의 1비트, 채널의 오디오 데이타 48비트, 독립데이타 7비트 및 오류정정용 패리티 비트의 7비트로 이루어진다. 이때 상기 B모드의 프레임 데이타는 제1(b)도에 도시된 바와 같이 채널의 오디오 데이타가 16비트로 이루어지며 채널위치가 가변되며 번갈아가며 수신된다. 이때 각 채널의 오디오 데이타는 음성압축이 되지 않는 본래의 PCM 오디오 데이타이다. 또한 이 경우 2개의 채널에 대한 오디오 데이타가 수신되므로 레인지 비트로 총 16비트(2CH×8비트)로 이루어진다.

제2도는 위성방송수신기의 PCM 복호장치에 대한 구성도로서, 동기블럭(201)는 PCM 오디오 데이타를 수신하며, 수신된 프레임 데이타에서 동기신호들을 검출출력한다. 타이밍 제어부(202)는 상기 동기블럭에 연결되며, 상기 동기블럭으로 출력되는 동기신호를 수신하여 각 블록에서 동작타이밍을 제어하기 위한 타이밍제어신호들을 출력한다. 디스크램블러(203)는 상기 PCM 오디오 데이타를 수신하며, 수신되는 프레임 데이타를 안정화시키기 위하여 신호를 랜덤(random)화 한다.

이 인터리브 블록(204)는 상기 디스크램블러(203)에 연결되며, 인터리브 프레임 데이타를 32비트로 디 인터리브하여 에레를 분산시킨다. BCH(105)는 상기 디인터리브 블록(204)에 연결되며, 디 인터리브된 프레임 데이타를 64비트 단위로 검사하여 에러점검(Single error correcfing, double error defecting)을 한다. 레인지 비트 검출 출력(206)은 상기 BCH 블록에 연결되며, 수신되는 프레임 데이타로부터 각 채널의 레인지 비트를 검출하고 검출된 레인지 비트를 분석하여 수신된 오디오 데이타의 압축 상태를 판단한다. 데이타 신장 블록(207)은 상기 레인지 검출 블록(206)에 연결되며, 상기 검출 레인지 비트에 따라 압축된 오디오 데이타를 본래의 데이타 비트로 신장한다. 유료플래그 판정블럭(208)의 상기 BCH 블록(205)에 연결되며, 에러정정된 프레임 데이타를 수신한후 1프레임주기로 각 채널의 레인지 비트중 MSB의 유료플래그 비트를 검출하고, 소정 주기의 다중프레임 주기동안 각 채널의 유료플래그 비트의 논리상태를 다수결 판정하여 스크램블 유무를 결정하는 뮤트 제어신호를 출력한다. 제어블럭(209)은 상기 유료플래그 판정블럭하여 스크램블 유무를 결정하는 뮤트 제어신호를 출력한다. 제어블럭(209)은 상기 유료플래그 판정블럭(208)에 연결되며, 제어블럭(209)은 상기 유료플래그 판정블럭(208)에 연결되며, 뮤트 제어신호의 논리상태에 따라 스크램블됨 프레임 데이타 일시 수신오디오 데이타를 뮤트시킨다.

제3도 및 제4도는 본 발명에 따른 스크램블 유무 판정회로의 구성도로서, 상기 제2도의 유효플래그 판정블럭(208)에 대응된다. 상기 제3도의 구성을 살펴보면, 먼저 프레임 유효플래그 검출부(310)는 송신측으로부터 전송되는 제1(a)도 또는 제1(b)도와 같은 프레임 데이타를 수신하며, 상기 수신 프레임 데이타로부터 각 채널의 유료플래그 비트를 검출하고, 각 채널주기를 디코딩하여 해당 채널 주기에서 제1비트 클럭 BCK-제4비트 클럭 BCK4를 순차적으로 발생한 후, 상기 제1비트클럭 BCK1-제4비트 클럭 BCK4에 의해 상기 검출된 유료플래그 비트의 논리상태를 순차적으로 래치한후, 래치상태의 유료플래그들을 소정주기로 게이팅하여 1프레임주기로 각 채널의 유료플래그 비트의 논리상태를 검출한다. 다중 프레임 신호 발생부(330)는 프레임 주기 클럭을 수신하며, 상기 수신클럭을 계수하여 소정 프레임 주기로 다중 프레임 신호를 발생한다.

스크램블 판정부(350)는 상기 프레임 유료플래그 비트 및 다중 프레임 신호를 수신하며, 상기 유료플래그 비트들의 논리상태를 상기 다중 프레임 신호 주기동안 누적한 후 다수결 판정하여 소정수 이상 유료플래그 검출시 스크램블된 데이타로 결정하여 오디오 뮤트신호를 발생한다.

상기 구성에서 프레임 유료플래그 검출부(310)는 유료플래그 검출부(37), 비트 클럭 발생부(312), 유료플래그 래치부(313), 게이팅 주기 설정부(314) 및 게이팅부(315)로 구성된다.

먼저 유료플래그 검출부(311)는 레인지 비트 검출클럭, DCK를 발생하고, 상기 클럭 DCK에 의해 각 채널의 유료플래그 데이타를 검출한다. 상기 클럭 DCK는 인버터 N16-N18 및 N9-N10이 클럭 CK15 및 A0를 부논리하므로서, 수신되는 프레임 데이타의 각 열주기를 레인지 비트 위치에서만 액티브˝하이˝가 되는 클럭으로 발생된다. 8비트 쉬프트 레지스터 SR1은 클리어단자가 전원단에 연결되고, 입력단자가 수신프레임 데이타와 연결되며, 클럭단자가 상기 레인지 비트 검출클럭 DCK에 연결된다. 그러므로 상기 쉬프트레이지스터 SR1은 상기 레인지 비트 검출클럭 DCK에 의해 수신되는 프레임 데이타의 레인지 비트 데이타를 쉬프팅시키며, 상기 레인지 비트 검출 클럭 DCK의 8번째에서 해당 채널의 유료플래그 비트 FD를 출력한다.

두번째 비트 클럭발생부(312)는 프레임 주기의 클럭 C10 및 2배의 프레임 주기 클럭 C9를 디코딩하여 제1-제4채널 주기에서 각각 제1비트 클럭 BCK1-제4비트 클럭 BCK4를 발생한다. 상기 제1비트 클럭 BCK1은 인버터(N1 및 N2)가 상기 클럭 C9 및 C10에 각각 연결되어 상기 클럭 C9 및 C10을 반전하며, 앤드게이트 AG1은 상기 인버터 N1-N2와 연결되어 두 입력신호를 논리곱하므로서 제1채널 주기에서 ˝하이˝신호를 발생하고, 앤드게이트 AG5는 상기 앤드게이트 AG1의 출력과 클럭 CK15와 연결되어 상기 제1채널 주기에서 ˝하이˝신호를 발생하고, 앤드게이트 AG5는 상기 앤드게이트 AG1의 출력과 클럭 CK15와 연결되어 상기 앤드게이트 AG1의 출력과 클럭 CK15와 연결되어 상기 제1채널 주기에서 상기 클럭 CK15에 대응되는 제1비트 클럭 BCK1를 발생한다. 상기 제조비트 클럭 BCK2는 인버터 N3을 클럭 C10에 연결하고, 앤드게이트 AG2를 상기 클럭 C9 및 인버터 N3를 클럭 C10에 연결하고, 앤드게이트 AG2를 상기 클럭 C9 및 인버터 C3에 연결하며, 앤드게이트 AG6를 상기 앤드게이트 AG2 및 클럭 CK15DP 연결하여 제2채널 주기에서 상기 클럭 CK15에 의해 발생된다. 상기 제4비트 클럭 BCK4는 앤드게이트 AG4를 상기 클럭 C9 및 C10에 연결하고, 앤드게이트 AG8을 상기 앤드게이트 AG4 및 클럭 CK15에 연결하고 제4채널 주기에서 상기 클럭 CK15에 의해 발생된다.

세 번째로 유료플래그 래치부(313)는 상기 쉬프트 레지스터 SR1의 출력을 데이타로 수신하고, 상기 제1비트 클럭 BCK1-제4비트 클럭 BCK4를 클럭으로 수신하여, 각 채널의 검출된 유료플래그 FD를 해당 채널 주기에서 상기 제1비트 클럭 BCK1-제4비트 클럭 BCK4에 의해 순차적으로 래치한다. 먼저 래치 DF1은 상기 쉬프트 레지스터 SR1의 출력을 데이타 입력단자로 수신하고 상기 제1비트 클럭 BCK1을 클럭 단자로 수신하여 제1채널 CH1주기에서 검출되는 유료플래그 FD를 제1유료플래그 LFD1로 래치한다, 래치 DF2는 상기 쉬프트 레지스터 SR1의 출력을 데이타 입력단자로 수신하고 상기 제2비트 클럭 BCK2를 출력단자로 수신하여 제2채널 CH2주기에서 검출되는 유료플래그 FD를 제2유료플래그 CFD3로 래치한다. 래치 DF3는 상기 쉬프트 레지스터 SR1의 출력을 데이타 입력단자로 수신하고 상기 제3비트 클럭 BCK3를 클럭단자로 수신하여 제3채널 CH3주기에서 검출되는 유료플래그 FD를 제3유료플래그 LFD3로 래치한다. 래치 DF4는 상기 쉬프트 레지스터 SR1의 출력을 데이타 입력단자로 수신하고 상기 제4비트 클럭 BCK4를 클럭 단자로 수신하여 제4채널 CH4주기에서 검출되는 유료플래그 FD를 제4유료플래그 LFD4로 래치한다.

네번째로 게이팅 주기 설정부(314)는 1프레임 개시 시점에서 게이팅 펄스 FP를 발생하고, 상기 게이팅 펄스 GP를 소정주기(A3주기)의 게이팅 신호 GAT로 발생한다. 먼저 게이팅 펄스 FP는 인버터 N2-N15가 클럭 A4-A10을 각각 반전하고, 낸드게이트 NG1이 상기 인버터 NG2-N15의 출력을 부논리곱하여 발생된다. 상기 게이팅 펄스 GP는 1프레임 데이타의 수신 개시정임을 나타내는 펄스 신호가 된다. 게이팅 신호 GAT는 래치 DF5가 상기 게이팅 펄스 GP를 데이타 입력단자로 수신하고, 클럭 A3를 클럭단자로 수신하여 래치하며, 인버터 N5가 상기 래치 DF5의 출력을 반전 출력하여 발생된다. 상기 게이팅 신호 GAT는 다음 프레임의 유료플래그를 검출하기 시작하는 시점에서 이전 프레임에서 검출한 유료플래그를 누적할 수 있도록 하는 신호가 된다.

다섯번째로 게이팅부(315)는 상기 유료플래그 래치부(313) 및 게이팅부(314)의 출력을 수신하며, 게이팅부(314)의 출력에 의해 이전 프레임에서 검출한 래치상태의 유료플래그들의 논리값을 동시에 출력한다. 먼저 앤드게이트 AG9는 상기 래치 DF1의 출력과 상기 게이팅 신호를 수신하여 제1유료플래그 LFD1을 게이팅한다. 앤드게이트 AG10은 상기 래치 DF2의 출력과 상기 게이팅 신호를 수신하여 제2유료플래그 LFD2를 게이팅한다.

앤드게이트 AG11은 상기 래치 DF3의 출력과 상기 게이팅 신호를 수신하여 제3유료플래그 LFD3를 게이팅한다. 앤드게이트 AG12는 상기 래치 KF4의 출력과 상기 래치 DF4의 출력과 상기 게이팅 신호를 수신하여 제4유료플래그 LFD4를 게이팅한다.

다중 프레임 신호 발생부(330)는 인버터 N6이 프레임 주기의 클럭 A10에 연결되고, 16진 카운터 BC1이 상기 인버터 N6의 출력을 계수하여 카운트 완료시 캐리 출력 신호 C0를 발생하고, 래치 CF16이 상기 인버터 N6의 출력을 데이타 입력단에 연결하고 클럭 A9를 클럭단자에 연결하여 출력단자 Q로 출력하며, 앤드게이트 AG13이 상기 카운터 BC1 및 래치 DF6의 출력을 수신 및 논리곱하여 제1다중 프레임 신호 MFCK를 출력하고, 인버터(N7)가 상기 제1다중 프레임 신호 MFCK를 반전하여 제2다중 프레임 신호발생한다. 따라서 상기 다중 프레임 신호 발생부(330)는 상기 프레임 단위로 검출되는 유료플래그들을 16프레임 주기로 다수결 판정하기 위한 주기를 설정한다.

스크램블 판정부(350)는 다수결 판정부(351), 판정신호 래치부(352) 및 모드 선택부(353)로 구성된다. 먼저 다수결 판정부(351)는 상기 게이팅부(315)를 출력하는 제1유료플래그 FD1-FD4와 상기 제2다중 프레임 신호를 수신하여 16프레임 주기로 각 채널의 유료플래그의 논리상태를 다수결 판정하여 소정수 이상의 유료플래그들이 검출될시 스크램블된 오디오로 판정하여 뮤트신호를 발생한다. 먼저 8비트 쉬프트 레지스터 SR2는 상기 제1유료플래그 FD1를 클럭단자로 수신하고 상기 제2다중 프레임 신호를 클리어 단자로 수신하여 쉬프팅 함으로서, 16프레임동안 8개 이상의 제1유료플래그 FD1이 검출될시 뮤트신호를 발생한다.

8비트 쉬프트 레지스터 SR3는 상기 제2유료플래그 FD2를 클럭단자로 수신하고 제2다중 프레임 신호MFCK를 클리어 단자로 수신하여 쉬프팅 함으로서, 16프레임 주기동안 8개 이상의 제3유료플래그 FD3가 검출될시 뮤트신호를 발생한다.

8비트 쉬프트 레지스터 SR5는 상기 제4유료플래그 FD4를 클럭단자로 수신하고 제4다중 프레임 신호 MFCK를 클리어 단자로 수신하여 쉬프함으로서 8개 이상의 제4유료플래그 FD4가 검출될시 뮤트신호를 발생한다.

판정신호 래치부(352)는 상기 쉬프트 레지스터 SR2-SR5의 각 판정신호들을 각각 데이타 입력단자로 수신하고, 상기 제1다중 프레임 신호 MFCK를 클럭단자로 수신하여, 상기 제1다중 프레임 신호 MFCK 발생시점에서 다중 판정된 각 채널의 유료플래그 논리값을 판정시호로 래치한다. 먼저 래치 DF7은 상기 쉬프트 레지스터 SR2의 출력을 데이타 입력단자로 수신하고 상기 제1다중 프레임 신호 MFCK를 클럭단자로 수신하여 래치한다. 래치 DF8은 상기 쉬프트 레지시터 SR3의 출력을 데이타 입력단자로 수신하고 상기 제1다중 프레임 신호 MFCK를 클럭단자로 수신하여 래치한다. 래치 DF10은 상기 쉬프트 레지시터 SR5의 출력을 데이타 입력단자로 수신하고 상기 제1다중 프레임 신호 MFCK를 클럭단자로 수신하여 래치한다.

모드 선택부(353)는 상기 래치 DF9 및 DF10의 출력과 모드 선택 신호 A/B를 수신하여 B모드 선택시에는 제3채널 CH3 및 제4채널 CH4의 유료플래그 판정신호를 제거한다.

상기와 같은 구성을 갖는 본 발명의 동작은 제5(a)도, 제5(b)도, 제6(a), 제6(b), 제7도 및 제8도와 같은 각부의 동작 파형도에 의해 구체화 된다.

먼저 A1-A10 및 C6-C10의 클럭 주파수는 하기 표 1과 같으며, 제2도의 타이밍 제어부(202)에서 생성한다.

[표 1]

상기 (표 1)에 도시된 바와 같이 2,048Mbps로 전송되는 1프레임 데이타의 비트수는 2,048개 되며, 1프레임 주기는 1ms가 됨을 알 수 있다. 상기 제5(a)도는 데이타와 클럭 CK15간의 상관도로서, 1비트 주파수는 제5(a)도 도시된 바와 같이 2,048MHZ가 되며, 비트 클럭인 CK15는 제5(a)도에 도시된 바와 같이 1비트 주기의 후반부에서 액티브 ˝하이˝가 되는 클럭으로 상기 타이밍 제어부(202)에서 발생한다.

제5(b)도는 상기 클럭 C10 및 C9를 디코딩하여 제1채널 CH1-제4클럭 CH4 주기에서 제1비트 클럭 BCK1-제4비트 클럭 BCK4의 발생되는 과정을 도시하고 있다.

제6(a)도는 레인지비트 검출 클럭 DCK에 의해 수신프레임 데이타에서 레인지 비트가 검출된후, 레인지 비트중 MSB인 유료플래그가 래치되는 타이밍을 도시하고 있다.

제6(b)도는 클럭 A4-A10을 조합하여 1프레임의 시작시점에서 래치중인 각 채널의 유료플래그 FD1-FD4를 동시에 출력시키기 위한 래치중인 각 채널의 유료플래그 FD1-FD4를 동시에 출력시키기 위한 게이팅 신호 GAT를 발생하는 타이밍을 도시하고 있다.

제7도는 1프레임 주기에서 각 채널 CH1-CH4의 유료플래그 FD1-FD4를 순차적으로 검출 및 래치한후 게이팅 신호 GAT에 의해 동시에 출력하는 과정의 타이밍을 도시하고 있다.

제8도는 다중 프레임 신호 MFCK 및신호를 이용하여 16프레임 주기로 각 채널의 유료플래그 FD1-FD4를 다수결 판정하여 스크램블 유무를 판단하는 과정의 타이밍을 도시하고 있다.

상술한 제3도 및 제4도의 구성에 의거 본 발명의 동작과정을 제5도-제8도의 각부 동작 파형도를 참조하여 상세히 설명한다.

먼저 송신측에서는 제1(a)도는 또는 제1(b)도와 같은 프레임 데이타 전송시 각 채널의 레인지 비트중 MSB를 세트 또는 리세트 시켜, 해당 데이타의 스크램블 유무상태를 표시하여야 한다. 그러므로 상기 레인지 비트의 MSB는 스크램블 유무를 나타내는 유료플래그가 되며, 32열로 구성되는 1프레임 데이타에 레인지 비트가 1비트씩 삽입되므로 유료플래그 비트는 8열, 16열, 24열 및 32열에 속하게 된다. 따라서 위성방송수신기의 PCM 복호 장치에서는 상기 1프레임 데이타중 레인지 비트위치의 8열, 16열, 24열 및 32열의 해당 비트를 순차작으로 검출하고, 1프레임 주기로 상기 검출된 유료플래그 비트들의 논리상태를 판정한후, 16프레임 주기에서 8프레임 이상의 유료비트가 검출되면 해당 데이타는 스크램블된 데이타로 판정하여 오디오 신호를 뮤트시킨다. 여기서 상기 유료플래그가 세트(˝1˝) 상태이면 스크램블이된 데이타이고, 리세트(˝0˝)상태이면 스크램블이 걸리지 않은 데이타라고 가정한다.

상기 제2도의 BCH블럭[BCH(63,56)](205)의 출력이 쉬프트 레지스터 SR1의 데이타 입력단으로 인가된다. 그러면 상기 쉬프트 레지스터 SR1은 레인지 비트 검출 클럭 DCK에 의해 수신되는 데이타를 쉬프팅 출력한다. 상기 레인지 비트 검출 클럭 DCK는 제4도와 같이 클럭 A1-A5를 인버터 N16-N18 및 N4-N5를 통해 반전하고, 상기 인버터 A1-A5를 인버터 N16-N18 및 N4-N5의 출력과 클럭 CK15 및 A0를 낸드게이트 NG2에서 부논리곱함으로서 얻어진다. 따라서 상기 레인지 비트 검출 클럭, DCK는 상기 제1a도 또는 제1(b)도와 같은 프레임 데이타의 각 레인지 비트 위치에서 발생되며, 32열에 대하여 각각 발생되므로 상기 레인지 비트 검출 클럭 DCK의 주기는 64비트가 된다. 상기 레인지 비트 검출 클럭의 타이밍 관계는 제7도에 도시되어 있다. 이때 상기 쉬프트 레지스터 SR1은 상기 레인지 비트 검출 클럭 DCK를 클럭단자로 수신하고 데이타 입력 단자로는 프레임 데이타를 수신하므로, 상기 레인지 비트 검출 클럭에 의해 프레임 데이타에 포함된 각 레인지 비트들을 순차적으로 수신하여 쉬프팅 시킨다. 그리고 상기 8비트 쉬프트 레지스터 SR1은 8개의 상기 레인지 비트 검출 클럭이 수신될시 쉬프팅 저장하고 있던 레인지 비트들을 병렬 출력한다. 그러므로 상기 쉬프트 레지스터 SR1은 8개의 레인지 비트 검출 클럭 DCK들이 수신될시 마다 Y0출력단으로 MSB인 유효플래그를 출력하게 된다. 따라서 상기 쉬프트 레지스터 SR1은 8개의 레인지 비트 검출 클럭이 수신될시 마다 각 채널의 유효플래그들을 순차적으로 검출하여 출력하게 됨을 알 수 있다.

이때 상기 쉬프트 레지스터 SR1이 검출 출력하는 각 채널의 유료플래그들은 출력 타이밍이 각각 다르게 된다. 따라서 1프레임 주기에서 순차적으로 검출되는 각 채널들의 유효플래그들을 일시 저장하였다가 동시에 출력하여 검출된 유료플래그들의 논리상태를 다수결 판정할 수 있어야 한다. 이를 위하여 1프레임 주기를 디코딩한후 해당 채널 주기에서 검출되는 유효플래그들을 래치하게 된다. 먼저 클럭 CK15는 제5(a)에 도시된 바와 같이 데이타 1비트를 6등분하여 나눈 5번째 주기에서 액티브 ˝하이˝가 되는 클럭으로 타이밍 제어부(202)에서 발생한다. 또한 제5(b)도에 도시된 바와 같이 클럭 C10과 C9를 디코딩함으로 각 채널 주기에서 검출되는 유료플래그를 래치할 수 있도록 4개의 주기로 나눈다.

이는 인버터 N1-N4 및 앤드게이트 AG1-AG4의 구성에 의해 구현된다. 그리고 앤드게이트 AG5-AG8는 상기 앤드게이트 AG1-AG4의 각 출력과 클럭 CK15를 논리곱하여 제5(b)도에 도시된 바와 같은 제1비트 클럭 BCK1-제4비트 클럭 BCK4를 만든다. 상기 제1비트 클럭 BCK-제4비트 클럭 BCK4의 발생과정은 하기 (표 2)와 같다.

[표 2]

상기 (표 2)에서와 같이 제1채널 CH1-제4채널 CH4 주기에서 상기 제5(b)도와 같이 순차적으로 각각 발생되는 제1비트 클럭 BCK1-제4비트 클럭 BCK4는 래치 DF1-DF4의 각 클럭 단자로 인가된다. 그리고 상기 래치 DF1-DF4의 각 데이타 입력단자는 상기 쉬프트 레지스터 SR1의 T0단자에 연결되어 있다. 따라서 상기 래치 DF1-DF4는 상기 제5(b)도와 같이 순차적으로 발생되는 제1비트 클럭 BCK1-제4비트 클럭 BCK4에 의해, 상기 쉬프트 레지스터 SR1에서 순차적으로 검출출력하는 각 채널의 유효플래그를 비트들을 제5(a)도와 같이 래치 출력하게 된다. 즉, 상기 래치 DF1-DF4는 상기 쉬프트 레지스터 SR1에서 출력하는 유료플래그들을 입력하지만, 상기 제1비트 클럭-제4비트 클럭 BCK4에 의해 해당 래치의 출력 타이밍이 결정되므로 하기 (표 3)와 같이 1프레임 주기마다 지정된 채널의 유료플래그들을 래치한다.

[표 3]

그러나 상기한 바와 같이 1프레임 주기에서 각 채널의 유료플래그 검출 시점이 상이하므로, 1프레임의 소성시점에 동시에 다수결 판정할 수 있도록 유료플래그 FD1-FD4의 출력시점을 조정해야 한다. 상기 유료 플래그 FD1-FD4의 출력 시점은 유료플래그 FD4가 검출된 이후에 출력하는 것이 바람직하다. 이는 1프레임 데이타에서 마지막 채널 CH4의 유료플래그이기 때문이다. 이를 위하여 제4도에 도시된 바와 같이 클럭 A4-A10을 인버터 N9-N15에 의해 반전하고, 낸드게이트 NG1에 의해 상기 인버터 N9-N15의 출력을 부논리곱하면, 게이팅 펄스 GP를 만들 수 있다. 따라서 상기 낸드게이트 NG1에 의해 발생되는 게이팅 펄스 GP는 제6도(b)도에 도시된 바와 같이 클럭 A4의 ½ 주기에 해당하는 32데이타 비트 주기(클럭 A3의 1주기 : 128KHZ)의 로우펄스로 발생된다. 상기 게이팅 펄스 GP는 레인지 비트 검출 클럭 DCK의 발생시점과 동일한 주기에서 발생되므로 이를 소정 주기 지연시킨후 ˝하이˝논리로 반전시켜 게이팅 동작을 수행하여야 한다. 이를 위하여 클럭 A3을 클럭단자로 수신하는 래치 DF5의 데이타 입력단자로 상기 게이팅 펄스 GP를 인가하고, 상기 래치 DF5의 출력단자 YQ로 출력되는 지연된 게이팅 펄스를 인버터 N5를 반전시키면, 제6(b)도에 도시된 바와 같은 ˝하이˝논리를 갖는 게이팅 신호 GAT가 발생된다.

상기 게이팅 신호 GAT는 앤드게이트 AG9-AG12의 입력단자로 동시에 인가된다. 그러면 상기 앤드게이트 AG9-AG12는 상기 각 래치 DF1-DF4를 출력하는 래칭상태의 각 유료플래그 FD1-FD4를 수신하고 있다가 상기 게이팅 신호가 인가되는 순간 게이팅하여 쉬프트 레지스터 SR2-SR5의 각 클럭단자로 동시에 인가된다.

따라서 1프레임 데이타에서 각 채널 CH1-CH4의 유료플래그를 검출하여 출력하는 과정을 제7도에 참조하여 살펴보면, 쉬프트 레지스터 SR1는 레인지 비트 검출 클럭 DCK가 8개 들어오는 순간에 Y0출력단으로 제1채널 CH1의 유료플래그 FD1을 출력하고, 레인지 비트 검출클럭 DCK가 16개 들어오는 순간에 Y0출력단으로 제2채널 CH1의 유료플래그 FD2를 출력하며, 레인지 비트 검출 클럭 DCK가 24개 들어오는 순간에 Y0출력단으로 제3채널 CH3의 유료플래그 FD3를 출력하고, 레인지 비트 검출 클럭 DCK가 32개 들어오는 순간에 Y0출력단으로 제4채널 CH4의 유료플래그 FD4를 출력한다. 상기와 같이 검출되는 각 채널 CH1-CH4의 유료플래그 FD1-FD4를 순차적으로 래치하기 위하여 클럭 C10 및 C9를 디코딩하여 각 채널의 주기를 결정한 후, 해당 주기에서 클럭 CK15를 출력시켜 비트 클럭 BCK1-BCK4를 순차적으로 발생한다. 이때 상기 각 비트 클럭 BCK1-BCK4는 해당 채널 CH1-CH4주기에서 2048비트(1프레임 데이타)를 4로 나눈값인 512개씩 발생된다. 따라서 래치 DF1-DF4는 상기 비트 클럭 BCK1-BCK4에 의해 각각 래치 타이밍이 결정되어 상기 쉬프트 레지스터 SR1을 출력하는 유료플래그 FD1-FD4를 해당 시점에서 각각 순차적으로 래치시킨다. 이때 상기 유료플래그 FD1-FD4를 해당 시점에서 각각 순차적으로 래치시킨다. 이때 상기 유료플래그 FD1-FD4의 래치 타이밍 각각 상이하므로 다음 프레임 데이타의 처리 개시 시점에서 게이팅 신호 GAT를 발생하여 전 프레임에서 검출한 유료플래그 FD1-FD4를 게이팅하므로서 동시에 다수결 판정할 수 있도록 출력시킨다.

상기와 같이 1프레임 주기로 검출되는 각 채널의 유료플래그 FD1-FD4를 소정 프레임 주기로 다결 판정하여 수신 프레임 데이타의 스크램블 유무를 결정한다. 이는 1프레임 주기로 스크램블 유무를 결정하는 경우, 전송로 또는 장비들에 의해 유료플래그의 에러 상황이 발생되면, 시스템을 제어하는 제어블럭(209)는 유료플래그의 에러 발생유무를 확인할 수 없으므로 시스템으로 잘못 제어할 수 있기 때문이다. 즉, 프레임 단위로 스크램블 유무를 판단하면, 유무플르개의 에러에 따라 시스템을 에러상태로 제어함으로 재생되는 오디오 신호의 단점이 빈번하게 발생되어 시스템의 동작을 불안하게 제어하게 된다. 그러므로 이를 방지하기 위하여 상기 유료플래그를 소정 프레임 주기동안 누적한후, 누적중인 유료플래그의 값을 다수결 판정하여 상기와 같은 문제점을 해결할 수 있다.

이때 다수결 판정을 위한 프레임 주기는 인간이 귀로 감지하지 못하면서 인정되게 할 수 있도록 설정해야 한다. 본 발명에서는 다수결 판정주기를 16프레임으로 하는데, 이는 1프레임 주기가 1ms이므로, 16ms주기이면 인간이 귀로 감지하지 못하여 시스템의 부하를 경감시킬 수 있기 때문이다. 이때 다수결판정 주기를 16ms보다 크게 하면 오디오 뮤트동작이 인간의 귀로 감지될 수 있으며, 작게하면 시스템에 부하를 가증시킬 수 있게 된다.

상기 다수결 판정을 위한 다중 프레임 신호 MFCK의 발생과정을 살펴보면, 제8도에 도시된 바와 같이 16진 카운터 BC1은 인버터 N6을 통해 반전된 프레임 주기의 클럭 A10을 계수하여 카운트 완료되면 캐리아웃 신호 C0를 발생한다.

상기 캐리아웃신호 C0는 16프레임 주기로 발생됨을 알 수 있다. 이때 래치 DF6은 상기 인버터 N6을 출력하는 클럭 A10을 데이타로 입력하고 A9를 클럭으로 YQ단자로 출력하며, 앤드게이트 AG13은 상기 캐리아웃신호 C0와 상기 래치 DF6의 YQ출력을 수신하여 논리곱하므로 16프레임주기로 클럭 A9의 1주기동안 제1다중 프레임 MFCK 신호를 발생한다. 또한 상기 제1다중 프레임 신호 MFCK는 인버터 N7을 통해 반전되어 제2다중 프레임 신호로 발생된다.

상기와 같이 다수결 판정 주기가 설정되면, 쉬프트 레지스터 SR2-SR5는 각 채널 CH1-CH4에 검출되는 유효플래그 FD1-FD4를 클럭으로 수신하여 내부에 누적한다. 따라서 상기 쉬프트 레지스터 SR2-SR5는 상기 유료플래그 FD1-FD4가 ˝세트(논리˝1˝)된 상태로 수신되면 쉬프팅 동작을 수행하여 이를 내부에 누적하며, 리세트(논리˝0˝)된 상태로 수신되면 쉬프팅 동작을 수행하지 않고 그 상태를 유지한다. 따라서 상기 8비트 쉬프트 레지스터 SR1-SR5는 해당 채널 CH1-CH4로 검출되는 유료플래그 FD1-FD4가 각각 8개 이상의 세트상태로 검출되면 Y7출력단으로 ˝하이˝신호를 출력하게 되며, 7개 이하로 세트상태가 검출되면 17출력단으로 ˝로우˝신호를 출력한다. 이는 상기 쉬프트 레지스터 SR2-SR5는 16프레임 주기동안 수신되는 유료플래그의 논리상태를 검사하여 8프레임 주기 이상의 유료플래그가 세트상태로 수신되면 ˝하이˝상태의 오디오 뮤트신호를 출력하고 그렇지 않으면 ˝로우˝상태의 신호를 출력하여 오디오 뮤트를 수행하지 않도록 한다. 상기 쉬프트 레지스터 SR2-SR5는 16프레임 주기로 상기 제2다종 프레임 신호에 의해 초기화된다.

상기와 같이 쉬프트 레지스터 SR2-SR5가 16프레임 주기로 유료플래그를 다수결 판정하여 출력하는 신호는 각각 래치 DF7-DF10의 데이타 입력단자로 인가된다. 상기 래치 DF7-DF10은 상기 제1다중 프레임 신호 MFCK를 클럭으로 수신하므로 상기 16프레임 주기 동안 다수결 판정된 유료플래그 값을 래치하여 시스템 제어블럭(209)로 오디오 뮤트 제어 신호 SCK1-SCK4로 출력한다. 이때 상기 오디오 뮤트제어신호 SCF1-SCF4를 수신하여 제어블럭(209)는 수신신호의 논리상태에 따라 오디오의 뮤트유무를 결정한다. 또한 B모드의 프레임 데이타인 경우에는 제1(b)도에 도시된 바와 같이 제3채널 CH3 및 제4채널의 오디오 데이타는 없다. 따라서 B모드의 프레임 데이타인 경우에는 A/B모드 신호에 의해 앤드게이트 AG15 및 AG16가 ˝로우˝신호를 출력하여 시스템의 제어블럭(209)로 인가한다.

상술한 바와 같이 위성방송수신기에서 수신데이타를 검사하여 스크램블 유무를 판단하고, 스크램블된 데이타 수신시 오디오를 뮤트시켜 시스템의 기능을 향상시키고, 스크램블 유무판단시 소정 프레임 주기로 다수결 판단하므로서 전송로상의 에러에 의해 해당 프레임의 스크램블 데이타 값이 변질되더라도 시스템을 안정되게 제어할 수 있는 이점이 있다.

Claims (3)

1. 다수의 PCM 오디오 데이타의 채널을 갖는 프레임 데이타를 수신하여 복호하며, 보호시 스크램블 유무를 판단하여 오디오 신호를 뮤트하는 위성방송수신기에 있어서, 상기 프레임 데이타를 수신하며, 상기 프레임 데이타로부터 각 채널 데이타에 포함된 유료플래그의 논리상태를 순차적으로 검출하고 해당 채널 주기에서 상기 검출 유료플래그들을 동시에 게이팅하여 1프레임 주기로 각 채널의 유료플래그 데이타를 발생하는 수단과, 프레임 주기의 클럭을 수신하며, 상기 수신클럭을 계수하여 소정 프레임 주기의 다중 프레임 신호를 발생하는 수단과, 상기 유료플래그 데이타와 다중 프레임 신호를 수신하며, 상기 다중 프레임 신호주기 동안 상기 유료플래그 데이타를 누적하여 소정수 이상일시 스크램블로 판정하여 오디오 뮤트신호를 발생하는 다수결 판정수단으로 구성된 것을 특징으로 하는 위성방송수신기의 스크램블 유무판정회로.
2. 제1항에 있어서, 프레임 유료플래그 검출수단이 상기 프레임 데이타를 수신하며, 상기 프레임 데이타에 삽입된 각 채널의 유료플래그를 순차적으로 검출 출력하는 수단과, 프레임 주기 클럭들을 디코딩하여 각 채널주기에서 비트 클럭들을 순차적으로 발생하는 수단과, 상기 채널 유료플래그를 데이타로 수신하고, 상기 비트 클럭들을 각각 클럭 단자로 수신하며, 상기 비트 클럭에 의해 수신되는 유료플래그를 순차적으로 래치하는 수단과, 상기 프레임 주기 클럭들을 수신하며, 프레임 데이타의 수신 개시 시점에서 게이팅 신호를 발생하는 수단과, 상기 래치 유료플래그와 게이팅 신호를 수신하며, 상기 게이팅 신호에 의해 각 채널의 유료플래그를 동시에 출력하는 수단으로 구성된 것을 특징으로 하는 위성방송수신기의 스크램블 유무판정회로.
3. 제1항에 있어서, 다수결 판정수단이 상기 유료플래그를 수신하고 상기 다중 프레임 신호를 초기화 신호로 수신하며, 상기 유료플래그의 발생횟수를 누적하고 상기 다중 프레임 신호에 의해 다수결 판정하여 스크램블 유무 신호를 출력하는 수단과, 상기 스크램블 유무신호를 데이타로 수신하고 상기 다중 프레임 신호를 클럭으로 수신하며, 상기 스크램블 유무신호를 시스템 제어부의 오디오 뮤트 신호로 출력하는 래치수단으로 구성된 것을 특징으로 하는 위상방송수신기의 스크램블 유무판정회로.