KR930008173B1

KR930008173B1 - 광 catv용 가입자 단말장치의 역 다중화장치

Info

Publication number: KR930008173B1
Application number: KR1019900011067A
Authority: KR
Inventors: 윤영훈; 장종수; 정철형; 김현종
Original assignee: 재단법인 한국전자통신연구소; 경상현; 한국전기통신공사; 이해욱
Priority date: 1990-07-20
Filing date: 1990-07-20
Publication date: 1993-08-26
Also published as: KR920003779A

Abstract

내용 없음.

Description

광 CATV용 가입자 단말장치의 역 다중화장치

제 1 도는 본 발명의 전체 구성도.

제 2 도는 1 : 3 단순비트 역다중화기의 회로 및 타이밍 다이아그램.

제 3 도는 리프레이머 및 CIB 검출부의 세부구성도.

제 4 도는 홀드신호 생성부의 구성도 및 타이밍 다이아그램.

제 5 도는 3진 계수기의 내부 구성도 및 타이밍 다이아그램.

제 6 도는 신호처리부의 세부 구성도.

제 7 도는 어드레스 발생기의 출력 파형도.

제 8 도는 역동기화기의 내부 구성도.

* 도면의 주요부분에 대한 부호의 설명

1 : 1 : 3 단순비트 역다중화기 2 : 리프레이머 및 CIB 검출부

3 : HOLD 신호 생성부 4 : 제 1 신호 처리부

5 : 제 2 신호 처리부 6 : 제 3 신호 처리부

7 : 3진 계수기 41 : 디스크램블러

42 : 어드레스 발생기

43 : 양방향 서비스 채널 및 패리티 분리기

44 : 역동기화기 45 : 패리티 생성 및 점검부

본 발명은 광 CATV시스템에 있어서, 가입자 가내의 단말장치중, 분배 센타에서 다중화되어 전송된 155.52Mb/s 데이터를 수신하여 여기에 포함된 TV 신호 (TV 1,TV2) 2채널 및 스테레오 오디오 14채널을 묶어서 구성된 44.736Mb/s 신호 채널 및 2.048Mb/s 채널 등을 분리하는 역다중화기에 관한 것이다.

일반적으로 광 CATV망에서 가입자 가내에 존재하는 가입자 단말장치의 역다중화 장치는 신호의 고속동작에 따른 지연등으로 인한 시스템의 불안정 요인이 문제점으로 되어 있다.

따라서, 본 발명의 목적은 155.52Mb/s로 전송되어온 고속의 데이타를 51.81Mb/s로 단순 분리하여 처리하므로써, 수신된 전송데이타를 저속에서 동작시켜 회로를 신뢰성 있게 구현가능케 하는 가입자 단말장치의 역다중화 기능을 제공하는데 있다.

상기의 목적을 달성하기 위하여 본 발명은, 광가입자 선로를 통하여 분배센타에서 다중화 되어 전송되어온 155.52Mb/s의 데이타를 2개의 TV 신호(TV1,TV2)와 스테레오 오디오 신호로 단순히 분리하는 1 : 3 단순비트 역 다중화 수단과, 상기 1 : 3 단순 비트역 다중화 수단과 리프레이머 및 CIB 검출 수단과, 상기 1 : 3 단순비트 역 다중화 수단과 리프레이머 및 CIB 검출 수단에 연결되어 단순분리된 TV 또는 스테레오 오디오 신호를 44.736Mb/s의 속도를 갖는 신호로 변환하여 외부의 비디오 코덱(CODEC)으로 전송하며, 2.048Mb/s 채널, 유지보수 채널(N＆A), 패리티에러, 채널선택 신호를 추출하는 제 1 내지 제 3 신호처리수단과, 상기 리프레이머 및 CIB 검출수단에 연결되어 1 : 3 단순 비트 역 다중화 수단에 연결되어 1 : 3 단순비트 역 다중화 수단(1)을 거친 TV 및 스테레오 오디오 신호의 프레임 패턴을 찾아내는 한편 찾아낸 프레임 패턴에서 채널 구분비트(CIB)를 검출하는 리프레이머 및 CIB검출 수단과, 상기 1 : 3 단순비트 역 다중화 수단의 출력을 송신측의 다중화시의 순서대로 TV혹은 스테레오 오디오 신호를 재배치 하도록 제어신호를 출력하는 홀드(HOLD) 신호 생성수단과, 상기 홀드(HOLD) 신호 생성수단에 연결되어 홀드(HOLD) 신호 생성수단의 제어를 받으며, 상기 1 : 3 단순비트 역다중화수단 및 제 1 내지 제 3 신호 처리수단에 연결되어 클럭을 제공하는 3진 계수 수단을 구비하는 것을 특징으로 한다.

이하, 첨부된 도면을 이용하여 본 발명의 일실시예를 상세히 설명 한다.

제 1 도는 본 발명의 전체 구성도로서, (1)은 1 : 3 단순비트 역다중화기, (2)는 리프레이머 및 CIB(Channel Identification Bits ; 채널 구분비트) 검출부, (3)는 홀드(HOLD) 신호 생성부, (4)는 제 1 신호 처리부, (5)는 제 2 신호 처리부, (6)는 제 3 신호처리부, (7)는 3진 계수기를 각각 나타낸다.

1 : 3 단순비트 역다중화기(1)는 전송되어온 155.52Mb/s의 데이타를 3상의 클럭을 이용하여 단순히 분리함으로써 2개의 TV 신호(TV1, TV2)와 스테레오 오디오 신호를 얻으며, 내부구성은 제 2 에 도시되었다.

제 2a 도는 1 : 3 단순비트 역다중화기(1)의 내부구성도이고, 제 2b 도는 내부구성에 따른 동작 타이밍도이다.

도면에 도시한 바와 같이 1 : 3 단순비트 역다중화기(1)는 전송 되어온 155.52M

b/s의 데이타를 데이타 입력단으로 받고 3상의 클럭(dclka, dclkb, dclkc)을 클럭단으로 입력받는 3개의 D플립플롭으로 구성되어, 입력되는 155.52Mb/s 의 데이타를 3상의 클럭을 이용하여 순차적으로 래치함으로써 역다중화된 신호를 출력한다. 즉, 155.52Mb/s 데이타를 dclka에 의해 샘플링하며 분리된 데이타 data_a는 a, b, ……, k, l 스트림중에서 a, d, g, j와 같이 3비트마다 1비트 씩을 래치한 형태가 되므로 1 : 3 역다중화한 형태가 되며, data_b와 date_c도 dclkb와 dclkc에 의해 동일한 방법으로 실행된다. 여기서 상기 3상 클럭 dclka, dclkb, dclkc는 후술할 3진 계수기(7)에서 제공한다.

리프레이머 및 CIB 검출부(2)는 내부의 위드검출기에서 상기 1 : 3 단순비트 다중화기(1)를 거친 51.84Mb/s 데이타(TV 혹은 스테레오 오디오 신호)의 프레임 패턴을 찾아 내는 한편, 프레임 동기가 되었을때 각 신호처리부(4, 5, 6)로 인에이블 신호를 보내며, 채널 구분 비트(CIB)의 판독 결과를 홀드(HOLD) 신호 생성부(3)로 보내게 된다.

제 3 도는 리프레이머 및 CIB검출부(2)의 내부 구성도로서, 도면에서 10은 CIB 검출기, 11은 프레임 워드 검출기, 12는 SR 플립플롭, 13과 14는 노아(NOR) 게이트, 15는 810진 계수기, 16은 안정화 회로를 각각 나타낸다.

프레임 워드는 111110100000의 12비트로 구성되어 있으며, 12단의 시프트 레지스터와 논리조합회로로 구성된 프레임 워드 검출기(11)는 12단의 시프트레지스터에 의해 51.84Mb/s 데이타를 시프트시켜 시프트된 값이 프레임워드 값과 일치하면 검출펄스를 발생한다. 상기 검출펄스는 SR플립플롭(12)의 S단자로 인가되고, SR플립플롭(12)의 출력(Q)은 노아 게이트(14)의 일입력단과 안정화회로(16)로 입력된다. 안정화회로(16)의 출력은 상기 노아게이트(14)의 타입력단으로 입력되고, 상기 노아 게이트(15)의 출력단에는 810진 계수기(15)가 연결되고, 상기 810진 계수기(15)의 출력인 동기펄스와 프레임 워드 검출기(11)의 출력인 검출펄스는 노아 게이트(13)에 의해 부정 논리합 처리되어 상기 SR 플립플롭(12)의 R단자에 인가된다.

상기 검출펄스와 810진 계수기(15)의 출력인 동기펄스와 일치하면 한번의 프레임동기가 이루어진 것으로 판단하여 3번 연속해서 일치하면 안정화회로(16)에서 인프레임(인에이블)신호를 출력함으로써 인프레임 모드가 되었다고 선언한다.

안정화회로(16)에서는 일치되는 횟수를 유지하여 이의 결과를 보고하는 기능을 갖는다. 즉, 3번 일치한 값을 받으면 인프레임으로 선언하고 4번 연속하여 불일치한 값을 받으면 프레임 동기 상실이라고 선언한다. 인프레임이 선언되면 CIB검출기(10)는 채널구분을 나타내는 CIB 값(En_b, En_c)을 검출하여 출력하며, CIB 검출기(10)는 PAL(Programable Array Logic)으로 구성된다.

제 1,2 신호 처리부(4,5)는 단순 분리된 TV 신호를 44.736Mb/s의 속도로 갖는 신호로 변환하여 외부의 비디오 코덱(CODEC : COder-DEcoder)으로 전송하며 또한, 2.048Mb/s 채널, 유지보수신호채널(M＆A)등을 추출하는 기능을 갖는다.

제 3 신호처리부(6)는 상기의 제 1, 2 신호처리부(4, 5)와 동일한 기능을 수행하며 단순분리된 스테레오 오디오 신호를 처리한다. 이상의 제 1, 2, 3 신호처리부(4, 5, 6) 각각의 내부구성은 동일하며, 세부 동작은 후술하기로 한다.

홀드(HOLD) 신호 생성부(3)는 상기 리프레이머 및 CIB 검출부(2)로 부터 입력되는 CIB(En_b,En_c)을 입력받아 홀드(HOLD)신호를 출력하는데, 이의 세부구성을 제 4 도를 참조하여 살펴보면 다음과 같다.

제 4a 도는 내부구성도, 제 4b 도는 동작타이밍도로서, 20 내지 22는 래치부, 23과 24는 앤드 게이트를 각각 나타낸다.

CIB 검출값(En_b, En_c)는 래치부(20)에서 155.52MHz 클럭에 동기되어 래치되며, 래치된 값은 다시 래치부(21)에서 한번 더 래치된다. 래치부(21)의 정출력인 두번 래치된 En_b신호(도면에서 B)는, 래치부(20)의 부출력인 한번 래치되어 반전된 En_b 신호와 앤드게이트(23)에서 논리곱 처리되어 한 비트 클럭길이에 해당하는 홀드신호로 출력된다. CIB 검출값 중 En_c는 래치부(22)에서 세번째로 래치되어 출력(도면에서 C)되어 래치부(20)의 부출력인 한번 래치되어 반전된 En_c신호와 앤드게이트(24)에서 논리곱 처리되어 두 비트 클럭길이에 해당하는 홀드신호가 생성된다.

상기한 내용을 요약하여 전체적인 동작을 살펴보면 다음과 같다.

1 : 3 단순비트 역다중화기(1)는 155.52Mb/s 데이타(TV, 스테레오 오디오 신호)를 단순히 3개의 51.84Mb/s 신호로 임의의 순서대로 채널을 분리하고 이것을 리프레이머 및 CIB검출부(2)가 분리된 채널의 신호중 처음 하나의 51.84Mb/s 신호만 리프레임하여 채널 구분 비트(CIB)를 검출한다. 그러면 홀드(HOLD)생성부(3)는 검출된 CIB 값이 TV1 이면 그대로, TV2이면 한 클럭의 홀드신호를, 스테레오 오디오 신호 이면 두 클럭의 홀드 신호를 만들어 3진 계수기(7)를 홀드 (hold)시켜 1 : 3 단순비트 역다중화기(1)의 출력을 다중화 때의 순서대로 TV1→TV2→스테레오 오디오 신호로 재 배치되게 한다.

3진 계수기(7)는 외부로 부터 155.52Mb/s의 클럭을 받아 제 1,2,3 신호처리부(4,5,6)에 필요한 클럭을 제공하며, 상술한 홀드(HOLD) 신호생성부(3) 출력인 홀드 신호에 의해 제어되어 제 1 도 및 제 2 도에서 보여주는 클럭 dclka, dclkb, dclkc를 생성한다.

제 5 도는 3진계수기(7)의 세부 구성도로서, 제 5a 도는 내부 구성도, 제 5b 도는 동작 타이밍도이고, 도면에서 30은 계수기, 31은 디코더를 각각 나타낸다.

홀드신호 생성부(3)의 출력인 홀드 신호와 155.52Mb/s 클럭이 계수기(30)에 입력되면, 상기 155.52Mb/s 클럭은 홀드신호의 제어에 의해 제 5b 도에 나타낸 Q1, Q2와 같이 3분주된 신호로 출력된다. 상기 계수기(30)의 출력은 후단에 연결된 디코더(31)에 의해 디코딩되어 상기 1 : 3 단순비트 역다중화기(1)와 상기 제 1 내지 제 3 신호처리부(4, 5, 6)에 입력되는 클럭 dclka, dclkb, dcldc로서 출력되는데, 상기 Q1, Q2의 값이 '00'일때는 dclkc가 하이(H), Q1과 Q2의 값이 '01'일때는 dclkb가 하이(H), Q1과 Q2가 '10'일때는 dclka가 하이(H)가 되도록 디코딩한다.

제 6 도는 제 1, 2, 3 신호처리부(4, 5, 6)중 한 신호처리부의 세부 구성도로서, 제 1, 2, 3 신호처리부는 동일한 구성 및 기능을 수행한다. 도면에서 (41)은 디스크램블러, (42)는 어드레스 발생기, (43)은 양방향 서비스 채널 및 패리티 분리기, (44)는 역동기화기, (45)는 패리티 생성 및 점검부를 각각 나타낸다.

디스크램블러(41)는 리프레이머 및 CIB 검출부(2)의 인에이블신호(인프레임모드)에 의해 동작되어 송신측에서 데이타를 랜덤화하기 위하여 스크램블링한 데이타를 수신측에서 다시 원래의 데이타로 환원하기 위하여 디스크램블링을 수행하며, 12단의 시프트 레지스터와 배타적 논리합 논리회로를 구비하여 +X⁶+X⁷의 다항식을 갖는 형태로 구성되었다.

어드레스 발생기(42)는 3진 계수기(7)의 출력을 조합하여 제 7 도에 도시한 바와 같은 서비스 채널 및 패리티 비트등을 분류하기 위한 어드레스를 발생하며, 제 7 도에서 FAWen은 프레임 동기신호(Frame Alignment Word ; FAW)를 위한, CIBen은 CIB검출을 위한, PRIen과 MAen은 2.048Mb/s 채널비트, 유지보수 데이터 채널을 분류하기 위한 신호 비트를 각각 나타낸다.

양방향 서비스 채널 및 패리티 분리기(43)는 51.84Mb/s 프레임 구조로 부터 어드레스 발생기(42)에서 생성된 인에이블 신호(제 7 도)를 이용하여 2.048Mb/s 채널(Primary channel), 유지보수 데이터 채널(M＆A), 채널선택신호(SIG) 및 패리티 신호를 분리해 내는 기능을 하며, 입력된 어드레스 비트를 이용하여 3비트를 하나의 단위로 하여 순서대로 분리해 내는 형태로 하였다.

패리티 생성 및 점검부(45)는 디스크램블러(41)의 출력인 51.84Mb/s 데이타에서 오버헤드 비트를 제외한 정보 비트 만을 계수기를 이용하여 '1'의 개수를 세어 패리티 비트를 만들고, 송신측에서 생성하여 전송한 패리티 비트와 비교기를 사용하여 비교하여 점검한후 결과를 출력한다.

역 동기화기(44)의 기능과 구성은 제 8 도를 이용하여 설명하도록 한다. 도면에서 (441)은 직렬/병렬(S/P) 변환부, (442)는 쓰기 어드레스 발생부. (243)은 듀얼 포트 RAM(Dual port RAM), (244)는 병렬/직렬(P/S)변환부, (245)는 읽기 어드레스 발생부를 각각 나타낸다.

디스크램블러(41)의 출력인 채널데이타 신호가 입력되면 쓰기 클럭(gapped 51.84Mb/s)을 이용하여 직/병렬 변환부(441)에서 직렬/병렬 변환하여 순수한 데이타만 듀얼 포트 램 (443)에 저장하며, 입력데이타 신호와 균일한 파장의 읽기 클럭으로 듀얼 포트램(243)에 저장된 데이타를 읽고 병렬/직렬 변환부(444)에서 병렬/직렬 변환하여 송신측과 동일한 44.736Mb/s의 종속 신호를 얻을 수 있도록 하였다. 쓰기 어드레스 발생부(442)는 듀얼 포트 램(243)에 데이타를 저장할 때 어드레스를 지정해 주며, 읽기 어드레스 발생부(445)는 듀얼 포트 램(443)에서 데이타를 읽을때 어드레스를 지정해 준다.

따라서, 상기와 같이 구성되어 동작하는 본 발명은 155.52Mb/s로 전송되어온 CATV 데이타를 51.84Mb/s로 단순분리하여 처리하므로 신호의 지연등으로 인한 시스템의 문제점을 대폭 개선할 수 있는 적용효과가 있다.

Claims

광 CATV용 가입자 단말장치에 있어서 ; 광가입자 선로를 통하여 분배센타에서 다중화 되어 전송되어온 155.52Mb/s의 데이타를 2개의 TV 신호(TV1, TV2)와 스테레오 오디오 신호로 단순히 분리하는 1 : 3 단순비트 역 다중화 수단(1)과, 상기 1 : 3 단순 비트 역 다중화 수단(1)에 연결되어 1 : 3 단순비트 역 다중화 수단(1)을 거친 TV 및 스테레오 오디오 신호의 프레임 패턴을 찾아내는 한편 찾아낸 프레임 패턴에서 채널 구분비트(CIB)를 검출하는 리프레이머 및 CIB검출 수단(2)과, 상기 1 : 3 단순비트 역 다중화 수단(1)과 리프레이머 및 CIB검출 수단(2)에 연결되어 단순분리된 TV 또는 스테레오 오디오 신호를 44.736Mb/s의 속도를 갖는 신호로 변환하여 외부의 비디오 코덱(CODEC)으로 전송하며, 2.048Mb/s 채널, 유지 보수 채널(M＆A), 패리티에러, 채널선택 신호를 추출하는 제 1 내지 제 3 신호처리수단(4,5,6)과, 상기 리프레이머 및 CIB 검출수단(2)에 연결되어 1 : 3 단순 비트 역 다중화 수단의 출력을 송신측의 다중화시의 순서대로 TV혹은 스테레오 오디오 신호를 재배치 하도록 제어신호를 출력하는 홀드(HOLD) 신호 생성수단(3)과, 상기 홀드(HOLD) 신호생성수단(3)에 연결되어 홀드(HOLD) 신호 생성수단(3)의 제어를 받으며, 상기 1 : 3 단순비트 역다중화수단 및 제 1 내지 제 3 신호 처리수단(4, 5, 6)에 연결되어 클럭을 제공하는 3진 계수 수단(7)을 구비하는 것을 특징으로 하는 광 CATV용가입자 단말장치의 역 다중화 장치.
제 1 항에 있어서, 상기 제 1 내지 제 3 신호처리수단(4, 5, 6) 각각은, 송신측에서 데이타를 랜덤(random)화 하기 위하여 스트램블링한 데이타를 수신측에서 다시 원래의 데이타로 환원하기 위하여 디스크램블링을 수행하는 디스크램블링 수단(41)과, 상기 3진 계수 수단(7)의 출력을 조합하여 서비스 채널 및 패리티 비트를 분류하기 위한 어드레스를 발생하는 어드레스 발생수단(42)과, 상기 디스크램블링 수단(41)과 어드레스 발생수단(42)에 연결되어 2.048Mb/s 채널, 유지보수채널(M,A) 및 패리티 신호를 분리해 내는 양방향 서비스 채널 및 패리티 분리 수단(43)과, 상기 디스크램블링 수단(41)과 어드레스 발생수단(42)에 연결되어 외부의 비디오 코덱(CODEC)에 위상이 맞추어진 44.7Mb/s의 종속 신호를 제공하는 역 동기화 수단(44), 및 상기 양방향 서비스 채널 및 패리티 분리수단(43)과 디스크램블링 수단(41)에 연결되어 송신측에서 생성하여 전송한 패리티 비트와 자체에서 송신측과 동일한 방법으로 생성한 패리티 비트를 비교하여 검토한 출력하는 패리티 생성 및 점검수단(45)을 구비하는 것을 특징으로 하는 광 CATV용 가입자 단말 장치의 역다중화 장치.
제 2 항에 있어서, 상기 역 동기화 수단(44)은, 쓰기클럭을 이용하여 입력으로 받은 채널 데이타를 직렬/병렬 처리하는 직렬/병렬 변환수단(441)과, 일입력단과 안정화회로(16)로 입력된다. 안정화회로(16)의 쓰기어드레스 발생수단(442)에 연결되어 처리된 순수 데이타를 저장하는 듀얼 포트(Dual Port) RAM(443)과, 상기 듀얼 포트 RAM(443) 연결되어 읽기 클럭에 의해 듀얼 포트 RAM(443)에 저장된 채널 데이타를 병렬/직렬 처리하여 출력하는 병렬/직렬 변환수단(444), 및 상기 듀얼 포트 RAM(443)에 연결되어 읽기 클럭에 의해 듀얼 포트 RAM(443)에 저장된 채널 데이타의 어드레스를 지정해 주는 읽기 어드레스 발생수단(445)을 구비하는 것을 특징으로 하는 광 CATV용 가입자 단말장치의 역 다중화 장치.