JPS58108841A - ドロツプ・アンド・インサ−ト多重デイジタル通信システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は時分割多重通信システムに閤し、より特定的
にはそのようなシステムのためのドロップ・アンド・イ
ンサート（ｄｒｏｐ　−ａｎｄ　−ｔｎｓｅｒｔ）設計
に関する。

シリアルデータ伝送を含むポイント・ツー・ポイント多
重通信システムにおいて、伝送経路に沿って位置する１
つまたはより多くのユーザに対してサービスをＩｌ供す
る必要がしばしば生じる。そのようなユーザのためにそ
のポイントのうちの１つに別の設備を設けるよりもむし
ろ、そのユーザの位置においてそのシステムに加えたり
そのシステムから外したりすることのできるこれらのユ
ーザのための１つまたはより多くのチャネルをｌＲ各す
ることが可能であると認識されてきた。これらは、ドロ
ップ・アンド・インサートチャネルとして知られている
。時分割システムにおし蔦て、ドロップ・アンド・イン
サート設計のための典型的なアプローチは、地域的に発
生されたチャネルをデータストリーム内Ｆ正確１位相合
わせしながら、多重構成チャネルからなる主チ１１ネル
の完全なデータフレームの全部または一部分を分解する
ことを含む。

この発明の目的は、データ処理、スループット遅延およ
びハードウェアの複雑さを極４＼化する崎分割多重通信
システムのための■単なドロップ・アンド・インサート
設計を案出することである。

この発明の目的は、データスパン内のシリアルビットス
トリームから導出されるデータクロックおよびチャネル
ストローブを用いて、シリアルビットストリームと同期
してローカル受信およびローカル仏送ディジタルチャネ
ルをオペレートし、かつシリアルビットストリームデー
タまたは＃地的に発生されたシリアル出力のためのデー
タの１１ずれかを選択する論理スイッチ手段によって伝
送データを挿入するドロップ・アンド・インサート設計
によって達成される。このスイッチは、特定のチャネル
のためのローカル伝送データがシリアルピットストリー
ム内のデータに重畳するようにする。

この論理スイッチはデータスパンを連結するデータ入力
および出力端子の閤に接続され、普通は入力を出力に接
続する。しかしこのスイッチはチャネルストローブによ
ってトグルされてローカル伝送チャネルと代わりに接続
され、それによってローカルチャネル内のデータがチャ
ネルストローブの−にどのようなスパンデータにも取っ
て代わる。いくつかのカウンタを用いるタイミング回路
は、データからチャネルストローブパルスを発生する。

遅延ｉｕｉは、スパンデータおよびローカル伝送データ
の両者が同期するようにタイミングをとるために用いら
れる。フレーム内のチャネル数１．１ までのある数のローカル伝送チャネルは、データストリ
ーム内に挿入される。伝送チャネルを挿入するために用
いられるのと同一のチャネルストローブが、受信チャネ
ルを取出すために用いられる。

この発明の効果は、データストリーム内のフレームの完
全な分解は必要ではないがしかし可能であるということ
である。別の効果は、回路の複雑性、ハードウェア、お
よび処理の遅延が極小化されるということである。

以下の説明は、Ｗｅｓｔｅｒｎ　　Ｅ　１ｅｃｔｒｌｃ
　　Ｔ−１゜ＧＴＥ　　Ｌｅｎｋｕｒｔ　　９００１　
Ｂ、　Ｉ　ＴＴのＴ１２４型およびＶ　１ｃＯ１ｌ　　
Ｔ−ｉとして知られているキャリアシステムのような、
２４チヤネルパルスコード変講設計を参照して行なわれ
る。この発明はそのようなシステム（限定されないが、
説明の目的上、このようなキャリアシステムに一致する
記述を行なう。このようなシステムは２４の構成チャネ
ルを含み、各−チャネルは７つのデータパルスおよび１
つの信号パルスからなる８つのパルスを備える。これら
のパルスは、普通は、会話のような伝送されるアナログ
信号をエンコードする。このパルスはまた、ディジタル
信号もエンコードする。一連のサンプルが、信号を再構
成するために用いられる。各チャネル内の８つの２進パ
ルスは、サンプルされた信号の振幅を２進コードで報告
するための振幅を持っている。全２４チヤネルを含む角
型的なフレームの時−長は、１２５マイクロ秒である。

このことは、各チャネルによって占められる時−スロッ
トが約５．２マイクロ秒幅であることを意味する。

この発明の全体像を、第ｉｓを参照して説明する。第１
図においてこの発明の装置はシリアルデータストリーム
内に挿入され、２つのデータスパンを連結する。この２
つのスパンは一方内にのみデータを移動し、かつこの発
明は単一方向性データフローすなわち単純オペレーショ
ンに関してのみ議論される１図示されていない他の２つ
のスパンは、全ニーオペレーションのために反対方向に
データを移−する。

フレーム内に配列されたシリアルなディジタルデータは
、通信リンクのスパン１１から受信インターフェイス装
置１３に入る。受信側において、このスパンはインピー
ダンス整合回路網によって適当に終了され、また入って
きたデータはレピータによって行なわれるようにバッフ
ァされかつ整形される。もし到着データがバイポーラフ
ォーマットすなわち正および負のパルス、またはデータ
およびクロックをエンコードする他のフォーマットにお
けるものであれば、そのデータはユニポーラパルス好ま
しくはＮＲＺおよびクロックパルスに変換される。デー
タ入力手段である受信インターフェイス妓置１３は、エ
ンコードされたクロック信号からデータを分離するため
の回路を含み、そこではクロック開隔はデータ速度すな
わち１゜５４４ＭＨ２割合のパルスである。データは倫
の率を持つてもよい。このクロック信号は、装置におけ
る全＠路をりＰ′ラックるために用いられる。

別のデータおよ−びクロック信号が、ライン１４および
ライン１６上に示されている。これらの両信号は、タイ
ミング回路１７に与えられる。タイミング回路１７は、
第３ａｌを参照して以下に説明されるが、フレームの始
まりを識別し、かつフレームを構成する２４の連続した
チャネルのためにそれぞれ連続した８ピツトのデータご
とに別々のストローブを発生してチャネルを規定するカ
ウンタを備えている。タイミング回路は、チャネルを構
成するパルスの数になるまで、クロックパルスでクロッ
クされてデータビットをカウントする。

その数をカウントした時点で、回路はチャネルストロー
ブパルスを発生する。ストローブパルスは、構成チャネ
ルのｓａｇ幅と同時に起こるタイミングパルスである。

タイミング回路１７によって持込まれるいくらかの遅延
時間Δ丁が存在する。チャネルストローブがフレームと
うまく位相が一致するように、このことは補償されなけ
ればならない。

このようにするために、遅延回路１９がスパン園の主デ
ータ経路に挿入されて、タイミング回路１７によっても
たらされる遅延との一致がとられる。

遅延回路１９は、普通は、８ビツトチヤネルごとに７ク
ロツクパルスの遅延！もたらすシフトレジスタである。

７りロックパルスというのは、タイミング１路１７にお
いて発生されるチャネルストローブにおける遅延とマツ
チングするために必要とされる時間である。タイミング
回路１７から導出されるチャネルストローブは、ライン
２１．２３および２６を通って他の回路に与えられる。

ライン２３はチャネルストローブを各受信チャネルカー
ド２０・・・２２に接続し、チャネルカードごとに１ス
トローブラインが示されている。受信チャネルカードは
、局部的に受信されるべきチャネルのためにのみ設けら
れている。データフレームの完全な局部分解は必要とは
されない。古い換えれば、チャネル１はフレームタイミ
ング回路１７内のチャネル１ストローブパルスの発生に
よってのみストローブされる。受信チャネルカード２０
・・・２２に対して与えられるのと同様のストローブパ
ルスが、伝送チャネルカード３３・・・３５に対して与
えられる。伝送−チャネルカードは、データストリーム
内に局部的に挿入されるべきチャネルのためにのみ設け
られている。構成データチャネル数までの＠囲で、任意
の数のローカル受信および伝送チャネルカードが設けら
れ得る。たとえば、もしフレーム内に２４の構成データ
チャネルがあるならば、２４までの受信および伝送チャ
ネルがそれぞれカードと組合わせて設番フられ得る。受
信チャネルは、適当にタイミングのとられたチャネルス
トローブでストローブされると、受信チャネル内にデー
タを受信する。受信および伝送チャネルカードは、他の
チャネルに影響を及ぼすことなく挿入されまたは除去さ
れ得る。

伝送チャネルは、その最大数がデータフレーム内の構成
チャネル数を越え得ないということ以外は、受信チャネ
ルとその数において対応する必要はない。伝送チャネル
は、送信チャネルが能動化されるのとｒ４ｍの方法で、
ストローブパルスのうちの１つによって能動化される。

受信側カードと同様（、各ローカル伝送チャネルカード
はストローブラインのうちの１つと接続される。伝送チ
ャネルカード３３に対して導出されるストローブパルス
は、論理ゲート４１に与えられる。もしライン４３の制
御信号が論ｌ１１であれば、このゲートの出力はストロ
ーブ出力に従う。次にゲート４１の出力はライン２５（
与えられ、データセレクタ３４はスパンデータではなく
ローカル伝送チャネル３３からデータを選択するように
オペレートする。同様にライン４７のｗ４Ｉｌｌ信号は
ゲート４９からハイレベルの出力が行なわれるようにし
て、データセレクタ３４がローカル伝送チャネル３５か
らデータを選択するようにする。ローカルデータは、ラ
イン３７に沿ってスイッチ３６に対して導出される。こ
の方法においてローカル伝送チャネルは、外部的に発生
される制御信号手段によって、データストリーム内のチ
ャネルと取替えられる。

出力内へのデータの挿入は、ライン４３上の制御パルス
の存在および伝送カードの物理的存在（よって制御され
る。このことは、伝送カードが除去されるときにノイズ
の誤った挿入から出力データを保護する。

ドロップ・アンド・インサート設計がこの発明によるデ
ータ受信および伝送を提供する方法は、第１図の全体に
示されている。填下の記述および図面は、第１図のオペ
レーションおよび回路をより詳細に説明プる。

第２図を参照するとラインインターフェイス回路が図示
されており、受信側装置１３Ｉｉｌ延回路１９、スイッ
チ３６および出力インターフェイス３８を含んでおり、
これらのすべては第１図に示されている。このラインイ
ンターフェイス回路は、入力データライン１１が平衡伝
送ラインであるようにする絶縁変Ｉｌｉ：Ｉ５１を含む
。抵抗５４は、インピーダンス整合をとるための終端抵
抗である。

入力データは、Ｔ−ルピータに与えられる。レピータ回
路５５は、カリフォルニアサニーベイルのＥ　ｗａｒ　
　ｌ　ｎｔａｇｒａｔｅｄ　　Ｓ　ｙｓｔａｖａ、　　
ｌ　ｈａ、によって−造されたＸＲ−０２７７低電圧Ｐ
ＣＭレピータのような、Ｔ−ルビータとして組立てられ
たＬＳＩＩＩＩＩ回路チップである。このチップはディ
ジタルレピータだけではなく、イコライゼーションや増
幅を提供し、またデータ速度と等しいパルス周波数でク
ロックパル・、、スを引き出す。この回路は、観造によ
って供給される装置と講和して接続される。一般的に第
２図に示された型のレピータ＆ｔＰｃＭ多重システムに
おいて周知であり、またディジタルデータからのクロッ
クｆｉ＠の分離も知られている。第２図に示される交流
回路に代わる回路が、同じ機能を行なうために設けられ
てもよい。レピータ回路５５は、バイポーラデータを運
ぶ２つのデータ出力ライン５７ならひにクロックパルス
を運ぶデータ出力ライン５９を備えている。クロックパ
ルスは、他の＠胃にＴＴＬ電圧レベルでクロックパルス
を供給するコンパレータ６０に伝送さ−れる。クロック
パルスは、Ｔ−１ピツトストリームと同期している。デ
ータ出力ライン５７からのデータは、ＯＲゲート６１に
伝送され、そこではユニポーラデータパルスが形成され
る。

ユニポーラデータはシフトレジスタ６２に伝送され、そ
こでデータは第３図のタイミング回路における遅延を補
償道るために、数ビットだけ透電される。期間ΔＴのこ
の遅延は、チャネル内のピット数よりも少なくされるべ
きである。７ビツトの遅延（より所望の結果が連琲され
るということが発見された。シフトレジスタ６２は、ラ
イン６３を通じてフンパレータ６０の出力によりクロッ
クされる。スイッチ３６は、普通は、シフトレジスタ６
２からの遷延されたスパンデータが出力インターフェイ
ス６４に移動され得るように接続され、出力インターフ
ェイス６４ではユニポーラデータはバイポーラデータに
再び変換される。

スイッチ３６は、ライン２５に沿って到着するチャネル
ストローブパルスによってトグルされる。

この状況において、スイッチ出力をライン３７に接＠す
る位置で、ライン２５からのチャネルストローブパルス
がトグルを保持している期間、データスイッチ３６は、
データストリーム内に挿入するためのローカル伝送デー
タを受信するフリップフロップ４４に、ライン３７を通
じて接続される。

フリップ７０ツブ４４は、コンパレータ６０によって発
生されるクロック信号と同期している。同様に７リツプ
７０ツブ４５は、ストローブパルスのその同一のクロッ
ク信号との同期を与える。最後にバイポーラデータは、
ライン７１に沿って現われるスパンデータにとっての適
当なインピーダンスレベルで、出力インターフェイス装
置６４から出カドランス６６に伝送される。

スイッチ３６を制御するチャネルストローブの発生は、
第３図に示された共通ユニットカード上で達成される。

一般的に、第２図に示された型のレピータはＰＣＭ多重
システムにおいて周知であり、またデータ信号からのり
Ｏツク信号の分離もまた知られている。

第３ＦｊＡを参照すると、スパンデータライン１４およ
びクロックライン１６は回路に対する入力信号として見
られる。スパンデータラインは、データ速度でクロック
されるＤ型フリップフロップ７１と接続される。このフ
リップフロップは、クロック周波数で入力データを再発
生しかつ再タイミング合わせするように働く。このフリ
ップ７０ツブ７１の出力は受信側チップ７３と接続され
、受信側チップ７３はデータストリームにおけるフレー
ムごとに１回起こるフレーミングパルスに応答する。こ
のチップは、Ｔ−ルシーバとして知られているロックウ
ェル（Ｒｏｃｋｗａｌｌ　）　８０６０ＬＳＩチツプで
ある。各フレームをマークするこの出力パルスはフリッ
プ７０ツブ７７に対・する入力であり、そこではフリッ
プ７０ツブ７７はクロックライン１６によってクロック
されるので、フレーミングピットはデータ適度で再びタ
イミングがとられる。フリップ７０ツブ７７からの出力
はシフトレジスタ８５に：伝送され、より詳しくは、シ
フトレジスタ８５．９５および１０５を初期設定するよ
うにするＡ８人力に伝送される。、Ｗ４時に７リツプ７
０ツブ７７の出力はフリップフロップ８０に与えられ、
フリップフロップ８０はＯＲゲート８１およびフリップ
フロップ８３と組合わさってリセットライン８６上にリ
セットパルスを発生するように働く。フリップ７０ツブ
８０の他の出力は、入力ライン９０以上のデータ速度で
クロックされているカウンタ９１をリセットするために
用いられる。カウンタ９１はチャネルごとのビット数、
たとえば８でクロックバ：：□ルスを分割するように働
き、それによってチャネルストローブ速度でレジスタを
クロックすることによってシフトレジスタ８５．９５お
よび１０５に対するチャネルストローブを形成する。各
シフトレジスタは８ピツト暢であり、３つのシフトレジ
スタは直列に接続されている。もし１つの出力が１チヤ
ネルの幅に対応するならば、この３つのシフトレジスタ
は２４チヤネルの出力に対応する。一旦シフトレジスタ
８５が初期設定されると、カウンタ９１からのクロック
パルスは、シフトレジスタ８５次にシフトレジスタ９５
次にシフトレジスタ１０５の出力の各々で、連続してチ
ャネルストローブを発生する。各出力ラインはドライバ
１０７と接続されて、チャネルストローブパルスごと（
＾レベル出力電力を与える。各パルスは、第１図に示さ
れた型のチャネル受信または伝送カードに与えられる。

ストローブパルスは、各ドロップ・アンド・インサート
チャネルユ、−ザのために設けられた各伝送カードおよ
び受信カードに加えられる。

第３ａｌｌに示された＃−のｈ置のオペレーションを、
＃Ｉ４図のタイミングチャートを参照して訳明する。（
ａ）は、クロックライン１６に沿ったクロックパルスを
示す。（ｂ）は、ライン１４に沿つた入力ＰＣＭデータ
を示す。（Ｃ）は、ＮＲＺデータへのＰＣＭデータの変
換および（ａ）のクロック速度でのデータ再タイミング
を示す。（ｄ　）は受信側チップ７３の出力を示し、フ
レームのスタートのパルス指示の復旧を示す。Ｉ）はフ
リップフロップ７７の出力を示し、クロックとのフレー
ムパルスの同期を図示している。このパルスは、シフト
レジスタ８５．９５および１０５とクロックフリップ７
０ツブ８０とを初期設定するために用いられる。（ｆ）
＆ｔ１フリップ７０ツブ８０によって形成さるフレーム
リセットパルスを示す。このパルスは、カウンタ９１お
よびクロックフリップ７０ツブ８３をリセットするため
に用し）られる。（ｇ＞はゲート８１とともに７リツプ
７０ツブ８３によって形成されるパルスを示し、このパ
ルスは各フレームごとにシフトレジスタ８５゜９５およ
び１０５をリセットするために用いられる。（ｈ）はチ
ャネルごとのビット数すなわち８で分割されているＩＩ
換されたクロックパルスを示す。この分割機能は、カウ
ンタ回！１９１によって実行される。（＋　＞はカウン
タ回路９１の出力であってチャネルクロックを示し、チ
ャネルクロックはシフトレジスタ８５．９５および１０
５をクロックするた−めに用いられる。これらのシフト
レジスタの出力はストローブパルスであり、（ｊ）。

（ｋ）および（１）によって示されており、ＰＣＭデー
タストリーム内の２４チヤネルスロツトと直接に対応す
る。

第４ｂ図の中央において遅延時間ΔＴｔｆｉ見られ、そ
こでは丁−１ビツトストリーム内の第１ピツト聞の間隔
の差がチャネル１ストローブパルスを基準として示され
ている。この理由のため、１２図におけるシフトレジス
タ６２は遷延を補償するために用いられる。

第５図を参照すると、データ挿入のためのタイミングチ
ャートが示されている。（ａ）は、第２図におけるクロ
ックライン１６に沿ったクロックである。（ｂ　）は、
ゲート６１から現われて共通の装置に伝送されるデータ
を示す。（Ｃ）は、シフトレジスタ６２からの遅延され
たＰＣＭデータを示す。この遅延データは、ステッチ３
６に：与えられる。しかしこのスイッチは、（ｅ）に示
されるように、ライン２５に沿ったチャネルストローブ
によってトグルされる。このようなストローブは、（ｄ
　）に示されるようにデータを挿入する。

この発明の１つの効ｌｌ！は、この発明が単一通信チャ
ネルのような限られたサービスのみを必要としている遠
隔のユーザに対する通信サービスを与えるために用いら
れ得るということである。明らかに、そのような遠隔の
ユーザに対して電話中央局からケーブルを設けることが
必要であった。今は、もし多重通信チャネルが遠隔のユ
ーザの近くｋあれば、マイクウェーブリンクを通じての
ようｋ、そのリンクはここに説明されたデータスイッチ
および電気回路によってＩＩ＠される２つののスパンに
分割され得る。今は、通信チャネルは適正なコストで遠
隔のユーザに対して設けられ得る。

【図面の簡単な説明】

第１図は、この発明の通信システムを示すブロック図で
ある。 １２図は、対向した通信リンクスパン調（介在するデー
タ経路とともに、第１図に示された通信システムのライ
ンインターフェイス部のブロック図を示す。 第３図は、１４２図におけるデータスイッチをオペレー
トするためのチャネルストローブを発生するために用い
られる共通ユニットロ路カードのブロック図である。 第４図は、第３図の共通ユニット回路カードのためのタ
イミングチャートである。 第５図は、１２１！ｌに関するデータ挿入のためのタイ
ミングチャートである。 特許出願人　ディジタル・マルチプレックス・アソシエ
イツ 代　　理　　人　　弁理士　　深　　見　　久　　部（
ほか２名） 手続補正−（方式） 昭和５８年１月２７日 特許庁長官殿 １、事件の表示 昭和５７年特許顧第　２０８３８２　　ｊ）２、発明の
名称 ドロップ・アンド・インサート多重ディジタル通信シス
テム３、補正をする者 事件との関係　特許出願人 住　所　　アメリカ合衆国、カリフォルニア州、オーク
ランドグランド・アベニュ、１８０ 名　称　　ディジタル・マルチプレックス・アソシエイ
ツ代表者　　エドガー・エム・バトナー ４、代理人 住　所　大阪市北区天神橋２丁目３番９号　八千代第一
ビル電話　大阪（０６）３５１−６２３９　（代）氏名
弁理士（６４７４）深見久部 ５、補正命令の日付 自発補正 ６、補正の対象 願書の４．特許出願人の代表者の欄、図面、委任状およ
び訳文 ７、補正の内容 （１）願書の４．特許出願人の代表者の−に「エドガー
・エム・バトナー」を補充致します。 その目的で新たにＩＩ報した訂正願書を添付致します。 （２）濃墨で描いた図面を別紙のとおり補充致します。 なお、内容についての変更はありません。 （３）委任状および訳文を別紙のとおり補充致します。 以上

Claims (15)

【特許請求の範囲】
1. （１）　シリアルデータ通信リンクにおけるスパンの調
   で用いるためのゲイジタル通信システムであって、 多重ディジタル、多重チャネル、シリアルデータストリ
   ームを運５１値リンクにおけるスパンと接続されるデー
   タ入力および出力手段と、前記データ入力および出力手
   段の間に接Ｉ！されるデータスイッチとを備え、 前記スイッチは通例前記データ入力手段を前記出力手段
   に１ｉＩＩシ、 前記スイッチは前記データ入力手段からまたはローカル
   伝送チャネルからデータを選択するためのセレ゛クタを
   備え、 ―旧データ入力手段と＊＊されてデータからチャネルス
   トローブパルスを発生するタイミング回路手段をさβに
   備え、 予め選択されたストローブパルスは前記スイッチに伝送
   され、 画一セレクタおよび前記タイミング回路とｍ絖されるロ
   ーカル伝送チャネルをさらに備え、前記チャネルは前記
   データスイッチを通って予め選択されたストローブパル
   スに応答してデータストリーム内に押入されて、それに
   よって前記挿入されたローカル伝送チャネルは前記予め
   選択されたストローブパルスの関に前記通信リンク内の
   いかなるデータとも取って代わり、 前記データ入力手段と前記スイッチとの−に挿入されて
   前記データストリームのシリアルデータを前記チャネル
   ストロ−７パルスと同期さ電る迩延手段をさらに曽える
   ディジタル通信システム。
2. （２）　前記タイミング回路手段は直列にＩＩ＠される
   複数のカウンタを備え、 前記各カウンタは前記多層チャネルデータのスリドーム
   のチャネルに対応し、 前記各カウンタはチャネル内のデータビット欽のカウン
   トに応答してチャネルストローブパルスを特徴する特許
   請求の範囲第１項記載のディジタル通信システム。
3. （３）　前記タイミング回路手段は、前記カウンタと接
   続されてＰＣＭデータを前記カウンタに入る前にＮＲＺ
   フォーマットに変換する第１の７リツプ７０ツブと、前
   記第１の７リツプ７０ツブと接続されて前記ＮＲＺフォ
   ーマットデータを前記クロックパルスとタイミング合わ
   せする第２の７リツプ７０ツブとをさらに備える、特許
   請求の＠８１１２項記載のディジタル通信システム。
4. （４）　前記タイミング回路は、チャネル内のデータビ
   ット数で分割される前記クロックパルスの速度でカウン
   タクロックパルスを発生するためのパルス分割−をさら
   に備える、特許請求の範囲第２項記載のディジタル通信
   システム。
5. （５）　前記遅延ａｉｇｔ＆ｔ、チャネル内のビット数
   よりも少ないかまたは―、しい遅延を有するシフトレジ
   スタである、特許請求の範囲第１項記載のディジタル通
   信システム。
6. （６）　前記データスイッチは、第１のゲート手段と接
   続されてチャネルストローブパルスの受信に応答してロ
   ーカル伝送チャネルを伝送する第１の出力と、第２のゲ
   ート手段と接続されて前記チャネルストローブパルスの
   受信に応答して前記データストリームを止める第２′の
   出力とを有するチャネルストローブフリップフロツブを
   備える、特許請求の範囲第１項記載のディジタル通信シ
   ステム。
7. （７）　前記各ローカル伝送チャネルは前記データスイ
   ッチセレクタと接続される制御ライン入力および出力を
   有するゲートを備える除去可能な回路カード上に＠置さ
   れ、それ（よって前記ａ腸カードの除去が前記制御ライ
   ンを雑音から保護する、特許請求の範囲第１項記載のデ
   ィジタル通信システム。
8. （８）　シリアルデータ通信リンクにおける第′□１　
   ・、□ １および第２のスパン閤に用いるためのディジタル通信
   システムであって、 通信リンクの第１のスパンと接続さ訃て多重チャネルＰ
   ＣＭデータのストリームを受信・しかつ前記ＰＣＭデー
   タからクロックおよびデータパルスを導出するデータ入
   力手段と、 前記データ入力手段と接続されて前記多重チャネルＰＣ
   Ｍデータの各チャネルに対応して前記クロックおよびデ
   ータパルスからチャネルストローブパルスを発生するタ
   イミング回路手段と、通信リンクの第２のスパンと接続
   されて前記第２のスパンへＰＣＭデータの前記ストリー
   ムを伝送するデータ出力手段ｉ、 少なくとも１つの番号の付けられたローカル伝送および
   受信チャネルとを備え、 前記各番号の付けられたローカル伝送および受信チャネ
   ルは前記タイミング回路手段と接＠されて前記チャネル
   ストローブパルスを受信し、前記各番号の付けられた受
   信チャネルは前記データ入力手段とＩＩｍされかつ前記
   Ｉ＠の付けられた受信チャネルの数ｉ対応するチャネル
   ストローブパルスの受働に応答してオペレートし、それ
   によってＰＣＭデータのストリームから受信データのチ
   ャネルを取出し、 前記データ入力手段を第１の位置で前記データ出力手段
   に接続しかつ番号の付けられたローカル伝送チャネルを
   第２の位置で前記データ出力手段に接続するデータスイ
   ッチをさらに働え、前記データスイッチは、前記番号の
   付けられた伝送チャネルの数に対応するチャネルストロ
   ーブパルスの受信に応答して前記第１の位置から前記１
   ２の位置へ前記スイッチを変換しそれによってＰＣＭデ
   ータのストリーム内へ伝送データのチャネルを挿入する
   セレクタ手段を備え、 前記データ入力手段と前記データスイッチとの−に挿入
   されて前記データストリームのシリアルデータを前記チ
   ャネルストローブパルスと同期させる遅延手段をさらに
   備えるディジタル通信システム。
9. （９）　前記タイミング回路手段は１殉に接続される複
   数のカウンタを備え。 前記各カウンタは前記多重チャネルデー☆めスリドーム
   のチャネルに対応し、 前記各カウンタはチャネル内のデータビット数のカウン
   トに応答してチャネルストローブパルスを特徴する特許
   請求の範囲第８項記載のディジタル通信システム。
10. （１０）　前記タイミング回路手段μ、前記カウンタと
    接続されてＰＣＭデータを前記カウンタに入る前にＮＲ
    Ｚフォーマットに変換する第１の７リツプフロツプと、
    前記第１のフリップ７０ツブと１！統されて前記ＮＲＺ
    フォーマットデータを前記クロックパルスとタイミング
    合わせする第２の７リツプフロツプとをざらに儂える、
    特許請求の範囲第９１１記載のディジタル通信システム
    。
11. （１１）　前記タイミングａ路は、チャネル内のデータ
    ビット数で分割される前記クロックパル・スの適度でカ
    ウンタクロックパルスを発生するためのパルス分割器を
    さら（備える、特許請求の輪１ＩＩＩ９１１［記載のデ
    ィジタル通、、ｉ−システム。
12. （１２）　論記通延闘酪は、チャネル内のピット数より
    も少な０かまたは等しい遅延を有するシフトレジスタで
    ある、特許請求の一重鎖８項記載のディジタル通信シス
    テム。
13. （１３）　前記データスイッチは、第１のゲート手段と
    接続されＣチャネルストローブパルスの受信に応答して
    ローカル伝送チャネルを伝送する第１の出力と、第２の
    ゲート手段と接続されて前記チャネルストローブパルス
    の受信に応答して前記データストリームを止める第２の
    出力とを有するチャネルストローブフリップ７０ツブを
    備える、特許請求の範囲第８ＩＪＩ記幀のディジタル通
    信システム。
14. （１４）　前記各ローカル伝送チャネルは前記データス
    イッチセレクタと接続される制御ライン入力および出力
    を有するゲートを１える除去可能な回路カード上にニー
    置され、それによって前記回路カードの除去が・前記ｍ
    ｅラインを雑音から保護する、特許請求のＩｉｍ第８項
    記載のディジタル通信システム。
15. （１５）　前記タイミング回路手段は前記伝送および受
    信チャネルの両方にＩ続されてそれらに対してストロー
    ブパルスを伝送し、それによって１つのストローブパル
    スが番号の付けられた受信チャネルおける受信および９
    ４応する番号の付４すられた伝送チャネルからの伝送を
    同時に可能とする、特許請求の＠■第８項記載のディジ
    タル通信システム。