JPH0787447B2

JPH0787447B2 - 同期の直列伝送媒体を利用するシステム

Info

Publication number: JPH0787447B2
Application number: JP61301102A
Authority: JP
Inventors: ポール・エイチ・スコット
Original assignee: アドバンスト・マイクロ・デイバイシズ・インコ−ポレ−テツド
Priority date: 1985-12-18
Filing date: 1986-12-17
Publication date: 1995-09-20
Anticipated expiration: 2010-09-20
Also published as: JPS62157430A; US5079770A

Description

【発明の詳細な説明】［発明の背景］ 1.［発明の分野］この発明は一般に、データを送信および受信するための
電子システムに関するものであって、特に入力として、
非同期の並列フォーマットデータを受取り、同期の直列
伝送媒体で受入れることができるフォーマットで前記デ
ータを伝送し、そして伝送されたデータを出力のための
並列のフォーマットに変換するシステムおよび構成要素
に関するものである。

2.［関連技術分野の説明］万能非同期受信器送信器（UART）および変復調装置のよ
うな、標準の遠隔通信インターフェイス装置を含む多く
の装置では、それらの内部のアーキテクチャを簡単に
し、高速の動作を可能にするために同期の並列入力／出
力（I/O）クリテリアを採用する。そのような装置に、
および／またはそのような装置からそしてそのような装
置の間で並列入出力を転送または送信することがしばし
ば必要である。現在の一使用方法は、ケーブルの各導体
が並列入力または出力の１つに専用とされる、伝送媒体
として並列ケーブルを採用する。この装置は不満足なも
のであることが証明され、特にラインの長さおよび入力
および出力の数が増加するが、この理由としては配線相
互接続ハードウェアの要求、導体のカウントの増加、コ
ストの増加および信頼性の低下などが挙げられる。

さらに、上位システムの間（たとえば２つのマイクロプ
ロセッサの間）を移行する並列フォーマットメッセージ
トラフィックおよび制御情報は、各々が、たとえ異なる
データ速度で並列データのこの異種の型が走るとして
も、典型的には並列ケーブルの個々の導体を占有する。
これはさらに信頼性およびコストの両方にマイナスの効
果を有するハードウェア要求を増加させる。

異種の並列データをマルチプレクス処理し、そしてマル
チプレクス処理されたデータを１つの直列インターフェ
イス上に伝送するための直列フォーマットに変換するこ
とが、前述の問題を減じ、通信ノードの間のより長い距
離を可能にするために望ましい。

非同期並列入出力が直列の通信リンクとインターフェイ
スされることを可能にする装置が周知であり、そして使
用されている。周知の方法および装置は２つの広いカテ
ゴリに入り、１つは非同期直列インターフェイスを用
い、そしてもう１つは同期直列インターフェイスを用い
る。

非同期直列インターフェイスは、媒体上で交信されるデ
ータの各バイトは再同期化されなくてはならないのでこ
れを扱うことは困難であり、最大データ速度を制限す
る。たとえば万能同期非同期受信器送信器（USART）で
の現存している同期直列インターフェイスはそれらが同
期データを要求するので問題がある。このデータはホス
トシステムまたはインターフェイス装置によって供給さ
れ得、そして通常インターフェイスプロトコルによって
特定される。これは並列／直列インターフェイスを設計
するときに制約が付加され、設計者にとってインターフ
ェイスが「不透明」なものになる。

以前に述べられた問題に加えて、直列伝送のための異種
の並列データのマルチプレクス動作およびデマルチプレ
クス動作は、典型的にはインターフェイス装置の外部で
行なわれる。これらの外部処理はさらに、システムの複
雑さ、コストおよび不透明さを増加させ、この理由とし
てはホストシステムとインターフェイス装置の間に付加
のハードウェアを挿入する必要があるからである。同じ
配線上でいくつかの送信システムからデータ源をマルチ
プレクス動作させる周知の装置（コンピュータシステム
の３状態バスアーキテクチャで典型的である）でのさら
なる複雑さが、オンとオフを切換えることが可能なバス
制御器／調停器、ソフトウェア資源、およびライン駆動
器で必要となる。

最後に、多くの市場で入手可能なUART、USART、変復調
装置などは８ビットデータ入力および出力を有する。よ
り長いデータパターンを送信および／または受信するこ
とが時には望ましく、これらはそのとき専用ハードウェ
アを必要としたり、またはパターンをパスするためのい
くつかの「ワード」の送信を必要とする。

［発明の要約］先行技術で遭遇される問題を克服するために、この発明
の好ましい実施例に従って、非同期で異種の可変幅の並
列データパターンを入力として受取り、そして同期の高
速の直列リンクで用いるのに適したフォーマットでデー
タを直列の伝送する送信器チップを含むシステムが開示
される。

送信器チップは、異種のデータの型の間で内部で、そし
て自動的に切換わり、外部のマルチプレクス装置および
プログラミング資源の必要性をなくす。

システムは、リンクから直列のデータを受取り、送信器
によって行なわれた処理を逆にすることができる、受信
器チップをさらに含み、すなわち受信器はシステムにも
ともと入力された異種の可変幅の並列データを、内部で
そして自動的にデマルチプレクスし、そして出力するこ
とができる。受信器はさらに出力データを型で同定する
ように動作する。

送信器および受信器のチップは両方とも、モジュール
で、カスケードされてもよく、そのため非常に様々な並
列データパターンが、単一の直列インターフェイスを共
有して操作、送信および受信され得る。いかなるバス制
御器調停器やソフトウェアまたはスイッチ可能なライン
駆動器も必要とされない。さらに、システムはシステム
の介在なしにユーザのデータのストリングの間でそれ自
身自動的に同期する。実際、開示されたシステムは事実
上ユーザにとって透明である。

この発明の主たる目的は、非同期で異種の可変幅の並列
データパターンを入力として受取り、ユーザにとって透
明な態様で内部で異種のデータをマルチプレクスし、そ
れを直列の伝送に準備した後に、同期の直列リンク上で
データを伝送するためのシステムを提供することであ
る。

この発明のさらに他の目的は、ユーザにとっ透明な態様
で、同期の直列リンク上でデータを受取り、内部でその
データをデマルチプレクスし、そして型で同定された、
もともと入力であった並列のデータパターンを出力とし
て再び作り出すシステムを提供することである。

この発明のさらに他の目的は、非常に様々な並列のデー
タパターンが単一の直列インターフェイスを共有して操
作、送信および受信されることを可能にするために、カ
スケード接続されてもよいモジュールの送信器および受
信機構成要素からなるシステムを提供することである。

この発明の他の目的、特徴および利点は以下の詳細な説
明と、すべてにわたって同じ参照番号が対応する部品を
示している添付の図面を考慮すると明らかになるであろ
う。

［発明の詳細な説明］この発明の特定の実施例に詳細な参照がなされ、これは
この発明を実施するために発明者によって現在考えられ
ている最良のモードを例示している。代わりの実施例も
また簡単に適度に説明されている。

第１図はこの発明を利用するデータシンクに結合される
データ源を示すブロック図である。２つの型の信号は示
される具体例に従えば、それぞれブロック101および102
によって示されるコマンド論理およびデータ源を含むホ
ストシステムからの出力として示されている。ホストシ
ステムのこれらの部分は非同期に信号を出力することが
仮定され、そして信号は異種であることが仮定される。
たとえば、これより以下は「COMMAND」データと呼ばれ
る制御信号は、或る速度でコマンド論理から出力され
得、一方これより以下「DATA」データと呼ばれるメッセ
ージトラフィックは別の速度でデータ源から出力され得
る。ホストシステム自身はマイクロコンピュータ、遠隔
通信インターフェイス装置などであり得、そしてこれは
システムに入力され、そしてシステムから出力される非
同期で異種の並列フォーマットデータを出力および／ま
たは受信するための手段を示すという点においてのみ、
この開示の目的において意義深い。

第１図のブロック図はコマンド論理ブロック101からの
Ｍ個の並列出力と、データ源102からのＮ個の付加の出
力を示す。この発明の好ましい実施例に従えば、Ｎ＋Ｍ
は12で設定され、それぞれDATAのＮは８、９または10ビ
ットであり得、COMMANDのＭは４、３または２ビットで
あり得る。DATAのためのあり得る値を選択する理由は標
準の通信システムは従来データのために１個または２個
のパリティまたは制御ビットで８ビットのバイト（また
はそれの倍数）を利用するからである。この発明の好ま
しい実施例で採用されたコマンドの組はすべて正当なコ
マンドを特定するために２ないし４ビットしか必要とし
ない。Ｍ、Ｎおよび12に等しいＭ＋Ｎの選択は任意の値
であり、これはここで好ましい実施例を支持するが、こ
の発明の範囲および精神から逸脱することなく異なるこ
ともあり得ることが当業者にとって明らかとなろう。

第１図のＭ＋Ｎ信号は、送信器装置103に並列に入力さ
れて示される。非同期入力のデータ幅は可変であり、そ
してユーザによって、好ましい実施例が許容する８、９
または10ビットから選択されることができるのが示され
るであろう。

送信器103および受信器104は同期直列伝送媒体107で結
合され、これより後に詳細に説明される新規のシステム
の１つの一般化した局面を示す。システムは１個または
２個以上の送信器と１個または２個以上の受信器を含
み、種々のモードで動作し、そして１個または２個以上
の直列リンクを利用して示されるであろう。今のところ
は、送信器103は同期リンク107を用いるために要求され
る並列／直列変換を行ない、そして受信器104は第１図
に示されるデータのための直列／並列変換を行なう処理
を逆にするといえば十分である。

最後に、第１図はＭ個のCOMMAND信号およびＮ個のDATA
信号は送信器103に入力されたのと同じ並列フォーマッ
トで受信器104から出力されるのを示し、その出力は型
で識別され、コマンド論理105およびデータシンク106に
適切に送られる。

開示されたシステムがどのように動作するかをよりよく
理解するために、送信器103としての役割を果たすに適
切な送信器の詳細な説明がまず述べられる。この発明は
送信器の好ましい実装の配置および詳細な機能説明、そ
の種々の動作モードおよびシステムでのあり得る形態の
説明、および時間方向で送信器を通るデータの流れを視
覚化するためのタイミング図の呈示を含むであろう。

送信器の説明に引き続いて、受信器104としての役割を
果たすのに適切な受信器が同様の態様で説明されるであ
ろう。

送信器と受信器の説明が一緒にされて完全に新規のシス
テムの動作を説明することになろう。

1.［送信器］第２図はこの発明の好ましい実施例に従って実装された
送信器チップのためのピンの図である。選択されたパッ
ケージは、それがユーザのPCボードで最もわずかな空間
しか占有せず、そしてコストも最小であるので28のピン
のプラスチックの有鉛のチップキャリヤ（PLCC）であ
る。選択するパッケージおよびピンの数などは開示され
たシステムの所望の応用に合うように変えられてもよい
ことは当業者にとって明らかであろう。

12のDATA/COMMAND入力が12のライン入力、201として第
２図に示されている。これらはホストシステムからの12
の信号であって、好ましい実施例に従えばそれぞれDATA
の８、９または10ビットそしてCOMMAND情報の４、３ま
たは２ビットであり得る。第２図にはまた、１ストロー
ブ（STRB）入力202、1ACK出力203、1CLOCK入力／出力20
4、出力205として示される２差動直列ECL出力、直列ECL
入力206、２クリスタル（XTAL）ピン207および208、１
フィルタピン209、１データモード選択（DMS）入力21
0、１カスケード／ローカルモード選択（CLS）入力21
1、3VCCピン212、２設置ピン213の、合計28のピンが示
される。入力および出力の目的は第３図を参照して考察
されるが、これは第２図に示されるように、実装される
とき送信器103を示すために図面に引き続き用いられて
いる論理記号を示す。

第３図のDATAピン０ないし７はホストシステムから並列
メッセージトラフィック（DATA）を受取る。送信器103
はこれらの入力を以下に説明される態様でラッチし、コ
ード化し、そして送信するであろう。

第３図のピンＡは、第３図の「DMS」ピンとして示され
るデータモード選択ピンの状態すなわちそこに印加され
る電位に依存して、DATA入力としての１ビットかまたは
COMMAND入力としての１ビットのどちらかを受取るピン
である。DMSピンの目的および種々の状態は第３図を参
照してこれより後に詳細に説明される。ピンＢもまたDM
Sピンの状態（電位）の依存して、DATA入力のうちの１
ビットまたはCOMMAND入力のうちの１ビットのどちらか
を受取るであろう。

第３図のCOMMANDピン１および０は、ホストシステムか
ら並列のCOMMAND情報を受取る。

DATAはＡおよび／またはＢが、COMMANDまたはDATA入力
として役割を果たすかどうかに依存して幅が８、９また
は10のいずれかであり得る。同様に、そしてその結果CO
MMANDは幅が４、３または２ビットのいずれかになろ
う。

この実施例においては、COMMANDデータはDATA入力のパ
ターンの代わりに送信器103によってラッチ、コード化
および送信され、すなわちCOMMANDデータはDATAデータ
より高い優先権を有することを規定されている。たとえ
ばコマンドビットがすべて「ロー」の「空の」コマンド
は送信器103によって自動切換の信号を送り、DATA入力
パターンを受取るように用いられてもよい。

第３図のSTRBで示されるストローブ入力は、この発明の
好ましい実施例では信号であると規定され、これは送信
器103に提示されたDATAまたはCOMMAND入力が送信器にラ
ッチされることを引き起こす。入力ストローブ信号の立
ち上がり端縁は、選択によって適当な入力が送信器103
にラッチされることを引き起こすと仮定されるであろ
う。STRBがラッチ処理を始める態様が第７図を参照して
これより後に詳細に説明される。

この発明の好ましい実施例に従えば、送信器103への前
述の入力のすべてはTTLコンパチブルである。

第３図はまた（「肯定応答」に対して）ACKと記された
出力ピンを示す。この出力は入力DATAまたはCOMMANDが
送信器チップに置かれた入力ラッチによって受取られた
後、ストローブ入力の立ち上がり端縁に続いて立ち上が
るために選択される。ACKは入力ラッチが入力データを
含むとき立ち上がるであろう。送信器103の機能説明と
第７図の説明とに関連して以下のことが理解されるであ
ろう。すなちわ、もしもまず入力ラッチに与えられたデ
ータが送信器におけるさらなる処理のために移される機
会を持つ前に、ストローブ入力が２回目に受取られるな
らば、ACKは遅延されることが理解されるであろう。ACK
出力はまたストローブ入力の「ロー」に応答して立ち下
がるように設計されている。この発明の好ましい実施例
に従えばACK出力はTTLコンパチブルである。

第３図はまた、TTLコンパチブル双方向のクロックピン
を示す。この発明の好ましい実施例に従えば、この入出
力ピンはすべての内部の論理を駆動させるためにクロッ
ク基準を供給し、そして送信器103のような送信器が一
緒にカスケードされるとき同期を与える。

この際いくつかの基本的な規定がなされ、送信器がどの
ように動作するかを理解する際に有用であろう。

このセクションで用いられる送信器を説明する言葉の
「上流」および「下流」は、２つの直列に接続された送
信器の関係および直列の伝送媒体への近接具合を説明す
る。上流の送信器はその下流の隣接するものより伝送媒
体から遠くにあると規定される。

送信器について述べるとき、「LOCAL」モードおよび「C
ASCADE」モードはその２つの起こり得る動作モードを示
す。

LOCALモードでは、送信器は直列伝送媒体に直接結合さ
れる。このモードは送信器が幅が１パターン広いデータ
パターンを獲得し、それを私用直列リンクに送るために
用いられているとき最も有益である。

CASCADEモードでは２個または３個以上の送信器が含ま
れる。１つの送信器がLOCALで動作する一方、CASCADEモ
ードで動作していると言われている他方の送信器は直列
につながれ、LOCALモード送信器より上流にある。CASCA
DEモードは、究極的に単一の共有の直列リンクに送信さ
れるべき多くのパターン幅があるデータパターンの獲得
および転送を可能にするには、最も有益である。

ここでCLOCKピンの説明に戻る。ピンは送信器がLOCALモ
ードのとき出力として可能化される。出力はオンチップ
クリスタル発振器の周波数で動作する自走クロックとし
ての役割を果たす。CASCADEモードでは、CLOCKピンの出
力は不能化され、そしてピンは入力のみの働きしかしな
い。

CLOCKの信号は内部の、すなわちオンチップの位相ロッ
クループ（PLL）マルチプレクサを基準として用いら
れ、そしてここで示されるように、カスケード送信器の
ための同期基準として用いられてもよい。送信器のため
に内部状態機械として働くマスタカウンタはクロック信
号の立ち下がり端縁に同期化される。マスタカウンタの
動作および機能は、一部が送信器のクロック発生器の機
能説明のところで、そして一部が第８図の説明でこれよ
り後に説明されるであろう。

第３図はこの発明の好ましい実施例に従って直列データ
入力を受取るように働くSERINピンを示す。これは＋5.0
Vを基準としたECL電圧の揺れを受取るECLコンパチブル
入力であるように選択される。このピンは、いかなる上
流の送信器のSEROUT＋出力ピンにも（これから後第３図
を参照して説明される）に直接結合され、上流の送信器
が存在しないときは、いかなる入力もSERINピンで受取
られない。

第３図で示される２つの出力ピンはSEROUT＋およびSERO
UT−と記されている。これらのピンは差動直列データを
出力する。これらの差動ECL出力は＋5.0Vを基準としたE
CL電圧レベルでデータを発生する。この発明の好ましい
実施例に従えば、出力は分離コンデンサを介して50オー
ムの終端ラインを駆動することができる。以前に示され
たように、SEROUT＋は下流のいずれかの送信器のSERIN
ピンに結合され、そして下流の送信器が存在しないとき
SEROUT＋およびSEROUT−は第１図に示される媒体107の
ような同期直列伝送媒体に結合される。

第３図はさらに４個のピンX1、X2、DMSおよびCLSを示
し、これらは「非論理」ピンである。X1およびX2はXTAL
入力ピンであって、第２図にピンX1およびX2に接続され
て示される並列共振クリスタルの基準周波数で発振する
オンチップ発振器に接続される。

この発明の代わりの実施例に従えば、X1はまた外部の周
波数源によって駆動されてもよい。

以前に示されたようにDMSピンは、DATAパターン幅を選
択するために用いられてもよく、これはその結果COMMAN
Dパターン幅を決定する。この発明の好ましい実施例に
従えば、DMSが接地（GND）に配線されると、送信器はCO
MMANDが４ビットで、DATAが８ビット幅であることを仮
定する。DMSがVCCに配線されると、DATAは９ビット幅
で、COMMANDが３ビット幅であることを仮定する。もしD
MSが浮動したままであるならば（または1/2VCCで終端と
されるなら）、COMMANDが２ビットでDATAは10ビット幅
であることが仮定されるであろう。

こうして、DMSは送信器が処理することできるDATAの可
変の幅を収容するためにシステムのユーザによって配線
されてもよい。

最後の非論理ピンであるCASCADE/LOCAL選択（CLS）ピン
は動作の送信モードを選択するために利用される。VCC
に配線されるとき、送信器はそれがカスケードされ、下
流の隣接するものを有することを仮定する。このモード
では送信器は非ゼロ復帰（NRZ）データを出力する機能
を果たし、そしてクロックの信号源は別の送信器である
ことが仮定された外部の信号源であろう。

この実施例においては、そして発明の範囲を制限するこ
となしに、送信器はそれらのSEROUT＋およびSEROUT−出
力でNRZデータを発生し、そしてNRZデータをそれらのSE
RINピンで受取るが、この場合LOCALモードで動作する送
信器は除く。LOCALモードでは、送信器は直列リンク上
のデータ伝送のために採用されるコード化の規約に従う
ために「１」についての非ゼロ復帰逆転（NRZI）データ
を出力する。これらの規約はこれより後に詳細に論じら
れる。

CLSが接地に配設されると、送信器はそれが直接伝送媒
体（LOCALモード）に結合されることを仮定する。

最後に、CLSが浮動すると、送信器は検査モードに入
る。この発明の好ましい実施例に従えば、送信器の内部
回路は、オンチップクロックマルチプレクサが切換えら
れ、そして内部の論理が直接X1からクロック動作され
て、このモードで検査されてもよい。

VCCへの３つの接続、GNDへの２つの接続およびフィルタ
ピンが第３図には示されていないが第２図で参照され
る。

VCC接続はTTL入出力回路に電流を供給するTLL VCCと、
ECL出力回路に電流を供給するECL VCCと、内部の論理
およびアナログ回路のすべてに電流を供給するCML VCC
である。TTL VCC、ECL VCCおよびCML VCCはすべて互
いから分離しており、内部の雑音結合を減じるが、この
発明の好ましい実施例に従えば、共通の外部の5V供給源
に接続されるであろう。

GND接続は、TTL入出力回路によって用いられるTTL GND
と、すべての内部論理およびアナログ回路によって用い
られるCML GNDである。これらの２つの接地は内部の騒
音結合を減じるために別々にされているが、この発明の
好ましい実施例に従えば共通の外部の接地基準に接続さ
れる。

第２図に示されるフィルタピンは、ローパスフィルタが
PLL周波数マルチプレクサに加えられることを可能にす
るために用いられてもよい。そのようなフィルタは比較
的非臨界的な接地に至るコンデンサからなる。

送信器103の機能説明は第４図、第５図、第６図、第７
図、第８図および第９図を適当に参照してここで提示さ
れる。

第４図は２つの送信器の具体例を示し、各々はホストシ
ステムと私用直列リンクの間に置かれ、各送信器はLOCA
Lモードで動作するように設定される。

第５図は幅の広いデータパターンを編成し、単一の直列
リンクを共有するカスケード送信器の具体例を示す。

第６図は送信器チップ103の集積回路の機能ブロック図
を示し、第３図のピンで示されるのと同じ入力および出
力を示す。

第７図、第８図および第９図は第６図の部分の説明を助
ける。

第４図を参照すると、システム401およびシステム402の
２つのホストシステムが示され、それらの各々は、それ
ぞれ送信器405および406に入力を与えているのがわか
る。ホストシステム401はDATAの８ビットを送信器405に
入力するのが示され、そして送信器405のDMSピンは８ビ
ットモードを意味するGNDと等しいのが示される。COMMA
ND入力はこの場合４ビット幅であることに気付くべきで
ある。送信器405および406のいずれもそれらのSERINピ
ン上に入力を有さず、そして両方の送信器のCLSピンは
接地され、LOCALモード動作を意味することもさらに気
付くべきである。両方の送信器は直接に別々に私用の直
列リンク410および411に結合され、すなわち両方の送信
器は実際LOCALモードであることに注目されたい。

送信器406のDMSピンはVCCに接続され、送信器406がホス
トシステム402からDATAの９ビットとCOMMANDの３ビット
を受取るべきことを示すことにもまた気付くべきであ
り、これは実際場合に応じて示される。

各ホストシステムの一部分として示される別々のデータ
経路の制御論理は、送信器405および406のSTRBおよびAC
Kピンに結合されることにもまた気付くべきである。こ
の論理はこの発明の部分を構成するわけではないが、
（ａ）入力がDATA/COMMANDピンで提示されているとき、
STRBのストローブ信号を送ることで送信器に信号を送
り、そして（ｂ）入力が送信器によって受取られると、
ACKの肯定応答を受取る機能を果たす。ACKの出力がどの
ように、そしていつ発生されるかを含めて、送信器がス
トローブ信号に応答する態様が第７図を参照にしてここ
で詳細に説明される。

最後に、送信器405のCLOCKピンが（CLSはローであるの
で）出力として可能化され、そして送信器405を駆動す
るのみならず、そのX1ピンを介して送信器406も駆動す
る示された具体例に用いられていることに気付くべきで
ある。

第５図を参照すると、ホストシステム501、502および50
3（それらのすべては共通のデータ経路制御論理504を共
有して示される）は送信器505、506および507の各々に
並列にDATAの８ビットとCOMMANDの４ビットを別々に入
力するように設定される。送信器505、506および507は
すべて共通のSTRB入力を有し、すなわちデータは実際、
送信器に３つのパターン幅で入力される。

送信器506からデータ経路制御論理504までの単一のACK
出力は、すべてのカスケードされたデータ（すなわちこ
の場合全部で３つのパターン）は直列につながれた送信
器を介して伝播され、新しいデータが以前に入力された
情報に重ねて書込むことなく受取られるようにホストシ
ステムに信号を送るために用いられる。それによってAC
Kが出力される、すなわち適切な時間で立ち上がること
を引き起こされる態様は、第７図を参照してここで詳細
に説明される。

直列リンク508に最も近いLOCALモード送信器は、そのCL
Sピンが接地され、一方上流の送信器はCLSがVCCに接続
され、それらは実際CASCADEモードで動作していること
を意味することに注目されるかもしれない。

送信器505のSERINピンは、入力を送信器506のSEROUT＋
ピンから受取り、そして送信器506は順にそのSERINピン
で送信器507のSEROUT＋ピンから直列入力を受取ること
もわかるであろう。送信器507のSERINピンではいかなる
入力も受取られない。

送信器505のSEROUT＋およびSEROUT−出力は直列伝送媒
体508に結合されて示され、一方送信器505のCLOCK出力
（CLSが「ロー」であるので出力が存在する）はそれら
のそれぞれのCLOCK入力ピンを介して同期して送信器506
および507を駆動する。最後に、クリスタルは、ボード
送信器505上にクロック発生器（第８図を参照して説明
される）に基本の周波数を与えるために送信器505のX1
およびX2に接続されて示される。

第６図を参照して送信器の詳細な機能説明は、その種々
の動作モードの所与の送信器を介して任意のDATA/COMMA
ND入力の追跡を可能にするであろう。しかしながら、こ
の詳細な機能説明に進む前に、送信器の機能の簡単な説
明が、この発明の好ましい実施例に従ってなされたいく
つかの過程および採用された方法の論議と共に述べられ
るであろう。

各送信器の基本機能はそのラッチに置かれているデータ
をコード化し、直列化し、そしてシフトすることであ
る。CASCADEモードでは、出力は別の送信器に対してで
ある。LOCALモードでは、出力は直列リンクに対してで
ある。

送信器の機能詳細を説明するために用いられる具体例
は、独特なデータパターンの、これより後はSYNCと呼ば
れるものが、もし新しいデータがホストシステムによっ
て送られていないなら、LOCALモードで動作する送信器
によって自動的に発生されることを仮定する。

CASCADEモードでは、すべての送信器は新しいデータが
ホストシステムによって送られるべきでないときはいつ
でも、それらのSERINピンのいかなるデータも送る。こ
の規則の例外は、最も上流の送信器はその並列データか
ら送られた後にSYNCパターンを発生するであろうという
ことである。最も上流の送信器はそのSERINピンにいか
なるデータも受取らないことを思い出すべきである。

CASCADEモードで発生されたSYNCは、直列リンク上にシ
フトされるまですべての下流の送信器を通って伝播する
であろう。SYNC発生は新しいデータがカスケード送信器
に入力されるまで続く。

LOCALおよびCASCADEの両方のモードで送信されたパター
ンの間の空間は、SYNCパターンで満され、リンクの同期
化を維持し、そして受信器の説明を参照して詳細に説明
されるべき受信器PLL回路をロックした状態に保つため
にパルスを与える。

この発明の好ましい実施例に従って選択されたSYNCパタ
ーンは、自動利得制御（AGC）の光ファイバトランシー
バ回路をそれらの通常の範囲に保つためにゼロDCオフセ
ットを有するであろう。これは、直列リンクが光ファイ
バの伝送媒体を必要とするのに十分な速度で動作するこ
とが所望されるとき、重要な特徴である。

SYNCパターはまた、そのパターが通常のデータの流れの
中では決して起こらないように選択される。この特徴は
SYNCが記号境界を設定および観測するために用いられる
ことを可能にする。

SYNCパターンが発生される好ましい態様は、第６図に示
される入力バッファ直列入力データ修飾子（SIDQ）608
の説明を参照にして説明されるであろう。

好ましい実施例に採用される２つの方法はここで論じら
れる必要がある。１つ目は、思い出されるであろうが、
信号データが送信器入力ラッチに入力される準備ができ
ている、ストローブ入力での最小の間隔の要求である。
第２は、この発明の好ましい実施例で用いられるデータ
コード化機構である。

間隔要求に関して、カスケードシステムは、すべてのデ
ータがすべてのチェーンを伝播する時間を有するまで送
信器をストローブしないように注意することだけが必要
である。この理由は、契約では、STRBの入力は並列のデ
ータが、どのデータがSREINピンで入力されるかに関係
なく、ラッチされ、コード化されそして送信器のシフタ
にロードされることを引き起こすからである。SERINデ
ータが送信器を通ってシフトされる唯一のときは、並列
経路に新しいデータがないときである。これはSTRB入力
に最小のパルス空間の要求をする。最小の間隔はカスケ
ードチェーンのDATAパターンの数に対して１を加えたも
のと等しい（カスケードデータストリングの間に最小の
１つのSYNCを可能にするために）。この規約の例外は、
CASCADEモードの自動繰返し特徴を用いるときに発生す
る。この特徴が用いられるとき、多数の幅の広いデータ
パターンはSYNCで広いパターンの空間を満たすことな
く、互いに接して直列リンク上に出力される。

非同期システムでは、ACKラインは最小のストローブ間
隔を決定するために用いられ得る。送信器がそのSERIN
入力に直列データ入力を有するとき、それはSYNCがシフ
タで検出されるまでSTRB入力に応答してACK出力を遅延
させるであろう。この遅延されたACKは、新しいSTRBを
可能化／トリガするために用いられ得る。SYNCを検出す
るための、そしてACK出力を制御するための方法は、第
７図に示されるフローチャートを参照して説明されるで
あろう。

この発明の代わりの応用では、ホストシステムが同期式
であり、送信器の送信速度に同期され、STRBの間の間隔
は送信論理のカウンタによって決定され得る。

コード化契約に関して、並列のデータを直列のデータに
コード化するために送信器によって用いられる好ましい
コードは、いかなるデータパターンにも十分な数の状態
変化（すなわち信号遷移）があることを確実にしなけれ
ばならず、そのためこれらの後に受信器を関して詳細に
説明されるべき受信器同期装置PLLは、同期を維持する
ことができる。これは、遷移の間の最大時間を意味す
る。米国規格協会（ANSI）X3T9.5（FDDI）委員会は、最
大の３つの連続した非遷移ビット時間でコードを選択し
ている。この発明の好ましい実施例はこのコード化規約
を組入れているが、しかしながらこの選択によってこの
発明の範囲が制限されることは意図されていない。

FDDIコードは、「１」は遷移によって示され、そして
「０」は遷移しないことによって示されると仮定する。
これは１についての非ゼロ復帰逆転、すなわち「NRZI」
コードである。このシステムでは、「１」はハイ／ロー
の遷移またはロー／ハイの遷移であり得、そして「０」
は静的ハイまたは静的ローであり得る。再び、この発明
の好ましい実施例は同じ規約を用いるであろう。

コードは記号パターンが、「ロー」時間と同じ平均量の
「ハイ」時間を有するように選択される。この「DCバラ
ンス」は、AC結合されたシステムに騒音効果を引き起こ
したデータを最小にするための試みであって、そこでは
DCシフトはデータ回復での誤りを引き起こし得る。これ
らの誤りは回復波形でジッタして現われる。

送信器で用いられる好ましいエンコーダは、第６図に60
3として示され、これは採用された規約に従って直列伝
送で、８、９または10ビットのデータを10、11または12
のビットパターンにコード化する。コード化はデータエ
ンコーダ603でルックアップテーブルを有するROMを用い
て達成され得る。

この発明の好ましい実施例を実現するためにここで以下
に続けられる以外のコード化規約は、この発明の範囲ま
たは精神から逸脱することなく採用されてもよい。実
際、他のコード化規約のSYNC間隔要求などは、システ
ム、騒音許容標準、受入れられる誤り率などの応用が許
せば利用されてもよい。ここで採用される規約を実現す
るための種々のコード化機構は、当業者にとって周知で
あり、たとえばANSI X3T9.5の仕様のそれ自身を見ると
よい。送信器および受信器の機能説明の段階を完了する
と、当業者にとって、開示されたシステムが実際コード
から独立していることが明らかとなろう。

第６図の詳細な説明に移ると、DATA/COMMANDデータはDA
TAピン０ないし７、ピンＡ、ピンＢおよびCOMMANDピン
１および０に入力されて示される。例示のためだけに、
DATAの８ビットおよびCOMMANDデータの４ビットがホス
トシステムによって提示されることが仮定される。この
場合DMSピンが接地され、DATAはデータピン０ないし７
で現われ、そしてCOMMANDはピンＡおよびＢ、コマンド
ピン１および０で現われるであろう。

データはSTRBピンに与えられている外部のストローブ信
号によって並列入力ラッチ601にクロック動作される。
第４図および第５図を参照して示されるように、ホスト
システムがデータを送信器に提示する準備ができている
とき、ホストシステムの一部としてそれらの特徴が示さ
れた型である、データ経路制御論理によってこれは達成
されてもよい機能である。

第６図に604として示されるSTRB/ACK回路は、入力とし
て以下のものをとる、すなわち（１）ホストシステムか
らのリード651上の２状態ストローブ信号と、（２）そ
れ自身はこれから先に詳細に説明されるであろうクロッ
ク発生器605からの、達成された時間方向の「バイト境
界」のリード652上の表示と（バイト境界は選択された
データモードとシステムの動作周波数に依存して10、11
または12ビットの間隔で発生する）、（３）SYNCパター
ンがシフタにあるかどうかを示すリード653上のシフタ6
06からの入力と、（４）送信器がLOCALまたはCASCADEモ
ードのどちらであるかに関連したリード654上の入力と
をとる。

回路604の出力は、（１）送信器に提示されたデータが
入力ラッチ601によって受取られることを可能にするリ
ード655上のラッチ信号と、（３）第７図に示されるフ
ロー図に従ってリード656上で出力されるべき２状態肯
定応答信号のACKである。

第７図はこの発明の好ましい実施例に組入れられたスト
ローブ／肯定応答ハンドシェイクプロトコルを守るため
の１つの方法のフローチャートを示す。ハンドシェーク
プロトコルを達成するための他の方法および回路は、こ
の発明の範囲から逸脱することなしに当業者には思い当
たるかもしれない。

第７図に示されるフローチャートへの入力およびフロー
チャートからの出力は、STRB/ACK回路604で示されたも
のと同じである。第７図のフローチャートによって要求
される機能は、標準型のすぐ手に入る論理構成要素によ
って実現されてもよいことは当業者によって認められる
であろう。

STRB/ACK回路はリード651を連続的に監視し、STRBが上
昇するのを監視する。これはホストシステムが、入力デ
ータを第６図の並列入力ラッチ601に入力する準備がで
きていることを示している。この機能は四角記号701、7
02およびループ703によって第７図に示される。STRB信
号は第６図および第７図の両方のリード651で入力され
て示される。

STRBが立ち上がっていることが決定されさえすれば、回
路604は第７図の四角記号704によって示されるように
「ラッチ全ビット」を監視する。この発明の好ましい実
施例に従えば、ラッチ全ビットセットは、入力ラッチ60
1に以前に置かれたデータが依然としてエンコーダラッ
チ602によって受取られていないことを示す。こうし
て、このビットがセットされるとき新しいデータがホス
トシステムによって入力されることを可能にすることに
よって、既に入力ラッチ601にあるデータが重ね書きさ
れることが引き起こされるであろう。規約では、ラッチ
全ビットはSTRBが立ち上がろうと立ち上がらなかろうと
各バイト境界でクリアされる。

判断の四角記号705は監視されたラッチ全ビットを検査
する。もしラッチ全ビットがセットされると（すなわち
入力ラッチが空でない）、リード652上のクロック発生
器によって入力されたバイト境界信号が監視される（四
角記号706）。

ここで、バイト境界信号とは、バイト境界とバイト境界
との間の「バイト間隔」を規定する信号である。このよ
うなバイト境界信号は様々な方法で発生させることがで
きる。たとえばDMS信号を用いて、8,9または10サイクル
を通じ順序付けを行ないそしてその順序の最終段階にお
いて信号を発生するようにステートマシンを能動化する
ようにしてもよい。この最終段階で発生した信号がバイ
ト境界信号として用いられ得る。代わりに、８ステップ
カウンタ,9ステップカウンタおよび10ステップカウンタ
の３つの異なるカウンタを設け、これらのカウンタの１
つを、DMS信号の値（８ステップカウンタを能動化する
ためのGND、９ステップカウンタを能動化するためのVC
C、そして10ステップカウンタを能動化するための1/2・
VCC）に基づいて能動化するためにすればよい。そして
カウンタが最終値に到達したときに、キャリーアウト信
号が発生し、カウンタはリセットされ得る。このキャリ
ーアウト信号がバイト境界信号として用いられ得る。こ
のバイト境界信号の機能は以後説明されるであろう。

送信器は入力ラッチをバイト境界でエンコーダラッチに
転送するように構成される。ループ707はバイト境界が
判断の四角記号708によって決定されるように到達され
るまで入力される。

一度バイト境界が達成されると、ラッチ全ビットはクリ
アされ（四角記号709）、ラッチ空決定がなされ（四角
記号704および705）、そしてリード655上のラッチ出力
信号は呼出される（四角記号710を参照）。同時にラッ
チ全ビットはセットされ、次のバイト境界が到達するま
でセットされたままである。

次に、送信器の選択されたモードはリード654上に保持
されるCLSピンの入力を検査することによって監視され
る（四角記号711）。判断四角記号712は、モードがCASC
ADEかそうでないか（すなわちLOCALでないか）をチェッ
クする。CASCADEモードでは、送信器の１つがACK信号
（第５図参照）を供給するように指定されており、これ
はCASCADEモードではACKがすべてのデータがカスケード
送信器を通って伝播する見込みを持つまで立ち上がるこ
とができないからであることを思い出すべきである。た
とえば、LOCALモードで動作しているものに最も近いカ
スケード送信器のSYNCは、いかなるデータの重ね書き引
き起こすことなしに新しいデータを受取られたか（すな
わちそれはSTRBにとって適切な時間であるか）を示すで
あろう。もしCASCADEモードが回路604によって検出され
るなら、上に述べられた理由で、四角記号713および714
はSYNCの指示のためにリード653を監視しなくてはなら
ない。これはループ715を介して達成される。明らか
に、もしカスケード送信器のACK出力が用いれないな
ら、回路のこの部分はメッセージがホストシステムに戻
ることを制御せず、そして検出されたシフタ606のSYNC
は意味のないものとなる。

もし送信器がLOCALモードで動作するなら、いかなるSYN
C検出（経路716）も（データの１つのパターン幅のみが
送られる）重ね書きを防ぐために必要とされない。重ね
書きは以前に説明されたように、ラッチ全ビットを監視
することによって再び保護される。

最後に、STRBはいつでもホストシステムによって（ロー
に）任意に引き下げられてもよいので、CASCADEモード
でのSYNCの検出またはLOCALモードでクリアされるラッ
チビットに応答してACKを立ち上がらせる前に依然とし
てハイであるSTRBのために検査をしなくてはならない。

これは検査四角記号717によって示されるように行なわ
れる。もしSTRBが実際ホストシステムによって以前に引
き下げられたなら、回路604はSTRB入力を探すところに
戻る。もしSTRBが依然としてハイなら、ACKは立ち上げ
られ、そしてリード656（四角記号718によって示される
ように）で出力され、STRBが立ち下がるまで維持され、
そうするとACKは同様に引き下げられる。

第６図に示されるクロック発生器605の説明のために第
８図を参照する。

クロック発生器605は第８図に示され、XTAL発振器851
と、マスタカウンタ852とPLL853とを含む。

クロック発生器605の起こり得る入力は、（１）ピンX1
およびX2に外部で接続されたクリスタル850（クリスタ
ルは代わりの実施例で置換され得、外部の周波数源がLO
CALモードでX1に接続される）からと、（２）リード825
を介してXTAL発振器851へのCLSピンからと、（３）リー
ド699および803を介してマスタカウンタ852へのDMSピン
からと、（４）送信器がCASCADEモードで動作している
とき双方向のリード805上での外部クロックまたは他の
周波数源からとである。第８図はリード801および802を
介して、ピンX1およびX2に結合されるXTAL発振器851を
示すことに気付くべきである。

リード825上のXTAL発振器851へのCLS入力は、（入力が
リード805を介して外部のソースから取られるとき）CAS
CADEでXTAL発振器をオフニ切換え、そして（リード805
を介した入力が禁止される場合）LOCALモードでXTAL発
振器をオンに切換えるために用いられる。

クロック発生器605の起こり得る出力は、（１）出力リ
ード804でビットクロック速度で走るPLL853からのパル
スと、（この出力は第６図にすべて示されるシフタ60
6、SIDQ608および媒体インターフェイス回路609によっ
て利用されるであろう）（２）第７図を参照して依然に
説明された態様で、STRB/ACK回路604によって利用され
るべき、マスタカウンタ852からの出力リード652のバイ
ト境界信号と、（３）送信器がLOCALモードであると
き、双方向のクロックピンヘのリード805上のクロック
パルスと、（４）バイト境界でエンコーダラッチ602と
シフタ606をロードするために用いられるリード630上の
マスタカウンタ852からの「ロード」信号出力と、
（５）それがバイト境界からバイト境界までのビット回
数をカウントすると、各連続のマスタカウンタの状態を
示す、リード635上のマスタカウンタからSIDQ608への信
号とである。この最後の信号の目的は、これから後に述
べられるSIDQ608の動作を参照して説明されるであろ
う。

第８図はまた、クロック発生器605内の内部接続を示
す。XTAL発振器851はリード840および841を介してPLL85
3に接続され、PLL853はリード804および843を介してマ
スタカウンタ852に接続され、そしてマスタカウンタ852
はリード845を介してPLL853にフィードバックする。

クロック発生器605はさらに以下のように動作する。直
列リンク速度は依然に述べられたように、XTAL発振器85
1で作られてもよいマスタ周波数源かまたはピンX1を介
して与えられたクロック信号から得られる。この信号は
送信器がLOCALモードであるとき、CLOCKピン出力にバッ
ファされる。

CASCADEモードでは、CLOCKピン出力は（信号の競合をな
くすために）不能化され、そしてCLOCKピン入力は常に
（外部のローディング効果によって引き起こされるクロ
ックの歪みをなくすために）外部の信号から取られる。
再び、CASCADEモードではXTAL発振器851はオフに切換え
られる。

CLOCK入力は10（８ビットモード）、11（９ビットモー
ド）、または12（10ビットモード）で、PLL853を用いて
乗算される。PLL853はすべてのモードで、クロックピン
のためのその入力を得る。

許容可能な周波数の絶対範囲は、ユーザによって決定さ
れなくてはならないが、この発明の好ましい実施例に従
えば、３対１の範囲にわたって使用周波数の選択を変化
させることが可能であるべきである。

たとえば、直列リンクで125mビット／秒を達成するのに
必要とされるクリスタル周波数および結果として生じる
使用可能データ伝送速度は以下のとおりとなろう。

使用可能なデータ速度は上に示された数よりわずかに低
いことに気付くべきであるが、これはデータの完全性を
維持するためにSYNC記号を挿入する必要があるからであ
る。速度の減少は特定的用途となり、そして一般に非常
にわずかな割合の減少となるであろう。

上の具体例で用いられるビット速度は例示のためのみで
あり、任意であることにもまた気付くべきである。

PLL853の出力（すなわち乗算されたクロック入力）はビ
ットクロックである。これらのパルスは上で説明された
ようにリード804上で出力され、そしてまた各ビット間
隔の後、マスタカウンタ852を進めるためにも用いられ
る。マスタカウンタ852のDMS入力は、除算比を制御し、
そして順にリード845でPLL853にフィードバックする。

最後に、以前に説明されたように、マスタカウンタはバ
イト境界信号および状態情報を、以前に特定された送信
器の種々の部分に送る。

PLL853を除くクロック発生器605のすべての構成要素
は、当業者には周知である標準型のすぐ手に入る構成要
素から構成されてもよい。受入れることができるクリス
タル発振器はモトローラのMC−12061である。マスタカ
ウンタは従来の高速２進カウンタを用いて組立てられ得
る。

この発明の好ましい実施例に従って用いられるPLLは、
２つの同時係属中の特許出願の主題である２つの構成要
素を除いてすべてすぐ手に入る構成要素を用いている。

第１の同時係属中の出題は、連続番号第520,867号で、1
983年８月５日に出題された。それはこの発明の譲受人
に譲渡され、ここで引用により援用される。この第１の
出題は、マスタが中心の周波数を含みそしてスレーブが
小さい方の周波数発振を追跡する、マスタ／スレーブ発
振器装置を教示する。この特徴は現在の開示の目的では
オプションである。

第２の同時係属中の出題は連続番号第605,302号で、198
4年４月30日に出願された。これもまたこの発明の譲受
人に譲渡され、ここで引用により援用される。第２の出
願は欠損パルスを無視する位相検出器でPLLを説明す
る。この特徴は、それが送信器に関連するので現在の開
示の目的ではオプションとしてみなされる。

クロック信号、ビットクロック、状態情報およびバイト
境界情報がどのようにしてクロック発生器605によって
与えられるかが説明されてきたので、ここでデータが第
６図に示される送信器を通ってどのように流れるかが認
められ得る。

データが外部のSTRB信号によって入力ラッチ601にクロ
ック動作されることを思い出されたい。もしラッチが空
なら、データはSTRBの立ち上がり端縁でクロック動作さ
れる。しかしながら、もしラッチがエンコーダラッチ60
2に転送されるべき時間がなかったなら、転送は遅延さ
れるであろう。リード656上のACK出力信号は成功した転
送を示すことも思い出されたい。

データが入力ラッチ601でラッチされた後、エンコーダ
ラッチ602は可能化され、そして実際に次のバイト境界
でデータ入力を受取る。バイト境界はリード630上で
「ロード」信号によって信号を送られるであろうことを
思い出されたい。新しい入力データがラッチ601からラ
ッチ602へ転送されると同時に、リード630上のロード信
号は、新しくコード化されたデータがエンコーダ603か
らシフタ606に転送することを引き起こす。この発明の
好ましい実施例に従えば、第６図には示されていない
が、エンコーダ603の最上位のコード化データビットが
実際に直接媒体インターフェイスに送られる。さらに、
エンコーダラッチ602の入力は直列インクで送られるバ
イトと同期するであろう。

入力ラッチ601はエンコーダラッチ602へのデータ転送の
後に空になると考えられ、そしてそれから入力ラッチ60
1は第７図を参照して以前に説明されたように、新しい
データを受取るであろうことを思い出すべきである。

データエンコーダ603に関して、それは12のデータ入力
（８、９、10のDATAビットと４、３、２のCOMMAND入
力）をこれより以前に論じられたコード化規約を用いて
10、11または12ビットにコード化するように動作する。
COMMANDデータ入力は送信された記号を制御する。もし
すべてのCOMMAND入力がローなら、DATAビットのための
バイトが送られるであろうことを思い出されたい。もし
COMMAND入力が他のパターンのいずれかを有するなら、
そのCOMMANDを示すバイトは送信されるであろう。第６
図を参照してDMS入力は、リード699を介してエンコーダ
603に与えられ、選択されたデータ幅を特定することも
また気付くべきである。

ここで、入力ラッチ601、エンコーダラッチ602およびデ
ータエンコーダ603はすべて標準型のすぐ手に入る構成
要素を用いて実現可能であることが当業者にとって明ら
かとなるべきである。ラッチは74LS374sであり得る。以
前に示されたように、データエンコーダ603はルックア
ップテーブルを有するROMであり得る。

詳細に説明されるべき送信器の部分は、シフタ606、SID
Q608および媒体インターフェイス609である。

データエンコーダ603からの新しくコード化されたデー
タは、ロード信号がリード630上に現われるとき、シフ
タ606にロードされることを引き起こされることを思い
出すべきである。実際、シフタは、第１の入手可能なバ
イト境界でエンコーダから並列にロードされ、そして次
のバイト境界までシフトされる。シフタは実際いつも直
列にロードされるが、もし並列のロードが呼出される
ら、それは媒体インターフェイス609で現われるより前
に直列データを重ね書きする。

シフタにロードされる直列データは、２つのソースすな
わち上流の送信器のシフタおよび当該送信器のSIDQのう
ちの１つから来るであろう。もし送信器がそのSERIN入
力で「良い」データを受けとるなら、直列データは前者
すなわち外部の直列入力から来るであろう。もし送信器
が「良い」データを受取らないなら（好ましい実施例に
従った良いデータとは、決して５つの連続した０を有さ
ないと規定される）、直列データは後者すなわち繰返す
SYNCパターンを発生するSIDQ608内部の状態機械によっ
て発生されるであろう。

これがどのように行なわれるかについての詳細は、SIDQ
608の説明を参照して述べられるであろう。

シフタ606はユーザによって特定されたパターンの幅に
基づいて、データビットの適切な数を受取るように準備
される。DMS入力ピンで出現するこの入力は、リード699
および698を介してシフタ606に結合される。

最後に、第６図を参照して、シフタ606はリード696上の
ビットクロックによって押されると、一度に１ビット、
リード697でNRZデータを出力するのがわかる。リード69
6は、PLL853の出力リード804をタップすることが仮定さ
れる（第８図参照）。

シフタ606はアドバンストマイクロディバイシズ
インコーポレーテッド（Aadvanced Micro Devices,In
c.）によって製作されたAM8177のビデオシフトレジスタ
を利用することによって実現されてもよい。

SIDQ608は単にCASCATEモードでレベル復元バッファであ
る。LOCALモードでは、この論理はユーザのデータパタ
ーンの間の空間を埋め込むためのSYNC記号を発生する小
さな状態機械を含む。

SIDQ608は、（SYNCを含む）SERINピンからリンク694で
受取られたデータ（すなわち上流の隣接のものからのデ
ータ）をパスするか、または悪い（５個の零）データを
認めるとSYNCを発生するかのどちらかである。悪いデー
タは、送信器が上流の隣接物を有さないか、または例え
ばシステムのパワーアップ段階の間上流の隣接するもの
が周波数をはずれているとき、発生される。

データはリード693上のビットクロック入力を参照してS
IDQ608を介して、そしてリンク688上に１ビットごとに
クロック動作され、これはまたリード696と同様PLL853
の出力リード804をタップすることを仮定される。

SYNCは、悪いデータの認識に引き続き、リード635上に
送らてたマスタクロック852からの信号を基準として次
のバイト境界で始まるバイトの間、発生される。もし送
信器が上流の隣接するものを有し、良いデータが再度獲
得されると、良いデータは次のバイト時間フレームの
間、シフタ606に出力され始めるであろう。

この発明の好ましい実施例に従えば、マスタクロック入
力はSYNCパターンをビットごとに組立てるために用いら
れ得る。SIDQ6は08はルックアップテーブルかまたはPAL
を有するROMであり得る。ビットの流れで検出される連
続の零の数の跡をたどるための単純なカウンタ装置およ
び内部のSYNC発生または外部のデータの通過の間の切換
を引き起こすフラグは、SIDQ608のその他の説明された
機能を実現するために用いられ得る。

さらに詳細に説明すると、SIDQ回路は様々な方法で構成
することが可能である。上述のように、SYNCパターンを
発生するために、マスタクロックが、ROMルックアップ
テーブルまたはPALに関連して用いられ得る。５までカ
ウントアップする５ステップカウンタがビットが流れに
おける連続する０の数をカウントするために用いられ得
る（例えば、０が発生するごとにインクリメントしそし
て１が発生するごとにリセットすることによって）。も
しも連続して０が５個発生すれば、そのときはカウンタ
によってハイのキャリーアウト信号が発生し、そのほか
の場合にはキャリーアウト信号はローとなるであろう。
このキャリーアウト信号が上述の「フラグ」信号となり
得るであろう。このハイの信号は、１が検出されるまで
維持され、１が検出されるとカウンタはリセットされ
る。本来の入力データは、設けられた１つのマルチプレ
クサの一方の入力端子に結合されることができ、ROMま
たはPALの出力は、そのマルチプレクサの他方の入力端
子に結合され得る。マルチプレクサの選択端子は、カウ
ンタのキャリーアウト信号を受取るように結合され、こ
れにより本来のデータはキャリーアウト信号がローのと
きにマルチプレクサによって出力され、ROMまたはPALに
よって発生されたSYNCデータは、キャリーアウト信号が
ハイのときにマルチプレクサによって出力される。

送信器103の最後のブロックは媒体インターフェイス609
である。

媒体インターフェイスを実現するための論理図を示す第
９図を参照する。インターフェイスの目的は、送信器が
LOCALモードでないなら、NRZデータを入力として取り、
そしてSEROUT＋およびSEROUT−上にNRZを出力する。LOC
ALモードでは、伝送媒体は送信器に結合されると仮定さ
れ、そしてNRZIデータは以前に説明されたように送信さ
れるべきである。

フリップフロップ901への各ビットクロックパルスでリ
ード902上に供給されたNRZデータは、リード903上のCLS
入力がロー（LOCALモード）のとき、NRZIに変換される
であろうことは第９図を参照してたやすく認めることが
できる。リード903がハイ（CASCADEモード）のとき、NR
Zデータは媒体インターフェイス609によって出力され
る。

この発明の教示に従って作られた送信器への非同期で異
種の可変幅の並列データ入力の経路に完全に従ったの
で、送信器がどのように機能するかの反復が第10図およ
び第11図を参照して持たれてもよい。

第10図はLOCALモードで動作する送信器のための送信器
タイミング図である。ホストシステムは８ビット幅のデ
ータパターンを提示している。

図はSTRB/ACKハンドシェークが一般にどのように働くか
を例示し、そして特にデータが入力ラッチからエンコー
ダラッチに流れる機会を有する前に、STRBが２回目に受
取られる状況を例示する。

INT CLKと記された図の一番上のライン（ライン１）
は、内部の送信器のビットクロックパルスを示す。これ
は８ビットモードであるので、「バイト間隔」は長さ10
ビットであろう。第10図の１ないし６の各バイト間隔
は、図面の上部を横切って示される。

CLOCK OUTPUTと示されるライン２上では、クロック出
力の立ち下がりの間の間隔が10個の内部クロック期間と
して示されている。

図面のライン３は、ホストシステムによって送信器に提
示されているDATA/COMMAND入力を示す。４つのデータ
は、種々の時間の点で提示されて示される。

ライン４はホストシステムから来るSTRBパルスを示す。
これらのパルスは考えられるところでは、いつでも来る
ことができ、そしていつでも引き下されることができ
る。

STRBが受取られる第１の示されるバイト間隔では、DATA
1が入力ラッチに即座に入れられ（第10図のライン６を
参照）、そりに引き続きACKが立ち上がる。STRB/ACK回
路を説明するとき、フラグは入力ラッチが一杯であるか
または空であるかを示すことを思い出されたい。第10図
のライン６のDATA1に先行する「Ｘ」は入力ラッチが空
で、そしてDATA1がSTRBで即座にラッチに置かれ得たこ
とを示す。もしラッチが一杯であったなら、次のバイト
境界（クロックの立ち下がり）まで遅延が呼出され、そ
れがエンコーダラッチに置かれることができるまで入力
ラッチのデータを保護するであろう。

（ライン５）で第１のACKは第７図を参照して以前に説
明されたように、STRBの立ち下がりに応答して立ち下が
ることに注目されたい。

第１のバイト間隔の最後で、DATA1はエンコーダラッチ
（図のライン７）にまで伝播されて示されている。ライ
ン６上の「Ｘ」は再び、ラッチの全ビット（フラグ）は
以前のバイト境界でクリアされたことを示す。

STRBが２回目受取られると、この場合では第２のバイト
間隔の間であるが、再びここではDATA2である入力デー
タが直接入力ラッチに置かれることを引き起こすことが
わかる。STRBが再び立ち下がると、ACKも同様である。
第２のバイト間隔の端部では、クロックが立ち下がる
と、DATA1はシフタ（ライン８を参照）に転送され、そ
してDATA2はエンコーダラッチに置かれる。

DATA3は第３のバイト間隔の間送信器に提示されるが、
それは第４のバイト間隔まで送信器にストローブされな
いことに注目されたい。バイト間隔３の間、いかなる新
しいデータも提示されなかったので、そして送信器はそ
のSEPINピンで入力を受取っていないので（なぜならそ
れは上流の隣接のものを有していないからであるが）SI
DQはリンクの同期化を維持するために、SYNCで「空間」
を埋め込まなくてはならないことがわかるかもしれな
い。

SYNCはバイト間隔５の間、シフタ（ライン８）で見られ
るであろう。DATA1はバイト間隔３の間シフタに到着し
て示され、DATA2はバイト間隔４の間シフタ内で見ら
れ、そしてSYNCが来る。

図は続いて第３のSTRBを示し、これはバイト間隔４の間
与えられ、DATA3が入力ラッチに入れられることを引き
起こす。STRBは再び出されて示されているが、この場合
DATA3がエンコーダラッチに伝播する機会を有する前で
ある。ACKは次のバイト境界の後、すなわちDATA3がエン
コーダラッチに移されてしまって初めて、この第４のST
RBに応答して立ち上がることに気付くであろう。

STRB/ACK回路の動作の結果として、DATA3はエンコーダ
ラッチで見られ、DATA4は入力ラッチで見られ、一方SYN
Cはシフタ内にある。

最後に、DATA3およびDATA4は順に、直列データの流れに
入っていく。

第10図のライン９および10はLOCALモードでシフタのNRZ
出力と媒体インターフェイス装置のNRZI出力とを示す。

第11図は一方がLOCALモードで、そしてもう一方がCASCA
DEモードで動作する、２つのカスケード送信器のための
送信器タイミング図を示す。

再び、例示のために、ライン１は内部のビットクロック
パルス（８ビットモードで１バイトあたり10個）を示
し、ライン２はクロック入力を示し、その立ち下がり端
縁は再びバイト境界を示す。

ライン３は各々が２つのパターンの幅である２つのデー
タパターンを示す。DATA1およびDATA2は一方のパターン
を含み、このパターンは、本来は互いに分離されており
かつローカルモードにある一方の送信器およびカスケー
ドモードにある他方の送信器にそれぞれ印加される２つ
のデータパターン「DATA1」および「DATA2」から構成さ
れている。さらにDATA3およびDATA4は他方のパターンを
含み、このパターンは、本来は互いに分離されておりか
つローカルモードにある一方の送信器およびカスケード
モードにある他方の送信器にそれぞれ印加される２つの
データパターン「DATA3」および「DATA4」から構成され
ている。

ライン４はSTRBパターンを示し、そしてライン５は送信
器（TX2）からACKパターンを示し、そのACK出力はホス
トシステムに送り戻され、ACK信号を制御している。

ライン６はLOCALモード送信器（TX1）のACKパターンを
示し、それはホストシステムに戻らず、単にSTRBを追跡
し、すなわちSTRBが立ち上がった後に立ち上がり、STRB
が立ち下がった後に立ち下がる。

ライン７および８はそこにそれらがバイト間隔２の間入
力された送信器のエンコーダラッチでDATA1およびDATA2
を示す。バイト間隔３では、DATA1およびDATA2はそれら
のそれぞれのシフタに伝播されている。

バイト間隔３の端部で、ライン５上のACKがまず立ち上
がり、それに引き続きバイト間隔４でSTRBは立ち下が
り、そして再び立ち上がる。ACKは上流の送信器のSTRB/
ACK回路が送信器のシフタでSYNCを見たので立ち上が
り、これは思い出されるように、ACKをCASCADEモードで
（もしSTRBが依然として上向きなら）立ち上がらせるた
めの信号である。

STRBが再びバイト間隔４で立ち上がったとき、DATA3お
よびDATA4はそれらのそれぞれの送信器（図示されてい
ない）の入力ラッチに置かれ、そしてこのデータはバイ
ト間隔５でエンコーダラッチにまで伝播する。

ライン９およびライン10は、前述のバイト間隔の各々の
間２つのシフタの内容物を示す。上流の送信器のシフタ
の第２のSNYCは、バイト間隔６の間、下流の送信器の直
列出力の流れでDATA3と置換されることに注目された
い。

最後に、ライン11はLOCALモードの送信器のシフタから
の出力としてNRZのデータを示す。（すなわち、媒体イ
ンターフェイスによってNRZIにコード化する前に） 2.［受信器］第12図はこの発明の好ましい実施例に従って実装された
受信器のチップのためのピンの図を示す。選択されたパ
ッケージは再び28のピンのPLCCである。

12のライン出力として示される12のDATA/COMMAND出力12
01が第12図に示される。これらは好ましい実施例に従っ
てそれぞれ８、９または10ビットのDATAと４、３または
２ビットのCOMMAND情報であり得るホストシステムへの1
2の信号である。第12図にはまた、それぞれ1202および1
203で示される１データストローブ（DSTROBE）および１
コマンドストローブ（CSTROBE）出力と、１「自分のも
のを得た」（IGM）出力1204と、1CLOCK出力1205と、入
力1206として示される２差動直列ECL入力と、２クリス
タル（XTAL）ピン1207および1208と、１フィルタピン12
09と、１データモード選択（DMS）入力1210と、１「次
のバイトをキャッチする」（CNB）入力1211と、１違反
出力1212と、1213で示される2VCCピンと、1214で示され
る２接地ピンとの合計28のピンで示されている。種々の
入力および出力の目的は、第13図を参照して調べられる
であろうが、これは第12図に示されるように実装される
とき、受信器104を示すための図面で引き続き用いられ
る論理記号を示す。

第13図のDATAピン０ないし７と、ピンＡおよびＢと、CO
MMANDピン１および０は第12図の出力1201に対応する。D
ATAピン０ないし７は、並列のメッセージトラフィック
（DATA）を受信ホストシステムに出力する。これらの出
力は所与の受信器によって受信される最も最近の有効な
DATA記号を表わす。

ピンＡは第13図の「DMS」ピンとして示されるデータモ
ード選択ピンの状態に依存して、並列のDATAかまたはCO
MMAND出力のいずれかであろう。DMSピンの目的および種
々の状態は、送信器に関して説明された受信器に関して
同様である。ピンＢまたは、DMSピンの状態に依存してD
ATAまたはCOMMAND出力のいずれかであろう。

COMMANDピン１および０は並列のCOMMAND情報を受信ホス
トシステムに出力する。これらの出力は所与の受信器に
よって受取られる最も最近の有効なCOMMANDを表わす。

DATA出力はピンＡおよび／またはＢがCOMMANDおよびDAT
A入力としての役割を果たすかどうかに依存して、幅が
８、９または10ビットのいずれかである。同様に、そし
てその結果COMMAND出力は幅が４、３または２ビットの
いずれかであろう。

受信器の入力は、送信ホストシステムの２つの異なる部
分から来ると仮定される。DATAは通常のデータチャネル
から来て、そしてホストシステムの間のメッセージトラ
フィックを示す。COMMANDデータは送信器ホストシステ
ムの通信制御セクションから来る。この型のデータは、
比較的頻繁でない速度で発生するが、メッセージデータ
より高い優先権を有する。

受信器は、DATAパターンとCOMMANDデータパターンとの
間の差を検出し、そして各々を適切な出力ラッチに送
る。新しいパターンが出力にラッチされるとき、適切な
出力ストローブがパルス動作される。新しいDATAがスト
アされるとき、DSTROBE1202がパルス動作し、そして新
しいCOMMANDデータがストアされるとき、CSTROBE1203が
パルス動作する。CSTORBE1203はSYNCを含む、現われる
各新しいコマンドデータでパルス動作する。これらのST
ROBEのパルスの立ち上がり端縁は、新しいDATAまたはCO
MMANDデータの存在の信号を出す。新しいデータが適当
な出力で提示された後に、STROBE信号は同じバイトの真
ん中で立ち下がる。

この際いくつかの基本の規定がつくられ、これは受信器
がどのように動作するかを理解するのに役立つであろ
う。

このセクションで用いられている受信器を説明する言葉
である「上流」および「下流」は、カスケード接続され
た、すなわち直列に接続された受信器の関係を指す。規
約では、カスケード受信器は直列の伝送媒体上に来るデ
ータを並列で監視する。複数の幅のデータパターンが媒
体上に送られるとき、カスケード受信器は連続したデー
タバイトを「キャッチする」。直列のチェーンでの第１
のものである１つの受信器は、第１のデータバイトをキ
ャッチするために選択される。これは最も上流の受信器
として規定される。その「下流の」隣接するものは、直
列に受信器に結合され、これは次のデータバイト等をキ
ャッチするように指定される。

「LOCAL」モードおよび「CASCADE」モードは受信器に関
するとき、その２つの起こり得る動作モードを示す。こ
れらの言葉は受信器がどのように動作するかの簡単なあ
らましで、これより後すぐに、さらに規定される。

所与の受信器は、第13図に示されるそのSREIN＋およびS
ERIN−入力ピンで直列のデータ入力を受取る。これらの
入力は第12図の入力1206に対応する。このコード化され
たデータは、デコーダに直列にロードされる。そのコー
ド化データはDATAまたはCOMMANDデータ出力のいずれか
にラッチされる。もしコード違反がデコード化の間検出
されるなら、違反出力がこれより後に説明されるように
発生される。

LOCALモードでは、受信器は連続的にデータ出力に至る
並列データを直列解除し、デコードし、そしてラッチす
る。CASCADEモードでは、２個または３個以上の受信器
が直列につながれる。つながれたすべての受信器は伝送
媒体からの入力を並列に監視し、そしてSYNCバイトを待
機する。SYNCがシフタで検出されるとき、そしてCNB
（第12図ではピン1211）がハイのとき、第１の非SYNCバ
イトが捕捉され、デコードされる。

それらのCNB入力の状態に応答した受信器の動作は、こ
れより後に詳細に説明されるであろう。しかしながら今
のところは、この発明の好ましい実施例に従えば、CNB
のハイは受信器がデータの次のバイトを文字通りキャッ
チするための許可であるとだけ言えば十分であろう。

バイトが捕捉されるとき、IGMライン（第12図では出力1
204）はハイになり、次の下流の受信器のCNB入力をセッ
トする。下流の受信器は、その隣接するものと並列にそ
のSREINライン上で直列データを監視しており、そしてS
YNC記号および第１の非SYNC記号の両方を見ている。そ
のCNB入力は最初はローであったので、下流の受信器
は、その上流の隣接するものがそのIGM出力を断定した
後に、実際上流の隣接するものが「自分のものを得た」
といった後に第１のデータ記号を獲得するために待機す
る。CASCADEモードでは上流の受信器のIGM出力が下流の
受信器のCNB入力に結合されるのが第15図を参照して示
されるであろう。

CASCADEモードでは、受信器はカスケードデータのシー
ケンスの１つ当たり１つのデータ記号を捕捉するのみ
で、そして別のSYNC記号がデータを出力し、別のシーケ
ンスに備えるのを待機する。

受信器に与える基本の規定がなされたので、第12図およ
び第13図を参照してピンの説明が続く。

以前に述べられたCNB入力は、受信器によるデータの捕
捉および解放を制御する。もしこの入力がこのCLOCK出
力に接続されるなら、受信器はLOCALモードであり、各
受信された記号は捕捉され、出力にデコードされ、そし
てラッチされるであろう。

通常のCASCADEモードでは、もしCNB入力がハイであるな
ら、それは受信器がSYNCの後に第１のバイトを捕捉する
ことを可能にする。受信器はデータをラッチし、そして
より多くのデータを捕捉する前に、別のSYNCを待機する
であろう。もしCNBがローにトグルされるなら、それ
は、それがあたかもSYNCバイトをデコードしたかのよう
に反応し、そしていかなるデータも出力することを引き
起こす。CASCADEモードでの自動繰返し特徴は、通常のL
OCALおよびCASCADEモードが完全に説明された後に調べ
られるであろう。

CNB入力は典型的にはCASCADEモードで上流の受信器のIG
M出力に接続される。ラインの第１の受信器は、そのCNB
入力がVCCに接続され、それは各記号で断定されたIGMを
シミュレート、すなわち第１の受信器は常にSYNCの後に
第１のバイトを捕捉するための許可を有する。

所与の受信器のIGMピンは上流の隣接するものが、その
割当てられたデータバイトを獲得したという信号をその
下流の隣接するものに（もしそれが存在するなら）送
る。IGMは記号の真ん中の点で立ち下がり、そのときSYN
Cバイトの始めの半分が受信器のシフタで検出される。
それはバイトの真ん中の点でそれが非SYNCバイトを検出
するとき立ち上がる。この特徴は入ってくるデータの初
期の警告を発生するために用いられてもよい。

CLOCKはXTAL発振器速度で走る自走クロック出力で、そ
して直列転送速度と同期している。バイト間隔クロック
は、デコーダラッチがシフタからロードされるとき立ち
下がり、バイトの真ん中で立ち上がり、そして他の受信
器でX1を駆動するのに用いられ得る。送信器CLOCKピン
と対立するものとして、受信器のCLOCKは出力のみで、
すなわち双方向のピンではないことに注目されたい。出
力は受信器のクロック発生器から来ないが、受信器の機
能説明を参照してこれより後に詳細に説明されるバイト
同期論理からむしろ来るであろう。

第12図はまた、違反出力ピン1212を示す。このピンの信
号の立ち上がり端縁は、信号を出す違反が、入ってくる
データのデコードの間検出されたことの信号を出す。こ
の信号はDATAまたはCOMMAND出力が変わると同時に立ち
上がる。それは、違反でないパターンが受取られるまで
そのままであろう。受信器による違反検出の詳細はま
た、受信器の機能説明を参照して説明される。

再び、第12図および第13図は、SERIN＋およびSERIN−を
示し、これらはそれに対してSERINピンが結合される同
期の直列伝送媒体から来る差動直列データ入力である。
NRZIデータとして伝送媒体上に来るこのデータは、受信
器の媒体インターフェイス装置によってデコードされ、
そして直列にシフタにシフトされる。これらの差動ECL
入力は、＋5.0Vを基準にするECL電圧の揺れを受取る。
それらは差動50オーム終端ラインによって、分離コンデ
ンサを介して駆動されると仮定される。

この発明の好ましい実施例に従えば、SERIN＋およびSER
IN−入力はまた、受信器の内部論理を働かすために検査
入力としての働きをする。

開示された受信器では、CNBピンはTTLコンパチブル入力
である。データピン０ないし７、ピンＡおよびＢ、コマ
ンドピン１および０、DSTROBEおよびCSTROBEピン、違反
ピン、IGMピンおよびCLOCKピンはすべてTTLコンパチブ
ル出力である。SERIN＋およびSERIN−はECLコンパチブ
ル入力である。

第13図は、またもう２つのピンX1およびX2を示し、これ
らは以前に説明されたDMSピンと共に「非論理」ピンと
示される。X1およびX2はXTAL入力ピンで、これは第12図
のピンX1およびX2に接続されて示される、並列の残余の
クリスタルの基本の周波数で発振するオンチップ発振器
に接続される。

VCCへの２つの接続とGNDへの２つの接続とフィルタピン
とが第13図には示されていないが第12図に示されてい
る。

VCC接続は、電流をTTL入出力回路に供給するTTL VCC
と、すべての内部論理およびアナログ回路に電流を供給
するCML VCCである。TTL VCCおよびCML VCCはお互い
から分離しており、内部の騒音結合を減じるが、この発
明の好ましい実施例に従えば共通の外部の5V供給源に接
続されるであろう。

GND接続はTTL入出力回路によって用いられるTTL GND
と、すべての内部論理およびアナログ回路によって用い
られるCML GNDである。これらの２つの接地は分離さ
れ、内部の騒音結合を減じるが、この発明の好ましい実
施例に従えば共通の外部の接地基準に接続される。

第12図に示されているフィルタピンは、ローパスフィル
タがオンチップPLL周波数乗算器に加えられることを可
能にするために用いられてもよい。送信器での様に、そ
のようなフィルタは接地に至る比較的非臨界的なコンデ
ンサからなり得る。

受信器104の機能説明はここで第14図、第15図、第16
図、第17図および第18図を参照して適当に提示されるで
あろう。

第14図は、各々がホストシステムと私用の直列リンクの
間に挾まれる、２つの受信器の具体例を示し、各受信器
はLOCALモードで動作するように構成される。

第15図は単一の直列リンクから来る幅の広いデータパタ
ーンを編成するカスケード受信器の具体例を示す。

第16図は受信器チップ104上の集積回路の機能ブロック
図を示し、第12図のピンの図に示されるのと同様の入力
および出力を示す。

第17図および第18図は第16図の部分の説明を助ける。第
14図を参照すると、システム1401およびシステム1402の
２つのホストシステムが示され、それらの各々はそれぞ
れ受信器1405および1406から出力を受取ることがわかる
であろう。ホストシステム1401は受信器1405から８ビッ
トのDATAを受取って示され、そして受信器1405のDMSピ
ンは８ビットモードを意味するGNDと等しく示される。
この場合、COMMAND出力は４ビット幅であることに注目
すべきである。各受信器のSERINピンでの入力は第14図
のリンク1407および1408に示されるように、別々の直列
リンクからであることにさらに注目すべきである。さら
に、各受信器のCNBピンはそのそれぞれのCLOCK出力につ
ながれ、LOCALモード動作を意味する。

各受信器のDSTROBEおよびCSTROBE出力はそれぞれ、示さ
れたホストシステムのデータ論理と制御論理とに接続さ
れているのがわかる。

DMSピン受信器1406はVCCに接続されて示されており、受
信器1406がホストシステム1402へDATAの９ビットとCOMM
ANDの３ビットとを出力することを意味している。これ
は第14図の場合に見られるであろう。

第14図はまた、各ホストシステムの一部として示され
る、各受信器のCLOCKピンに結合される別々のデータ経
路制御論理を示す。この発明の一部を構成するわけでは
ないこの論理は、ホストシステムのデータの流れを制御
し、そしてホストシステムのためにバイトの間隔境界を
見失わないようにするために必要とされるかもしれな
い。これが重要であろう具体例は、受信器によってクロ
ックが延びる場合である。この発明の好ましい実施例に
従えば、クロックの延びは、もし受信器が同期を失いそ
して再び必要とするなら所望であろう。

最後に、受信器1405のCLOCKピンは他の段階へ接続され
るものとして示されていることに気付くべきである。受
信器1405のCLOCK出力は、そのX1ピンを介して受信器140
6と、X1、X2または受信器1405へのクリスタル1444の接
続とを駆動する。

ホストシステム1501、1502および1503は受信器1505、15
06および1507の各々から並列にDATAの８ビットとCOMMAN
Dの４ビットを別々に受取るように構成されることが第1
5図を参照してわかる。受信器1505、1506および1507は
それらのCNBおよびIGMピンを介して直列につながれ（カ
スケード接続され）、受信器1505のCNB入力はVCC（ハ
イ）に配線されて示されている。これは「通常の」CASC
ADEモードを示す。

８ビットのDATAモードは、GNDに配線されている各受信
器のDMSピンによって表わされる。

すべての受信器のSERINピンは、伝送媒体1225に並列に
結合されて示され得る。すべての受信器は同時にリンク
上に何があるかを「見る」。ハイに配線された受信器15
05のCNB入力は、SYNCが検出されると第１のデータバイ
トを捕捉するための許可をそれに与える。

受信器1505がSYNCの後、第１のデータバイトをキャッチ
するや否や、そのIGM出力はハイとなり、そして受信器1
506は直列伝送リンクの次のバイトをキャッチしてもよ
く、以下同様である。すべてのデーが捕捉され、並列に
出力されるように受信器がどのように動作するかの詳細
は、これより後に各受信器のバイト同期論理の説明を参
照して述べられるであろう。

各受信機器のCLOCK出力は、LOCALモード動作でと同様の
理由で各ホストシステムのデータ経路制御論理に接続さ
れて再び示される。（CNBがVCCにつながれた）先頭の受
信器のからのCLOCKは再び、同期のために下流の受信器
のX1に入力される。

最後に、クリスタル1555は基本周波数を後に説明される
クロック発生器に受信器のボード上で与えるために、受
信器1505のX1およびX2に接続されて示される。

第16図を参照にした受信器の詳細な機能説明は、任意の
DATA/COMMANDバイトがその種々の動作モードで所与の受
信器を通って伝播するとき、直列リンクから離れて捕捉
されたそれの追跡が可能になるであろう。しかしなが
ら、この詳細な機能説明に進む前に、この発明の好まし
い実施例に従ってなされたいくつかの仮定および採用さ
れた規約が述べられる。

LOCALおよびCASCADEモードの両方で直列リンクから離れ
て来るパターンの間の空間は、リンクの同期を維持する
ためと、受信器PLL回路をロックした状態に保持するた
めにパルスを与えるために、SYNCパターンで満されるこ
とが仮定される。それによってこれらのパターンが発生
され、そしてSYNCパターンを選択するための理由がこの
発明の好ましい実施例に従って述べられる方法は、送信
器と関連して完全に既に開示されている。

送信器の好ましい実施例に関連して述べられたコード化
規約が以下に続いていると仮定される。

その結果、受信器で用いられるデコーダは、10、11また
は12ビットのデータを８、９または10ビットパターンに
並列の出力でデコードすることができなくてはならな
い。実際デコーダは送信器およびANSI X3T.5 FDDI仕
様の両方を参照して説明されたコード化と逆の機能を果
たす。

ANSI X3T9.5のコードは、記号のパターンが「LOW」の
ときと同じ「HIGH」のときの平均量を有するように選択
されたことが思い出されるべきである。この「DCバラン
ス」はDCシフトがデータの回復にエラーを引き起こし得
るAC結合のシステムでデータが誘引した騒音効果を最小
にするための試みである。これらの誤りは回復した波形
にジッタとして現われる。

コード化での様に、デコード化は第16図に示されるデー
タデコーダ1603のためのルックアップテーブルを有する
ROMを用いて達成され得る。

受信器の好ましい実施例を実現するためにここで次に続
くものとは異なるデコード化規約は、この発明の範囲ま
たは精神から逸脱することなしに採用されてもよい。

ここで第16図の詳細な説明に入る。直列リンク速度は送
信器発振器によって決定されるが、受信器は期待すべき
データ速度が何であるかを知らなくてはならない。また
それはローカルクロックより速くとも遅くとも、実際の
データ速度に従う能力を有していなくてはならない。

予測される直列リンク速度は、マスタ周波数源から得ら
れる。この源は、クロック発生器1607に組込まれたXTAL
発振器か、または受信器のXTALピンの１つを介して与え
られるクロック信号のいずれかであり得る。クロック発
生器1607は、いかなる双方向のクロックピンも受信器内
に存在せず、そしてリード1699上の中心周波数出力が発
生器1607のマスタカウンタから来る場合を除けば、（詳
細が第８図に示されている）送信器のクロック発生器60
4と事実上同様である。

周波数源は、クロック発生器1607の内部PLLを用いて、1
0（８ビットモード）、11（９ビットモード）または12
（10ビットモード）で乗算される。シフタ1601からデー
タを転送する論理は、受信器のCLOCK出力にバッファさ
れる。この出力は他の受信器によって用いられるか、ま
たは他のオンカード（on−card）のクロック機能で用い
られてもよい。CLOCK出力はシフタから伝送されている
記号と同期しており、そしてXTAL基本周波数である。

送信器でのように、受信器の周波数の絶対範囲はユーザ
によって選択され得るが、再び、３から１の範囲で選択
された使用周波数を変えることが可能であるべきであ
る。

以下に続く図表はモードと、XTAL周波数と、出力パター
ン速度と除算比の関係を示す。それは入力のパターン速
度に焦点を置く送信器セクションでの図表に類似してい
る。

第16図に示されるSERIN＋およびSERIN−は＋5Vを基準と
した差動ECL電圧によって駆動される。これらの入力は
直列データ入力として、そしてPLL追跡の基準としての
両方の役割を果たす。

これより前に示されたように、これらのピン上の差動入
力は、受信器を検査モードに強制するのに用いられ得
る。これはPLLをまず安定化する必要なしに、ラッチ、
デコーダおよびシフタにおける論理の検査を可能にする
であろう。

この発明の好ましい実施例に従えば、もしSERIN−が低
く保持されるなら（1.5V以下）内部のVCOは切換えら
れ、そしてすべてがXTAL入力からクロック動作される。
これは直列出力データ速度が動作システムのように、10
X、11Xまたは12Xではなく、XTAL速度であることを意味
する。このモードで、SERIN＋は公称100K ECLしきい値
電圧で、単一の終端直列データ入力になる。

SERIN＋およびSERIN−入力はまず媒体インターフェイス
1605に与えられる。媒体インターフェイスを実現させる
ための論理は第17図に述べられる。好ましい実施例で
は、NRZIデータはビットクロックの制御のもとで、第17
図に示されるバッファ、Ｄフリップフロップおよび排他
的ORゲートの組合わせによってNRZデータに変換され
る。ビットクロック入力は、これから後に説明されるPL
Lクロック発生器1606によって発生される。

第17図には示されていないが、PLLクロック発生器1606
に至る媒体インターフェイスによる出力は（第16図を参
照）、直列リンクからバッファされるNRZIデータであ
り、NRZデータには変換されない。

第16図は続けて位相ロックデータ回復ループを示す。ル
ープは入ってくるNRZIデータに従い。そしてコード化さ
れたクロックおよびデータの流れが、別々のクロックお
よびデータパターンにデコードされることを可能にす
る。その中心周波数はクロック発生器1607に置かれた訓
練ループによって決定され、そして±0.1％の周波数オ
フセットと±40％のビット時間ジッタでデータを追跡す
ることができなくてはならない。

PLL1606は、受取られているデータの実際のビット時間
の端縁がどこに位置されているかを予測するために、デ
ータ自身から引き出されたクロック情報（NRZI指定フラ
ックス変化）を実際に用いる。クロック発生器1607によ
って与えられるのが示される中心周波数は、データがど
れほど速く直列リンクから離れてくることになっている
かをおおよそ予測するために用いられる。

PLL1606は、媒体インターフェイス1605、シフタ1601お
よびバイト同期論理1608に供給される一連のビットクロ
ックを出力する。

送信器のPLLのように、受信器のPLLは以前に引用により
援用された同時係属中の出願に開示された標準型でない
装置を参照にして、標準型のすぐ手に入る構成要素の組
合わせによって実現されてもよい。要求される３つの位
相ロックループの間の鍵となる違いは、PLL1606の位相
検出器はビットクロック速度で動作し、そして欠損パル
スを無視しなくてはならず、すなわち同時係属中の出願
第605,301号またはその同等物の教示を組入れなければ
ならないことである。他のPLLは転送されたビットの流
れから直接離れてというよりはむしろクリスタル発振器
から離れて走るバイトクロック速度で動作し、そしてオ
プションで援用された出願の教示を含むことができる。

第16図はクロックとしてPLL1606を用いて、NRZデータで
媒体インターフェイス1605から直列にロードされるシフ
タ1601を示す。シフタ1601は従来の高速直列／並列シフ
トレジスタを用いて実現され得る。

シフタ1601からのデータは、バイト同期論理1608の制御
のもとでデコーダラッチ1602に転送される。ラッチ1602
は74LS374を用いてもまた実現され得る。

第18図はバイト同期論理が必要とされる機能を果たすた
めの好ましい方法をブロック図の形で示す。第18図に述
べられる機能を実現するための他の方法および回路は、
この発明の精神または範囲から逸脱することなしに当業
者が思いつくかもしれない。

バイト同期論理をよりよく理解するために、まず入って
くるデータの流れがバイト境界を示すいかなる意義深い
信号もなしに、データビットの連続的な流れであること
を思い出すべきである。バイト同期論理はデータの流れ
を連続的に監視し、そしてSYNCに用いられる予約コード
を発見すると、ビットをカウントし、バイト／記号境界
の信号を送る同期カウンタを開始させるであろう。

バイト同期論理は受信器の並列出力ラッチのためのスト
ローブ信号を発生する責任を持つことが示されるであろ
う。並列出力はCNBが立ち下がるかまたはSYNCが検出さ
れるときに記号／バイト境界でなされる。論理はIGM信
号とバイトクロック出力信号もまた制御しなくてはなら
ない（CLOCK出力のために）。

この発明の好ましい実施例に従えば、IGM信号はSYNCの
最初の半分がシフタで検出されるとき立ち下がるであろ
うことが思い出されるべきである。それは非SYNCバイト
の最初の半分がシフタで検出されるまでローのままであ
り、それからそれは、CNB入力が断定されることを仮定
して立ち上がるであろう。SYNCの連続的な流れはIGMが
ローに留まることを引き起こす。通常のデータまたはコ
マンド記号の連続的な流れは、IGMがハイになりそして
ハイのままであることを引き起こすであろう。

CASCADEモードでは、最後の受信器のIGMが、そしてLOCA
Lモードでは唯一の受信器のIGM出力が、出力でデータが
出現する前のバイトの間ハイになるであろう。そのよう
なIGM信号によって信号を送られたデータが出力で出現
するためには、１つ多いバイト時間がかかるであろう。
これより前に示されるように、この特徴は入ってくるデ
ータの初期の警告を発生するために利用されてもよい。

バイト同期論理1608の入力は、第16図と同様に第18図に
示される。PLL1606からのビットクロック入力は、リー
ド1685を介してビットカウンタ1801に接続されて示され
る。SYNC検出器1802の12のライン入力は、第18図で入力
1686として示される。入力1686はまた、論理1608に行く
ものとして第16図にもまた示される。さらに論理1608の
入力は、第18図のビットカウンタ1801に接続されて示さ
れるリード1684のDMS入力および第18図のカスケード制
御ユニット1803に接続されるリード1680上のCNB入力で
ある。

SYNC検出器1802は、その名前が意味することを正に行う
ために動作する。シフタは監視され、そしてもしSYNCが
検出されるなら、検出器1802はリード1825を介してカス
ケード制御の信号を送る。SYNC検出器1802はPALによっ
て実現されてもよい。

ビットカウンタ1801はビットをカウントし、バイト／記
号境界の信号を出す、これより前に参照された同期カウ
ンタである。リード1684を介したDMS入力とリード1685
上のビットクロック入力とは、カウンタ1801がカウンタ
1801に必要なタイミングとバイト情報を提供し、リード
1675上でCLOCKにバイトクロックを、そしてリード1830
上でカスケード制御1803にカウンタ状態との両方を出力
する。

リード1825および1830の入力に加えて、カスケード制御
1803はリード1680のCNB信号を受取る。この発明の好ま
しい実施例に従えば、制御1803は以下のように動作す
る。

もしCNBがハイならば、すなわちもしシフタ1601のデー
タが（SYNC検出器1802によって）SYNCでないなら、そし
てもしシフタ1601が一杯でないなら（カスケード制御で
の内部フラグはシフタ1801が一杯であるかないかを見失
わないようにするために、これから後に説明される論理
1803によってセットまたはクリアされる）、カスケード
制御はライン1831でIGMを立ち上がらせ、ライン1832上
にロードを断定し、そしてその内部の「シフタ一杯」の
ビットを設定する。

カスケード制御によるこの動作の正味の効果は、シフタ
1601からデータを取り、そしてデコーダラッチ1802にそ
れを置くことである。いかなるストローブも可能化され
ないので、ここでいかなる出力も発生されない。また、
CASCASDEモードでは、立ち上がっているIGM出力によっ
て捕捉されたバイトについての情報を受ける。

カスケード制御1803の別の起こり得る組の入力は、CNB
がハイのときと、バイト境界がビットカウンタ1801によ
って信号を送られるときと、シフタ全ビットがセットさ
れるときである。この事態は、受信器がSYNCが全ビット
によって示されるデータを出力するのを待機しているこ
とを意味する。この場合カスケード制御によって何もな
されない。

もしバイト境界が信号を送られたり、もしシフタ全ビッ
トがセットされたり、そしてSYNCが検出されるか、また
はCNBがローのいずれかであるなら（たとえばLOCALモー
ド）で、IGMが降下することを引き起こされるカスケー
ド制御1803のストローブ可能化はリード1827上で断定さ
れ、そして内部の一杯／空のフラグは出力が可能化され
ているのでクリアされる。全ビットが始めるためにクリ
アされているが、同じ状況で、IGMは依然として引き下
げられるであろうが、ストローブ可能化は断定されない
であろう。このことが起こる場合の具体例は、一連のSY
NCが媒体上に現われる場合である。

最後に、もしバイト境界が信号を送られるなら、もしCN
Bがローで全フラグがセットされていないなら、カスケ
ード制御は再び何もしない。これはたとえばいかなるデ
ータも受信器の上流の隣接するものによって捕捉されて
いないCASCADEモードで起こり得る。

シフタ全フラグを介して、それが取扱うべき新しいデー
タを有するかどうかをカスケード制御1803が覚えている
ことが注目されるべきである。もし有していないなら、
SYNCが検出されたとしてもストローブは可能化されな
い。

これでバイト同期論理1608は完全に説明されたので、第
16図のバランスは簡単に理解され得る。

まず始めに、データは記号／バイト境界でデータがシフ
タ1601からデコーダラッチ1602にロードされることが思
い出されるべきである。これはもし新しいデータが検出
されているなら論理1608から「ロード」リード1832上の
信号によって可能化される。デコーダラッチ1602はデー
タデコーダ1603に至る入力としての働きをする。

デコーダ1603は10、11または12のデータ入力を12の出力
にデコードする８ビットモードではデータは８ビットの
DATAパターンかまたは４ビットのCOMMANDパターンのい
ずれかにコード化される。９ビットモードでは、データ
は９ビットのDATAパターンかまたは３ビットのCOMMAND
パターンのいずれかにデコードされる。10ビットモード
では、データは10ビットのDATAパターンかまたは２ビッ
トのCOMMANDパターンのいずれかにデコードされる。こ
の発明の好ましい実施例に従ったコード化（そしてそれ
ゆえデコード化）規約はこれより以前に述べられてい
る。

デコーダ1603によって取扱われるべき特定のパターンの
幅は、リード1683上のDMS入力によって特定される。

デコーダ1603はCOMMANDからDATA記号を分離させ、そし
て適切なストローブ出力が断定されることを引き起こ
す。ストローブ可能化パルスのための経路は、DATAのた
めのリード1663とCOMMAND情報のための1664として第16
図に示され得る。論理1608からANDゲートおよび出力ラ
ッチ1604（第16図に示されている）への「ロード」信号
とともにこれらの信号は、バイト境界で出力を制御す
る。

デコーダ1603はまた、違反を検出し、そしてリード1649
上に信号を出力することによって違反フラグを断定す
る。違反は送信器によってはっきりと送信され得ないい
ずれかのパターンか、またはデコーダ1603によって同定
され得ないいずれかのパターンとして規定される。

最後に、第16図はストローブリード1827によってクロッ
ク動作され、リンク上に最も最近のデータを示す出力ラ
ッチ1604を示す。いかなるDATAパターンもDATA出力にラ
ッチされ、そしてCOMMAND出力の状態に影響しない。同
様に、いかなるCOMMANDパターンもDATA出力の状態に影
響することなくCOMMAND出力にラッチされるであろう。

DATAまたはCOMMANDのいずれかのいかなるデータ伝送も
適切な出力ストローブと同期するであろう。しかしなが
ら、以前に述べられたように、SYNCが有効なCOMMANDコ
ードであるので、直列リンク上に活動中のデータがない
ときはCSTROBESが存在するであろう。

この発明の教示に従って組入れられた受信器によって捕
捉されたデータの経路に完全に従えば、どのように受信
器が機能するかの反復が第19図および第20図を参照して
持たれるかもしれない。

第19図はLOCALモードで動作する受信器のための受信器
タイミング図である。直列リンクは10ビット幅のデータ
パターンを提示し、８ビット幅の出力を意味する。

図はバイト同期論理が一般にどのように働くかを例示
し、そして特にDATAバイトと、COMMANDバイトと、さら
に２個のDATAバイトとがSYNCに引き続いて直列の伝送媒
体上に来る状況と、CNBおよびIGMがLOCALモードでどの
ように動作するかを例示する。

INT CLKと示される図の上部ライン（ライン１）は内部
の受信器ビットクロックパルスを提示する。これは８ビ
ットモードであるので、「バイト間隔」は長さが10ビッ
トである。バイト間隔１ないし６はライン１上に示され
る。

ライン２は伝送リンクから離れたNRZIデータを示す。ラ
イン３はシフタに行くNRZデータを示す。

クロック出力＝CNBと示されるライン４上では、立ち下
がっているクロック出力の間の間隔は10の内部クロック
期間（または１バイトの間隔）であることがわかる。こ
れはLOCALモードであるので、CNBはCLOCKにつながれ、
実際バイトの各間隔を捕捉するための許可を受信器に与
える。

図面は1/2バイトの後、SYNCとデータのいずれかがシフ
タ内にあるかをどのように受信器が知るかを例示する。
IGM（ライン５で示される）は、もしSYNCが検出されな
いならCNBに従い、これはIBMがローに留まることを引き
起こす。

第19図のライン６は、第１のバイト間隔の間、デコーダ
ラッチのDATA Ｎ−１を示す。DATA Ｎがシフタにある
ときと同時に、DATA Ｎ−２はDATA出力（ライン７）に
ある。DSTROBE出力（ライン８）は1/2バイトの間のみハ
イであり、バイト間隔１の真ん中で立ち下がることに注
目されたい。DSTROBEおよびCSTROBEの両方は、1/2バイ
ト間隔の間だけハイであることがわかる。第19図では、
バイト間隔１の間コマンド出力またはCSTROBE出力（ラ
イン９および10）でのいかなる変化も示されていない。

バイト間隔２の間、シフタで検出されたSYNCはIGMをロ
ーに保持することがわかり、DATA Ｎはデコーダラッチ
に到着し、そしてデータＮ−１は間隔の始めの半分でDS
TROBEを介して出力される。再び、コマンド出力またはC
STROBEに関してはいかなる変化も起こらない。

次のバイト間隔で、DATA1はシフタにあり、SYNCはデコ
ーダラッチに転送されて示され、そしてIGMはそれがシ
フタでDATA1を検出し、そしてハイに行くときのバイト
３の真ん中までローのままである。第19図は再びDSTROB
Eを示し、これはコマンド出力またはCSTROBEに関して再
びいかなる変化もなくDATA Ｎが出力されることを引き
起こす。

第４のバイト間隔の間、SYNCはコマンド（CMS ０）と
してデコードされ、そしてCSTROBEの断定でコマンド出
力に出力されていることがわかる。DSTROBEはパルス動
作されず、そしてDATA Ｎはデータ出力に残っている。

第５のバイト間隔では、DSTROBEが可能化され、DATA1が
出力され、CMB1がエンコーダラッチにあり、DATA3がシ
フタにあり、そしてコマンド出力では何の変化も起こら
ず、すなわちSYNCに対応するコマンドはこの出力でさら
に現われる。

最後に、最後に示されたバイト間隔でDATA4はシフタに
あり、DATA3はデコーダラッチに伝播され、DATA1はDATA
出力上に留まり、CSTROBEは可能化され、そしてCMD1は
コマンド出力で現われる。

第20図では、３つつなげたカスケード受信器の配置のタ
イミング図が示される。第20図のライン１はバイトクロ
ックを示す。ライン２は並列のすべての３つの受信器の
SERINピンで観察されたデータを示す。ライン３、４お
よび５は、CASCADEモードで最も上流の受信器（CNBがVC
Cに接続されるRX1として示される）のIGM出力と、RX1に
接続される下流の受信器（RX2として示される）のIGM出
力と、最も下流の受信器RX3のIGM出力とをそれぞれ示す
（RX1、RX2およびRX3は第20図の上部で示される）。

これらの３つの受信器およびシステムがどのように内部
接続され得るかを示す第15図に戻って参照するべきであ
る。第20図ではRX2のCNB入力がRX1のIGM出力に接続さ
れ、そしてRX3のCNB入力がRX2のIGM出力に接続されるこ
とに注目されたい。示されるすべての３つのDMSピンは
８ビットモードを示して接地されることにも注目された
い。

第20図はバイト間隔１の最後で（CLOCKが立ち下がるの
が示される最初のとき）、DATA ＮはRX3のシフタから
デコーダラッチに転送され、そしてDATA Ｎ−２、DATA
Ｎ−１およびDATA Ｎはすべて次のバイト境界（間隔
２と３の間）までそれぞれのデコーダラッチにあること
を示す。これは第20図のライン１、２、６、７および８
を参照するとわかる。

RX1、RX2またRX3のDATAOUTでは（ライン９ないし11）い
かなる出力も示されない。また、RX1、RX2またはRX3のC
MDOUTでもいかなる変化も見られない（ライン12ないし1
4）。DSTROBE出力およびCSTROBE出力はバイト間隔１お
よび２ですべてローで示される（ライン15ないし20）。

バイト間隔２の間、シフタでSYNCが検出されるのでIGM
信号はすべて立ち下がる。

バイト間隔３の始まりで、DATA Ｎ−２、DATA Ｎ−１
およびDATA Ｎは、DSTROBEパルスによって可能化され
るのですべて出力される。デコーダラッチはすべて空に
される。

バイト間隔３の真ん中で、RX1はシフタでDATA1を検出
し、そしてIGM1はハイになる。RX2はここで次のバイト
を、すなわちDATA2をキャッチすることが許される。バ
イト３およびバイト４の間隔の境界で、DATA1はRX1のデ
コーダラッチに伝送される。RX2およびRX3のデコーダラ
ッチは、このとき空で第20図に示される。

DATA2はバイト４とバイト５の境界で、RX2のデコーダラ
ッチにシフタから伝送され、そして同様にDATA3はバイ
ト５とバイト６の境界でRX3のデコーダラッチに伝送さ
れる。

IGM2はバイト４の真ん中でハイになることが示され、RX
3がバイトの間、DATA3をキャッチすることを可能にす
る。

IGM3は、DATA3がRX3によって検出されるときバイト５の
真ん中でハイになる。

バイト間隔６で示されるSYNCは、すべてのIGMが再びロ
ーになることを強制し、そしてDATA1、DATA2およびDATA
3がバイト間隔７の間出力されることを可能にする。DST
ROBEラインは同様に、バイト間隔７の始めの半分の間ハ
イで示されている。

第20図は、DATA4、CMD1およびDATA5が直列リンクから取
られ、そしてそれらの適切な出力にストローブされるよ
うにIGMシーケンスが繰返されているのを示す。RX2のCS
TROBEはCMD1を出力するためにハイになることに注目さ
れたい。

最後に、第20図は次のラウンドの処理および出力のため
にラッチされるデコーダに伝送されるDATA6、DATA7およ
びDATA8を示す。

受信器およびシステムに関して全体として述べられた動
作のCASCADEモードは特別の注目をするのに価する。開
示されたように、CASCADEモードは、受信器がバイト速
度でデータを伝送することを可能にする。「データを捕
捉するための許可」の機構がなければ、以前に述べられ
た受信器はもちろんずっと速いビット速度でデータを伝
送しなくてはならないであろう。さらに、受信器はカス
ケードチェーンでそれはどこにあるかを「知らなくて
は」ならないであろう。この発明に従えば、重要なこと
はデータを捕捉するための許可が、ハイであるCNBによ
って信号を送られているかどうかである。これはユーザ
に対して設計の制約を最小にする。

前述のことは新規のシステムおよびその構成要素の開示
を完了する。送信器および受信器は幅広い様々なデータ
パターンを収容することができる動作モードおよび可能
な形態を有して示されている。

カスケードシステムは、同数の送信器と受信器を有して
いるように通常考えられているが、（そのため各並列入
力ビットは一致している並列出力ラインに送られる）、
厳格な一致はそれほど必要とされないことに注目すべき
である。いつかの興味ある結果がアンバランスのシステ
ムで実現され得る。たとえば、LOCALモードで単一の受
信器に接続されるいくつかのカスケード送信器は、幅広
い並列データをバイト幅の並列データに変換する。こう
して、32ビットデータは８ビットデータなどに変換され
得る。同様に、いくつかのCASCADEモード受信器に接続
される単一のLOCALモードの送信器は、バイト幅の並列
データを幅の広いフォーマット並列データに変換する。
こうして、たとえば装置は８ビットデータを取りそして
それを64ビットのデータなどに変換し得る。

カスケードシステムは通常、データパケットの長さがチ
ェーンのパターンの数に対して１を加えたものになるこ
とを要求する。この余分のパターンはストリングを再度
始めるSYNCである。たとえば、これより以前に述べられ
たカスケードシステムは各５バイトごとにデータの４バ
イトのストリングを転送するように動作するであろう。

より速いデータ速度を達成するために、この余分のパタ
ーンを取除く必要があるならば、ストリングが自分で再
度始まることを引き起こすために受信器に外部のインバ
ータを用いることが可能である。具体例に従えば、余分
のパターンを取除くことによって、データの４つのバイ
トストリングはそれが開始した後、４バイトごとに転送
され得る。

CASCADEモードの典型的な第１の受信器は、そのCNB入力
がVCCにつながれている。しかしながら、もし外部のイ
ンバータ（「最後の」IGM出力からの入力を備えてい
る）がこのCNB入力に接続されるなら、ストリングは自
動的に繰返すであろう。これは自動繰返し特徴のために
述べられたカスケード受信器バンクを示す第21図に示さ
れている。

第21図を参照すると、カスケード送信器バンクと送信器
ホストシステムの間のACK出力は、第５図では１つの送
信器離れたとろにあるのに対して、LOCALモードで動作
する送信器から２つの送信器離れた所にある。ストロー
ブ／肯定応答プロトコルでホストと係合するために、第
５図のものと比較して、第21図で示される送信器を用い
ることは、自動繰返し特徴を用いるときデータストリン
グの間のSYNCパッドがなくされることを引き起こすこと
である。

SYNCなしのストリングの最大の長さは、開示されたシス
テムが伝えることができるビット誤り率（BER）と、こ
れらの誤りを許容するための目標システムの能力によっ
て決定されるであろう。開示されたシステムがSYNCなし
で動作しなくてはならないのが長ければ長いほど、SYNC
が失われてデータパターンが記号境界に関連してシフト
され、そして出力が勝手に変えられるといったことが起
こりやすくなる。

これはデータの長いバーストの後にはホストシステムが
停止し、送信器をSYNCに挿入させるべきことを意味す
る。これはストローブする前に１バイト待つことによっ
て達成され得、SYNCがデータの流れに挿入されることを
引き起こすであろう。

マルチバイト転送は、自動繰返しモードでたやすく行な
われ得る。たとえば、狭いパターンから広いパターンに
行くためには（たとえば16から64ビットなど）、ただ必
要なことは送信器のホスト論理がより幅の広いパターン
が終わるまでSYNC/パッド記号が発生されることを決し
て可能にしないことである。

第22図は自動繰返し特徴のいくつかの重要な事実を振返
るために有益なタイミング図を示す。２つの受信器のモ
デルは具体例に用いられる。

第22図のライン１は内部クロックを示す。ライン２は受
信器の直列のNRZIデータ入力を示す。ライン３はシフタ
の対応するNRZデータ入力を示す。

ライン４はクロックの立ち下がり端縁でバイト間隔境界
を有するクロックを示す。

示される第１の全バイト間隔の始めの半分の間、RX1の
ためのIGMがハイであるので（第22図のライン５）、RX1
がそのデータ（DATA Ｎ−１であるか図示されていな
い）を有することが仮定される。RX1のためのIGMがハイ
であるので、RX2のためのCNBはハイであり、それゆえRX
2はDATA Ｎとして示される次のデータバイトを捕捉す
る許可を有する。

第22図に示される第１の全バイト間隔の後半で、RX2の
ためのIGMはハイになる（第22図のライン６）。これは
自動繰返しモードでRX2のためのIGMの逆である規定され
る、RX1のためのCNB入力がローになることを引き起こ
す。これは順に、（１）RX1のIGMが立ち下がり（ライン
５で示される）、（２）RX2のCNBが立ち下がり（RX1の
ためのIGMと同様である）と、（３）RX2自身のためのIG
Mが示される短い期間のみハイであった後、立ち下がる
ことを引き起こす。

その結果、バイト間隔２の始まりで両方のIGMはローで
あり、RX1はデータを捕捉することが許される（そのCNB
入力はハイである）。

DATA ＮはRX2のシフタからRX2のデコーダラッチにバイ
ト１とバイト２の境界で（クロックの立ち下がり端縁）
伝送される。バイト２とバイト３の境界で、RX2のDATA
ＮとRX1による出力のために既に準備されたDATA Ｎ
−１は第22図のライン７ないし14を参照してストローブ
されるのが見られるであろう。

バイト間隔２および３の間、RX1およびRX2のIGMはロー
のままであり、この理由はシフタのSYNCおよび検出され
たSYNCを各々が示す２つの「COMMAND ０」の出力がバ
イト間隔４および５の間、RX1からのみ（バイトをキャ
ッチすることが許されている唯一の受信器）CSTROBEさ
れる（ライン８を参照）。

RX1がDATA1をキャッチしたことを意味する、RX1のIGMが
ハイになるバイト間隔４の間と、RX2がCMD2をキャッチ
したことの信号を送るためにIBM2が再び短くハイになる
バイト間隔５の間とに、伝送リンクからデータを取る処
理が再び始まる。これらのデータ（DATA1およびCMD2）
は第22図の最も右側でバイト間隔７の間出力して示され
る。

動作の自動繰返し特徴に関して、DATA3が介在するSYNC
を有さないCMD2のすぐ後に、伝送媒体から取られるであ
ろう。これはRX1のIGM1が再びハイになることを示す第2
2図のライン５を参照するとわかる。バイト６の真ん中
ではRX1が既にDATA3をキャッチしたことを示す。

今まで説明されてきたものは新規のシステムであって、
好ましい実施例に従って、これは同期の高速直列リンク
とともに用いることが適切であるフォーマットで、非同
期で異種の可変幅の並列データパターンを直列に受取り
そして送信するための手段として動作する半導体集積回
路を含む。

送信器チップは、外部の多重装置およびプログラミング
資源の必要性をなくす異種のデータの型の間で内部およ
び自動的に切換えするのが示された。

システムはさらに受信器として動作する半導体集積回路
を含むことが示されたが、この受信器とはリンクから直
列のデータを受取り、送信器によって行なわれた処理を
逆にすることができ、すなわち受信器は内部で自動的
に、システムのもともとは入力であった異種の可変幅の
並列データをデマルチプレクスし、そしてこれを出力す
ることができる。受信器はさらに型で出力データを同定
するように示された。

開示された回路は、モジュールでそしてカスケード接続
可能で示され、そのため様々な並列データパターンが単
一の直列インターフェイスを共有して操作、送信および
受信されることができた。いかなるバス制御器調停器、
ソフトウェアまたはスイッチ可能なライン駆動器も必要
とされなかった。さらに、開示されたシステムはホスト
システムの介在なしにユーザのデータのストリングの間
でそれ自身自動的に同期した。実際、開示されたシステ
ムは、事実上ユーザにとって透明であることが示され
た。

要するに、開示されたシステムはこれより以前に述べら
れた目的に合っている。

当業者はこの発明の多くの可能性のある応用を認めるこ
とができるであろう。いくつかの具体例としては、（１）データ速度が典型的には10 mBits/秒を越え、
そして制御インターフェイスが1 mBit/秒を越える、デ
ィスク駆動制御バスで典型的な高速（非同期または同期
の）制御バス。

（２）データが10−20 mBaudより速い速度でパケット
に動かされる、遠隔のプリンタおよび端末で典型的な拡
張距離の並列データ伝送と。

（３）電気および磁気干渉が、典型的な金属の相互接
続を用いて通信することが困難である、産業装置制御お
よびデータ通信システム（開示されたシステムは高速の
光ファイバのインターフェイスを容易にする）。

（４）ロボット制御の信号発生およびフイードバッ
ク。多くの状態では高速でそして最小の信号配線を介し
て交信しなくてはならない（ロボットのアームで典型的
な）任意の高速フィードバック制御システム。

（５）ディスクトップのPC‘s'で新しい直列のバスで
典型的なFDDIと同等な非標準型の回路網のための建設ブ
ロック。

（６）相互接続のハードウェアが重要な、または高価
である高速制御バス。これは軍事および航空電子工学制
御システムで典型的である。

（７）低速度から中間速度のデータの獲得（並列のサ
ンプル出力１つあたり110nsより少ない）。

（８）リボンケーブルまたはPCバックプレーンを用い
て、キャビネットまたはカードの間で並列のデータまた
は制御信号が搬送される任意のシステム。これらの通信
チャネルは、典型的には標準型のLAN規約で支持される
ほど十分には構成されていない。データはしばしば、シ
ステムの非知能部分の間で発生され、そして搬送され、
そしてFDDIシステムによって要求されるプロトコルを支
持できない。

高速のデータを伝送するための有益な種々の形態の受信
器を動作させるための新規の方法の好ましい実施例の前
述の説明は、例示および説明の目的のために提示されて
きた。これはは余すところないわけではなく、また発明
を開示された正確な形状に制限することも意図されてお
らず、上の教示を照らし合わせて多くの修正および変化
は明らかに可能である。実施例は、この発明の原理およ
びその実際の応用を最善に説明するために選択および説
明されたが、それによって当業者が考えられる特定の使
用に適した種々の実施例および種々の修正とともに、こ
の発明を最善に利用することを可能にする。この発明の
範囲は上掲の特許請求の範囲によって規定されることが
意図される。

【図面の簡単な説明】

第１図はこの発明を利用するデータシンクに結合された
データソースを示すブロック図である。第２図はこの発明の好ましい実施例に従って実装された
送信器チップのピンの図である。第３図は第２図で示されるように実装された送信器のた
めの論理記号およびここでの教示に従って機能を果たす
送信器チップを示すために図面の後続の部分に用いられ
た記号である。第４図はその２つの動作モードのうちの１つである、
「LOCAL」モードの開示された送信器の例示である。第５図はその２つの動作モードのうちの１つである、
「CASCADE」モードの開示された送信器の例示である。第６図はそのピンの図が第２図に示される、送信器チッ
プ上の集積回路の機能ブロック図である。第７図は第６図に示されるストローブおよび肯定応答回
路によって行なわれる機能を詳細にするフローチャート
である。第８図は第６図に示されるクロック発生器のより詳細な
ブロック図である。第９図は第６図に示される媒体インターフェイス回路の
概略図である。第10図はここでの教示に従って作られ、そして動作され
る、LOCALモードで動作するシステムの８ビット送信器
の動作を示すタイミング図である。第11図はここでの教示に従って作られ、そして動作され
る、CASCADEモードで動作するシステムの８ビット送信
器の動作を示すタイミング図である。第12図はこの発明の好ましい実施例に従って実装された
受信器チップのピンの図である。第13図は第12図に示されるように実装された受信器のた
めの論理記号およびここでの教示に従って機能を果たす
受信器チップを示すために図面の後続の部分に利用され
た記号である。第14図はその２つの動作モードのうちの１つである、LO
CALモードの開示された受信器の例示である。第15図はその２つの動作モードのうちの１つである、
「CASCADE」モードの開示された受信器の例示である。第16図はそのピンの図が第12図に示される、受信器チッ
プ上の集積回路の機能ブロック図である。第17図は第16図に示される媒体インターフェイス回路の
概略図である。第18図は第16図に示されるバイト同期論理のより詳細な
ブロック図である。第19図はここでの教示に従って作られ、LOCALモードで
動作するシステムの８ビット受信器の動作を示すタイミ
ング図である。第20図はここでの教示に従って作られ、CASCADEモード
で動作するシステムの８ビット受信器の動作を示すタイ
ミング図である。第21図は自動繰返し能力でCASCADEモードで動作するよ
うに構成された開示されたシステムの例示である。第22図はここでの教示に従って作られ、CASCADEモード
で動作し、自動繰返し特徴を採用するシステムの８ビッ
ト受信器の動作を示すタイミング図である。図において、101はコマンド論理ブロック、102はデータ
源ブロック、103は送信器、104は受信器、105はコマン
ド論理、106はデータシンク、107は伝送媒体、201はDAT
A/COMMAND入力、202はストローブ入力、203はACK出力、
204はクロック入力／出力、205は差動直列ECL出力、206
は直列ECL入力、207および208はクリスタルピン、209は
フィルタピン、210はデータモード選択入力、211はカス
ケード／ローカルモード選択入力、212はVCCピン、213
は接地ピン、401および402はシステム、405および406は
送信器、410および411は直列リンク、501、502および50
3はホストシステム、504はデータ経路制御論理、505、5
06および507は送信器、508は直列リンク、601は並列入
力ラッチ、602はエンコーダラッチ、603はデータエンコ
ーダ、604はSTRB/ACK回路、605はクロック発生器、606
はシフタ、608はSIDQ、609は媒体インターフェイス、70
1、702、704、705、706、708、709、710、711、712、71
3、714、717および718は四角記号、703、707および715
はループ、851はXTAL発振器、852はマスタカウンタ、85
3はPLL、850はクリスタル、901はフリップフロップ、12
01はDATA/COMMAND出力、1202はデータストローブ出力、
1203はコマンドストローブ出力、1204はIGM出力、1205
はクロック出力、1206は差動直列ECL入力、1207および1
208はクリスタルピン、1209はフィルタピン、1210はデ
ータモード選択入力、1211はCNB入力、1212は違反出
力、1213はVCCピン、1214は接地ピン、1401および1402
はシステム、1405および1406は受信器、1407および1408
はリンク、1444はクリスタル、1501、1502および1503は
ホストシステム、1505、1506および1507は受信器、1525
は伝送媒体、1535はクリスタル、1601はシフタ、1602は
デコーダラッチ、1603はデータデコーダ、1604は出力ラ
ッチ、1605は媒体インターフェイス、1606はPLL、1607
はクロック発生器、1608はバイト同期論理、1801はビッ
トカウンタ、1802はSYNC検出器、1803はカスケード制御
である。

フロントページの続き (56)参考文献特開昭59−214358（ＪＰ，Ａ) 特開昭60−239118（ＪＰ，Ａ) 特表昭60−501983（ＪＰ，Ａ) 米国特許4628461（ＵＳ，Ａ) 国際公開85−941（ＷＯ，Ａ)

Claims

【特許請求の範囲】

【請求項１】各々が予め設定されたデータ幅を有する複
数の異なる種類の並列データパターンを非同期的に発生
する第１のホストシステムと、前記第１のホストシステ
ムによって発生した前記並列データパターンに対応する
並列データパターンを受取る第２のホストシステムとの
間で、同期直列伝送媒体を利用してデータを伝送するシ
ステムであって、（ａ）前記第１のホストシステムによって非同期的に
発生した前記複数種類の並列データパターンの各々に応
答して、前記各並列データパターンの種類を識別し、前
記識別された並列データパターンを予め選択されたコー
ド化規約に従って直列データパターンに変換し、そして
前記伝送媒体を介して前記直列データパターンを同期的
に送信する送信器手段と、（ｂ）前記伝送された直列データパターンを同期的に
受取り、そして受取った直列データパターンを、前記第
２のホストシステムによって受取られるべき前記並列デ
ータパターンに変換する受信器手段とを備える、システ
ム。
【請求項２】前記送信器手段は少なくとも１つの送信器
装置をさらに含み、前記送信器装置の各々は、（ａ）第１の記憶手段を含み、前記非同期的に発生し
た複数種類の並列データパターンの１つを前記第１の記
憶手段にラッチするための第１の手段と、（ｂ）第２の記憶手段を含み、前記第１の記憶手段か
ら前記第２の記憶手段にデータパターンを同期的に転送
し、それによって新しい入力を受取るために前記第１の
記憶手段を自由にするための第２の手段と、（ｃ）前記第２の記憶手段に転送されたデータパター
ンに応答し、前記転送されたデータパターンの種類を識
別し、そして前記識別されたデータパターンを前記予め
選択されたコード化規約に従ってコード化するための第
３の手段と、（ｄ）前記第３の手段に結合され、前記第３の手段か
ら新しくコード化されたデータを同期的に受取って、出
力される前記直列データパターンのビットの流れに挿入
するための第４の手段とを含む、特許請求の範囲第１項
に記載のシステム。
【請求項３】各送信器装置の前記第３の手段が、予め選
択された優先順位をもとにして前記異種のデータパター
ン入力を自動的にマルチプレクスするようにさらに動作
する、特許請求の範囲第２項に記載のシステム。
【請求項４】各送信器装置の前記第３の手段が、データ
パターンの幅を示す第１の選択された制御信号に応答し
て、示されるデータ幅の関数として当該送信器への前記
データパターン入力の各々をコード化するように動作す
る、特許請求の範囲第２項に記載のシステム。
【請求項５】各送信器装置の前記第４の手段が、外部の
ソースから直列のデータ入力を受取るための直列入力手
段を含む、特許請求の範囲第２項に記載のシステム。
【請求項６】各送信器装置の前記出力の直列データパタ
ーンのビットの流れは、前記新しくコード化されたデー
タと、いかなる新しくコード化されたデータも存在しな
いときはいつでも外部のソースから前記直列入力手段へ
の直列のデータ入力と、いかなる新しくコード化された
データもそしていかなる有効な直列データも存在しない
ときはいつでも前記直列入力手段によって発生される同
期ビットパターンとを含む、特許請求の範囲第５項に記
載のシステム。
【請求項７】各送信器装置の前記第４の手段は、第１の
モードで前記出力の直列ビットの流れを修正して前記媒
体を介して直接伝送し、かつ第２のモードでコード化さ
れた直列ビットの流れを出力する、前記媒体とインター
フェイスするための手段をさらに含む、特許請求の範囲
第６項に記載のシステム。
【請求項８】インターフェイスするための前記手段は、
前記第１のモードで動作するときNRZIデータを出力し、
かつ前記第２のモードで動作するときNRZデータを出力
する、特許請求の範囲第７項記載のシステム。
【請求項９】前記送信器装置の各々は、当該送信器から
の出力の直列データパターンのビットの流れが前記媒体
を介して直接送信されるローカルモードで動作するため
の手段を含む、特許請求の範囲第６項に記載のシステ
ム。
【請求項１０】各々がカスケードモードで動作するため
の手段を含む複数個の前記送信器装置をさらに含み、前
記カスケードモードにおいては、前記カスケードモード
で動作する各送信器装置からの出力の直列データパター
ンのビットの流れは前記複数個の送信器装置の別のもの
の直列入力手段へ入力される、特許請求の範囲第９項記
載のシステム。
【請求項１１】前記送信器装置の各々が、モード制御信
号に応答して、前記モード制御信号が第１の状態である
ときはいつでも前記ローカルモードで動作し、そして前
記モード制御信号が第２の状態であるときはいつでも前
記カスケードモードで動作する、特許請求の範囲第10項
に記載のシステム。
【請求項１２】ローカルモードで動作する前記送信器装
置の各々がNRZIコード化された直列データを出力する、
特許請求の範囲第11項に記載のシステム。
【請求項１３】カスケードモードで動作する前記送信器
装置の各々がNRZコード化された直列データを出力す
る、特許請求の範囲第11項に記載のシステム。
【請求項１４】前記送信器装置の各々が、当該送信器装
置がローカルモードで動作するときはいつでも、クロッ
クパルスを発生するためのクロック発生器手段をさらに
含む、特許請求の範囲第11項に記載のシステム。
【請求項１５】前記クロック発生器手段の各々が、当該
送信器装置がカスケードモードで動作するときはいつで
も、外部のソースからのクロックパルス入力を受取るよ
うに動作する、特許請求の範囲第14項に記載のシステ
ム。
【請求項１６】前記クロック発生器手段は、（ａ）マスタ周波数源と、（ｂ）前記マスタ周波数源に接続される位相ロックル
ープと、（ｃ）当該送信器装置内で内部の同期制御信号を与え
るための、前記位相ロックループに接続されるマスタカ
ウンタとを含む、特許請求の範囲第15項に記載のシステ
ム。
【請求項１７】前記マスタ周波数源がクリスタル発振器
である、特許請求の範囲第16項に記載のシステム。
【請求項１８】前記送信器装置の第１のもののための前
記マスタ周波数源が、前記送信器装置の第２のもののク
ロック発生器出力である、特許請求の範囲第16項に記載
のシステム。
【請求項１９】前記位相ロックループがマスタ／スレー
ブ発振器装置を組込む、特許請求の範囲第16項に記載の
システム。
【請求項２０】前記送信器装置の各々が、前記入力ソー
スとのハンドシェークプロトコルを与えるための第１の
回路手段を含む、特許請求の範囲第２項に記載のシステ
ム。
【請求項２１】前記送信器装置の各々が、単一の半導
体集積回路装置である、特許請求の範囲第２項に記載の
システム。
【請求項２２】前記受信器手段は少なくとも１つの受
信器装置を含み、前記受信器装置の各々は、（ａ）第３の記憶手段を含み、前記媒体から同期的に
送信されたコード化されたデータパターンを捕捉するた
めの第５の手段と、（ｂ）データデコード手段の含み、捕捉された当該デ
ータパターンによって示される入力をデコードし、そし
てそれに対応する並列のデータパターン出力を発生する
ための第６の手段と、（ｃ）並列の出力手段を含み、前記並列データパター
ン出力のシステムからの出力を可能化するための第７の
手段とを含む、特許請求の範囲第１項又は第２項に記載
のシステム。
【請求項２３】各受信器装置の前記第５の手段が、前
記受信器装置へのキャッチ許可信号入力の存在にのみ応
答して、送信されたデータパターンを捕捉するように許
可され、かつ可能化される、特許請求の範囲第22項に記
載のシステム。
【請求項２４】各受信器装置の前記第５の手段が、デ
ータの捕捉を示す信号を発生するようにさらに動作可能
である、特許請求の範囲第23項に記載のシステム。
【請求項２５】各受信器装置の前記第５の手段が、各
受信器装置の内部の同期化のためにクロックパルスを発
生するようにさらに動作可能である、特許請求の範囲第
24項に記載のシステム。
【請求項２６】各受信器装置の前記第５の手段が、当
該受信器装置の動作に外部の装置の動作を同期させるの
に適切なクロックパルスを出力するようにさらに動作可
能である、特許請求の範囲第25項に記載のシステム。
【請求項２７】当該受信器装置からの出力クロックパ
ルスが、前記受信器装置のための前記キャッチ許可信号
として選択的に機能する、特許請求の範囲第26項に記載
のシステム。
【請求項２８】各受信器装置の前記第６の手段が、前
記デコードされたデータを内部で、自動的にデマルチプ
レクスする手段をさらに備える、特許請求の範囲第22項
に記載のシステム。
【請求項２９】各受信器装置の前記第６の手段が、当
該データパターンによって示される異種のデータパター
ン入力の種類を識別する手段をさらに備える、特許請求
の範囲第22項に記載のシステム。
【請求項３０】各受信器装置の前記第６の手段が、種類
によって前記並列のデータパターン出力を識別する手段
をさらに備える、特許請求の範囲第29項に記載のシステ
ム。
【請求項３１】各受信器装置の前記第６の手段が、デー
タの幅を示す第２の選択された制御信号に応答して、示
されるデータの幅の関数として前記捕捉されたパターン
の各々をデコードする手段をさらに備える、特許請求の
範囲第22項に記載のシステム。
【請求項３２】各受信器装置の前記第５の手段が、前記
送信されたコード化されたデータパターンを別々のクロ
ックおよびデータパターンの流れに分離するための位相
ロックデータ回復ループを含む、特許請求の範囲第22項
に記載のシステム。
【請求項３３】前記位相ロック回復ループが、マスタ／
スレーブ発振器装置を組込む、特許請求の範囲第32項に
記載のシステム。
【請求項３４】前記位相ロック回復ループが、前記分離
したクロックの流れのビット速度で動作する、特許請求
の範囲第32項に記載のシステム。
【請求項３５】前記第５の手段が、前記位相ロック回復
ループに中心周波数の信号を供給するためのクロック発
生器がさらに含む、特許請求の範囲第32項に記載のシス
テム。
【請求項３６】前記クロック発生器は、（ａ）マスタ周波数源と、（ｂ）前記マスタ周波数源に接続される位相ロックル
ープと、（ｃ）前記中心周波数の信号を前記回復ループに出力
するための、前記位相ロックループに接続されたマスタ
カウンタとをさらに含む、特許請求の範囲第35項に記載
のシステム。
【請求項３７】前記マスタ周波数源がクリスタル発振器
である、特許請求の範囲第36項に記載のシステム。
【請求項３８】複数個の前記受信器装置を含み、前記複
数個の受信器装置の第１のものによるデータの捕捉を示
す信号が、前記複数個の受信器装置の第２のものに対し
てキャッチ許可信号として用いられる、特許請求の範囲
第24項に記載のシステム。
【請求項３９】前記受信器装置のカスケードチェーンで
の前記受信器装置の各々は、前記媒体からの送信された
同期パターンを検出すると、捕捉されたデータの出力を
同期的に可能化する、特許請求の範囲第38項に記載のシ
ステム。
【請求項４０】カスケードされたチェーンでの最も下流
の受信器装置の反転された出力が、前記チェーンでの最
も上流の受信器装置のためのキャッチ許可信号として働
き、さらに前記チェーンの各装置は最も下流の受信器装
置によるデータの捕捉に応答して捕捉されたデータの出
力を可能化する、特許請求の範囲第39項に記載のシステ
ム。
【請求項４１】前記並列データパターン出力の幅が、前
記受信器装置の数の関数として可変である、特許請求の
範囲第22項に記載のシステム。
【請求項４２】前記受信器装置の各々が、単一の半導体
集積回路装置である、特許請求の範囲第22項記載のシス
テム。
【請求項４３】各々が予め設定されたデータ幅を有する
複数の異なる種類の並列データパターンを非同期的に発
生する第１のホストシステムと、前記第１のホストシス
テムによって発生した前記並列データパターンに対応す
る並列データパターンを受取る第２のホストシステムと
の間で、同期直列伝送媒体を利用してデータを伝送する
システムの一部として、前記複数の異なる種類の並列デ
ータパターンを、前記同期直列伝送媒体を介する伝送に
適した、各々が対応の入力を表わす直列データパターン
に変換する方法であって、（ａ）前記非同期的に発生した複数種類の並列データ
パターン入力信号の１つを入力信号を受取るための第１
の手段にラッチするステップと、（ｂ）入力信号を受取るための前記第１の手段から入
力信号を受取るための第２の手段に同期的にデータパタ
ーンを転送し、それによって新しい入力を受取るために
前記第１の手段を自由にするステップと、（ｃ）前記第２の手段に転送されたデータ入力の種類
を識別するステップと、（ｄ）前記識別されたデータをデータエンコーダにマ
ルチプレクスするステップと、（ｅ）予め選択されたコード化規約に従って前記識別
されたデータをコード化するステップと、（ｆ）前記新しくコード化されたデータを含む直列の
出力ビットの流れを発生するステップと、（ｇ）前記媒体上で同期的に前記ビットの流れを伝送
するステップとを含む、方法。
【請求項４４】識別されたデータをマルチプレクスする
ための前記ステップが、予め選択された優先順位をもと
にして行なわれる、特許請求の範囲第43項に記載の方
法。
【請求項４５】前記コード化ステップが、入力データの
幅の関数として行なわれる、特許請求の範囲第43項に記
載の方法。
【請求項４６】前記ビットの流れを発生する前記ステッ
プは、（ａ）新しくコード化されたデータが存在するかどう
かを決定し、そしてもし存在するなら前記新しくコード
化されたデータからなるビットの流れを発生するステッ
プと、（ｂ）いかなる新しくコード化されたデータも存在し
ないときはいつでも、伝送のための他の有効な直列デー
タが存在するかどうかを決定し、そしてもし存在するな
ら前記有効なデータからなるビットの流れを発生するス
テップと、（ｃ）いかなる新しくコード化されたデータも他の有
効な直列データも存在しないときはいつでも、予め選択
された同期パターンからなるビットの流れを発生するス
テップとをさらに含む、特許請求の範囲第43項に記載の
方法。
【請求項４７】前記媒体上での伝送に先立って、NRZIデ
ータとして前記直列のビットの流れを出力するステップ
をさらに含む、特許請求の範囲第43項に記載の方法。
【請求項４８】各々が予め設定されたデータ幅を有する
複数の異なる種類の並列データパターンを非同期的に発
生する第１のホストシステムと、前記第１のホストシス
テムによって発生した前記並列データパターンに対応す
る並列データパターンを受取る第２のホストシステムと
の間で、同期直列伝送媒体を利用してデータを伝送する
システムの一部として、前記複数の異なる種類の並列デ
ータパターンを、前記直列伝送媒体を介する伝送に適し
た、各々が対応の入力を表わす直列データパターンに変
換し、さらに前記同期直列伝送媒体を介して伝送され
た、前記複数の異なる種類の並列データパターンを表わ
す直列データパターン信号を、前記並列データパターン
に対応する並列データパターン出力信号に変換する方法
であって、（ａ）前記非同期的に発生した複数種類の並列データ
パターン入力信号の１つを、入力信号を受取るための第
１の手段にラッチするステップと、（ｂ）入力信号を受取るための前記第１の手段から入
力手段を受取るための第２の手段に同期的にデータパタ
ーンを転送し、それによって新しい入力を受取るために
前記第１の手段を自由にするステップと、（ｃ）前記第２の手段に転送されたデータ入力の種類
を識別するステップと、（ｄ）前記識別されたデータをデータエンコーダにマ
ルチプレクスするステップと、（ｅ）予め選択されたコード化規約に従って前記識別
されたデータをコード化するステップと、（ｆ）前記新しくコード化されたデータを含む直列の
出力ビットの流れを発生するステップと、（ｇ）前記媒体上で同期的に前記ビットの流れを伝送
するステップと、（ｈ）前記伝送媒体を離れた前記直列データパターン
信号を捕捉するステップと、（ｉ）捕捉された当該データパターンによって示され
る入力をデコードするステップと、（ｊ）当該入力信号に対応する並列のデータパターン
出力を発生するステップと、（ｋ）前記並列データパターン出力のシステムからの
出力を可能化するステップと、（ｌ）可能化された前記並列データパターンを出力す
るステップとを含む、方法。
【請求項４９】捕捉するステップが、キャッチ許可信号
の存在に応答して行なわれる、特許請求の範囲第48項に
記載の方法。
【請求項５０】データの捕捉を示す出力信号を発生する
ステップをさらに含む、特許請求の範囲第49項に記載の
方法。
【請求項５１】並列のデータパターンを発生する前記ス
テップが、捕捉されたデータパターンによって示される
異なるデータ入力の種類を識別するステップをさらに含
む、特許請求の範囲第48項に記載の方法。
【請求項５２】前記デコード化のステップが、捕捉され
たデータのデータ幅の関数として行なわれる、特許請求
の範囲第48項に記載の方法。
【請求項５３】前記デコードされたデータをデマルチプ
レクスするステップをさらに含む、特許請求の範囲第48
項に記載の方法。
【請求項５４】捕捉する前記ステップが、前記伝送され
たデータパターンを別々のクロックおよびデータパター
ンの流れに分離するステップをさらに含む、特許請求の
範囲第48項に記載の方法。
【請求項５５】（ａ）ストローブ信号がデータソース
によって送信されているかどうかを決定するステップ
と、（ｂ）前記ストローブ信号が存在するときはいつで
も、入力信号を受取るための前記第１の手段がデータを
受取るために利用可能であるかどうかを決定するステッ
プと、（ｃ）前記第１の手段が利用可能であると決定されて
いるときはいつでも、可能化信号を発生し、前記第１の
手段がデータパターン入力信号を受取ることを可能にす
るステップと、（ｄ）前記可能化信号を発生した後に、入力信号を受
取るための前記第１の手段が、新しいデータを受取るた
めに利用できないことを示す全フラグ信号を発生するス
テップとをさらに含む、特許請求の範囲第46項に記載の
方法。
【請求項５６】（ａ）その周波数が、前記データパタ
ーン入力信号のためのバイト境界に対応するクロックパ
ルスを発生するステップと、（ｂ）バイト境界を決定するために前記クロックパル
スを監視するステップと、（ｃ）入力信号を受取るために前記第１の手段が、デ
ータを受取るために利用可能であると示す前記全フラグ
信号を各バイト境界の始まりでクリアするステップとを
さらに含む、特許請求の範囲第55項に記載の方法。
【請求項５７】（ａ）動作モード入力信号を監視する
ステップと、（ｂ）前記可能化信号が発生され、前記ストローブ信
号が存在し、そして第１の動作モードが前記モード入力
信号によって特定されるときはいつでも、前記データソ
ースからのデータの受取りを認める信号を出力し、かつ
維持するステップと、（ｃ）前記可能化信号が発生され、前記ストローブ信
号が存在し、同期パターンが前記ビットの流れで検出さ
れ、そして第２の動作モードが前記入力信号によって特
定されるときはいつでも、前記データソースからのデー
タの受取りを認める信号を出力し、かつ維持するステッ
プとをさらに含む、特許請求の範囲第56項に記載の方
法。
【請求項５８】前記ストローブ信号がないことに応答し
て、前記許可信号を落とすステップをさらに含む、特許
請求の範囲第57項に記載の方法。
【請求項５９】前記データパターン信号を捕捉するステ
ップは、（ａ）前記キャッチ許可信号が存在するかどうかを決
定するステップと、（ｂ）前記キャッチ許可信号が存在するときはいつで
も、同期パターンが受取られているかどうかを決定する
ために、前記伝送媒体を監視するステップと、（ｃ）受取られている同期パターンが存在しないと
き、データパターンが捕捉されているが、出力のために
は可能化されていないかどうかを決定するステップと、（ｄ）前記データパターンを捕捉し、データパターン
が捕捉されているが、出力のために可能化されていない
と決定されない限り、データの前記捕捉を示す信号を発
生するステップとをさらに含む、特許請求の範囲第49項
に記載の方法。
【請求項６０】前記出力を可能化するステップは、（ａ）その周波数が前記データパターン入力信号のた
めのバイト境界に対応するクロックパルスを発生するス
テップと、（ｂ）バイト境界を検出するために前記クロックパル
スを監視するステップと、（ｃ）バイト境界が検出され、そして同期パターンが
受取られているときはいつでも、データパターンが捕捉
されたが、出力のためには可能化されていないかどうか
を、そしてデータパターンが捕捉され、かつ出力のため
に可能化されていないかどうかを決定するステップと、（ｄ）前記データの捕捉を示す前記信号を禁止するス
テップと、（ｅ）前記捕捉されたデータの出力を可能化するステ
ップと、（ｆ）いかなる捕捉されたデータも出力の可能化を持
っていないことを示す信号を発生するステップとをさら
に含む、特許請求の範囲第59項に記載の方法。
【請求項６１】前記可能化のステップが、もし検出され
たバイト境界で同期パターンが受取られており、そして
いかなる捕捉されたデータパターンも可能化を持ってい
ないなら、禁止される、特許請求の範囲第60項に記載の
方法。