JP3399950B2 - バス上の隣接デバイス間のインタフェースに設けられたアイソレーション・バリヤを通してｎｒｚデータ信号を伝送する方法及び装置 - Google Patents

バス上の隣接デバイス間のインタフェースに設けられたアイソレーション・バリヤを通してｎｒｚデータ信号を伝送する方法及び装置

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Description

【発明の詳細な説明】 発明の背景 （１）発明の分野 本発明は、コンピュータシステム中の複数のノードま
たは装置間における通信を可能にするためのバスアーキ
テクチャ通信技術に関するものである。より詳しくは、
本発明は、バスを介して接続された２つの装置の間のイ
ンタフェースであって、これら２つの装置の間に設けら
れたアイソレーション・バリヤを通してNRZデータ信号
の形式の２進信号が伝送されるインタフェースに関す
る。
マイクロプロセッサ、ディスクドライブ、CRT、プリ
ンタ等のような所与のコンピュータシステム内のコンピ
ュータの様々な装置は、これらの間で信号を伝達する能
力が必要である。エレクトロニクス分野及びコンピュー
タ分野においては、この信号伝送は、複数の伝送線より
なり、システム中のいくつかの装置を相互接続するため
の通信経路として機能するバスによって達成される。シ
ステムの各装置は、ただバスにプラグインに接続して、
システム中の他の各装置と理論的に接続するだけでよ
い。バスに取り付けられた他の装置と通信するために
は、各装置は、そのバス用に実装された通信プロトコル
に適合する送受信回路のようなハードウェアを具備して
いなければならない。しかしながら、上記の各々の回路
によってバス上にドライブされる信号電圧及び電流は小
さいため、これらの回路間には電気的あるいは直流的分
離手段またはアイソレーション手段を実装しなければな
らない。このアイソレーションは、システムの接地ルー
プ電流を減少させ、グラウンドドロップによって信号伝
送が妨害されるのを防ぐ。従来のバスアーキテクチャに
おいて、バスに接続された回路を互いに電気的に分離す
る１つの方法は、関連する装置に取り付けるケーブル
（バスよりなる）の端部に、パルス変成器を入れたモジ
ュールを設けることである。
しかしながら、アイソレーション・バリヤとして実装
されたパルス変成器の使用には、パルス変成器は、単に
入力を出力に交流結合するだけであるため、ハイパス・
フィルタとして働くという欠点がある。送信器が長い期
間にわたってバス上にハイ信号をドライブすると、受信
器側で検出される信号は、ハイパス・フィルタリング作
用のために低下し始める。従って、比較的低帯域のデー
タの回復不可能な損失が起こるため、広帯域スペクトル
のNRZデータ信号のデータが、パルス変成器によって形
成される狭帯域のチャンネルを通して全て伝送されるこ
とはない。
現在、広帯域のNRZデータ信号を狭帯域チャンネルを
通して伝送する技術がいくつかある。そのような技術の
１つに、搬送波を用いて広帯域のデータを特定の周波数
に乗せて伝送するアナログ及びディジタル変調によるも
のがある。しかしながら、この技術は、比較的複雑で、
相当な量のハードウェアが必要であり、コスト増になる
上、一般に、基本セル・ゲートアレイ技術では得られな
い回路が必要である。
他の従来技術の伝送技術として、ケーブルの送信側で
NRZデータ信号のコード化を行い、ケーブルの受信側で
データ信号のデコーディングを行うようにしたものがあ
る。これは、通常、ほぼ一定のDCレベルが得られるよう
に平衡コードが維持されるマンチェスター、4B5B、8B10
B等によるデータ信号のコード化によって行われる。例
えば、マンチェスターは、ビット毎にDCレベルが変化し
ない平衡コードであり、一方、4B5B及び8B10Bは、バイ
トのDCレベルがせいぜい10〜20％しか変化しないバイト
レベルの平衡コードである。しかしながら、このような
コード化技術では、NRZデータ信号の帯域幅が増大す
る。一例を挙げると、50メガビットのマンチェスター・
コード化信号をアイソレーション・バリヤを通して伝送
する場合、信号の帯域幅は、元のNRZスペクトルのDC〜2
5MHzではなく、20〜50MHzの範囲になる。さらに、これ
らのコーディング技術を実装するには、相当な量の電子
ハードウェアが必要であり、そのためにコストが増大す
るとともに、バスアーキテクチャ全体の性能が低下する
（すなわち、ビット誤り率が高くなる）。
上記の他、従来技術の伝送方法及び装置の利用におい
ては、これらの技術はSCII、イーサネット及びADBのよ
うな典型的なバスアーキテクチャ方式に基づいており、
このようなマルチスピード・バスに接続された装置の中
で速い方の装置の能力を発揮することが可能なアップワ
ード・コンパチブル・バスによるマルチスピード信号伝
送のための手段は講じられていないという欠点がある。
従って、本発明の目的は、バス上の隣接装置の間に配
置されたアイソレーション・バリヤを通してNRZデータ
信号を伝送するための方法及び装置を提供することにあ
る。
本発明のもう一つの目的は、狭帯域チャンネルを有す
るパルス変成器型のアイソレーション・バリヤを通して
広帯域のNRZデータ信号を伝送するための装置及び方法
を提供することにある。
本発明のもう一つの目的は、バスに結合された隣接装
置間の双方向インタフェースを通してNRZデータ信号を
伝送するために、ディジタルの基本セルまたはゲートア
レイ技術を用い、マルチスピード・バスアーキテクチャ
方式において本発明の方法及び装置を実施することにあ
る。
発明の概要 本発明は、バスを介して接続された第１及び第２の装
置の間に配置されたアイソレーション・バリヤよりなる
インタフェースを通してデータ信号を伝送するための方
法及び装置にある。アイソレーション・バリヤは、例え
ば、これらの装置の送受信回路を電気的に互いに分離
し、かつこれらの間の接地ループを防ぐためのパルス変
成器、容量結合等からなる。
第１の装置では、NRZ入力データ信号がデータ・シン
クロナイザに供給され、データ・シンクロナイザは、デ
ータ信号をやはりこれに入力されるクロック信号に同期
させる。データ・シンクロナイザから得られる同期デー
タ信号は、クロック信号と共に微分器に供給され、微分
器は、データ信号のパルスを微分して、遅延データ信号
を出力する。この遅延データ信号は、トライステート・
ゲートからなるドライバに入力として供給される。
また、このトライステート・ゲートは、第２の入力
（制御入力）として、ハイのときゲートをイネーブル化
し、ローのとゲートをディスエーブル化するディジタル
微分信号を受け取る。トライステート・ゲートの出力に
は、ゲートがディスエーブル化されているときゲートの
出力を中間状態に維持するためのバイアス電圧が印加さ
れる。微分信号がハイのとき、ゲートは、イネーブル化
されるが、その場合に同期データ信号もハイであると、
ゲートの出力として、ハイ送信信号がバス上にドライブ
される。ゲートがイネーブル化され、入力同期データ信
号がローになると、バス上にはローの送信信号がドライ
ブされる。このようにして、第１の装置の送信器回路
は、NRZ入力データ信号を、アイソレーション・バリヤ
を通して効果的に伝送することができるDC平衡送信信号
に変換する。
第２の装置の受信器としてシュミット・トリガ回路が
設けられており、このシュミット・トリガ回路は、バイ
アス電圧の上下に２つのスレッショルド電圧を有する。
シュミット・トリガ回路は、アイソレーション・バリヤ
を通して伝送される信号を受信して、実質的に同期デー
タ信号を再構成する一連のハイ／ロー方向変化を出力す
る。
上記説明の他、本発明のもう一つの実施例は、特に、
「高性能シリアルバス（Performance Serial Bus）」
という名称のIEEE標準規格書（Standards Document）P
1394に記載されているマルチスピード・バスアーキテク
チャ方式により実施するために設計されたものである。
バス上で任意に設定されるコンピュータの各装置の間の
汎用相互接続のためにツイストペア線よりなるマルチス
ピード・シリアルバスが設けられている。この実施例に
おいては、アイソレーション・バリヤよりなる本発明の
インタフェースは、P1394標準規格に記載されているバ
スアーキテクチャ方式の物理インタフェース・チップと
リンク層チップとの間に実装される。本発明の方法及び
装置は、標準的なディジタルCMOSプロセスでディジタル
基本セルまたはゲートアレイ技術を用いて、上記の２つ
のチップの間に配置されたアイソレーション・バリヤを
通してNRZデータ信号を伝送する簡単な方法が得られる
ように、これら２つのチップの間に実装される。
図面の簡単な説明 本発明のこれらの目的、特徴及び長所は、以下に記載
する実施例の詳細な説明より明白になるであろう。
図１は、インタフェースのアイソレーション・バリヤ
の両側にある装置間の相互接続を示す本発明の各装置に
おけるトランシーバ回路のブロック図である。
図２は、アイソレーション・バリヤとしてパルス変成
器を使用した実施例を示す本発明の詳細回路図である。
図３は、アイソレーション・バリヤとして容量結合を
使用した実施例を示す本発明の詳細回路図である。
図４は、本発明の回路の動作を説明するためのタイミ
ング図である。
図５は、IEEE P1394規格に基づくLLCチップとPHYチ
ップとの間の本発明の実装例を示すブロック図である。
発明の詳細な説明 本発明は、バスを介して接続された隣接装置の間に配
置されたアイソレーション・バリヤよりなるインタフェ
ースを通してデータ信号を伝送するための方法及び装置
に関する。以下の説明においては、本発明の完全な理解
を図るために、電圧、電流、装置の種類等、多数の事項
が詳細に記載されている。しかしながら、本発明を実施
するためには、これらの詳細な記載は必ずしも必要では
ないということは当業者には明白であろう。他の場合に
おいては、本発明が不必要に不明瞭になるのを避けるた
め、周知の回路、方法等についての詳細は記載されてい
ない。
図１及び２において、本発明は、バス20によりインタ
フェース３を通して相互接続された第１の装置１及び第
２の装置２よりなる。バス20は、データ及び制御信号を
伝送するための少なくとも１本の伝送線路21を有し、さ
らに、伝送線路21と結合された上記２つの装置１と２の
送受信回路を電気的に互いに分離してこれらの間の接地
ループを防ぐためのアイソレーション・バリヤ９を有す
る。バス20の伝送線路21には、アイソレーション・バリ
ヤ９の両側に、DC電流がアイソレーション・バリヤ９に
供給されるのを防ぐための約0.001μｆのブロックコン
デンサ11が結合されている。さらに、図１及び２に示す
ように、３つの抵抗器、すなち約100Ωの２つの直列抵
抗器８と約300Ωの第３の分流抵抗器10（パルス変成器
９の分路としてアースに接続されている）が、バス20の
伝送線路21に接続されている。直列抵抗器８は、各装置
１及び２の入力ダイオード（図示省略）を保護するため
に、信号電圧の減衰及び電流制限が行われるようアイソ
レーション・バリヤ９の両側に設けられている。分流抵
抗器10は、電圧減衰の大きさを決定し、各装置１及び２
のドライバ６がトライステート状態になったとき各装置
のピンキャパシタンスの放電を助長するよう作用する。
上記の構成部品の値は、バス上の伝送速度を約50メガビ
ット／秒として選択されており、異なる伝送速度の場合
は、当技術分野で周知のように、これらの構成部品の値
を修正する必要があろう。
本発明の一実施例によれば、装置間のインタフェース
３は、各装置１及び２として、トライステート・ゲート
からなる送信器またはドライバ６と、シュミット・トリ
ガ回路よりなる受信器12を有するトランシーバを用いる
ことができるよう半二重の双方向型である。さらに、こ
の実施例によれば、アイソレーション・バリヤ９は、当
技術分野において周知のように、各装置１及び２の回路
を互いに直流的に分離するためのパルス変成器９（80μ
Ｈの）を有する。以下の説明においては、本発明の方法
及び装置を第１の装置１の送信器６に基づいて説明する
が、その場合、第１の装置１は、送信信号を第２の装置
２の受信器12へ送り、受信器12では、それらの信号が第
１の装置１の回路に入力された元のデータ信号に再構成
される。インタフェース３の双方向性のため、素子の構
成及び動作は各装置共同じである。しかしながら、本発
明は、単方向インタフェース３や、パルス変成器９及び
容量結合（図３に示す）以外のアイソレーション・バリ
ヤ９にも適用することができる。
第１の装置１においては、ディジタルのハイとローの
値を有するNRZ入力データ信号Ａがメモリの読取りや周
辺入力装置等から発生する。図１、及びより詳細に図２
に示すように、このデータ信号Ａは、第１のＤ−Ｑフリ
ップロップ−フリップフロップ13からなるデータ・シン
クロナイザ４に供給され、第１のＤ−Ｑフリップフロッ
プ13は、データ信号Ａをやはりこれに入力されるクロッ
ク信号と同期させる。これによって得られる同期データ
信号Ｂは、クロック信号と共にディジタル微分器５に供
給され、データ信号Ａのパルスが微分される。図２に示
すように、ディジタル微分器５は、例えば、同期データ
信号Ｂ及びクロック信号を受け取って遅延データ信号Ｃ
を出力する第２のフリップフロップ14よりなる。次に、
この遅延データ信号Ｃは、同期データ信号Ｂと共に排他
的ORゲート15に入力として供給される。図４のタイミン
グ図に示す信号Ｂ及びＣに対して、排他的ORゲート15
は、同期データ信号Ｂのパルスの正変化及び負変化を両
方共検出し、これらの変化に対応する一連のパルスをデ
ィジタル微分信号Ｄとして出力する。
次に、図１及び２において、同期データ信号Ｂはトラ
イステート・ゲート６からなる送信器６すなわちドライ
バ６に第１の入力（データ入力）として供給される。ま
た、トライステート・ゲート６には、第２の入力（制御
入力）として、ハイのときゲート６をイネーブル化し、
ローのときゲートをディスエーブル化するディジタル微
分信号Ｄが供給される。トライステート・ゲート６の出
力には、ゲート６がディスエーブル化されているときゲ
ート６の出力を約2.5ボルトの中間状態に保つためのバ
イアス電圧16が印加される。図２に示すように、バイア
ス電圧16は、タイバック・インバータ16によって発生
し、このインバータは、場合によっては、入力を出力に
接続するための２本のピンが必要である。本発明で使用
するバイアス電圧16を設定するには、5KΩ抵抗器を有す
る外部抵抗分圧器による等、他の方法で設定することも
可能である。
ゲート６がディスエーブル化されると、ゲート６の出
力として、中間状態の第１の送信信号Ｅがバス20上にド
ライブされ、アイソレーション・バリヤ９を通して送信
される。ディジタル微分信号Ｄがハイになると、ゲート
６はイネーブル化され、その場合、同期データ信号Ｂも
ハイならば、ハイ状態の第１の送信信号Ｅがゲート６の
出力としてバス上にドライブされる。このハイの第１の
送信信号Ｅは、約５ボルトのハイ状態よりなる。しかし
ながら、ゲート６がイネーブル化されていて、入力同期
データ信号Ｂがローになると、ロー状態の第１の送信信
号Ｅがバス20上にドライブされる。このローの第１の送
信信号Ｅは、約０ボルトのロー状態よりなる。従って、
第１の装置１の送信器回路は、NRZ入力データ信号Ａを
アイソレーション・バリヤ９を通して効果的に伝送する
ことができるDC平衡送信信号Ｅに変換する（信号の高周
波帯域幅を大きくせずに）。当業者には明白なように、
上記の信号振幅は、実際に使用する各特定のバイアス電
圧16及び各特定の電子部品の仕様に応じて変わり得る
（すなわち、より高く、あるいは低くすることができ
る）。
第１の送信信号Ｅがバス上にドライブされると、この
信号は、パルス変成器９に０ボルトの入力として供給さ
れる。変成器９は、この信号を第２の装置２に接続され
た反対側のバス20に磁気結合し、その出力が第２の送信
信号Ｆとなる。図４のタイミング図から明らかなよう
に、第２の送信信号Ｆは、振幅が異なる以外は、第１の
送信信号Ｅと実質的に同じである。次に、この第２の送
信信号Ｆは、シュミット・トリガ回路12からなる第２の
装置２の受信器12に入力として供給される。シュミット
・トリガ回路12は、第２の送信信号Ｆの非ゼロ復帰デー
タを、始めにディジタル微分器５に入力として供給され
た同期データ信号Ｂのディジタルパルスの形に再構成す
る。
シュミット・トリガ回路12は、バイアス電圧16を中心
とする２つのスレッショルド電圧を有し、このスレッシ
ョルド電圧は、好ましくは、シュミット・トリガ回路12
をそれぞれハイ及びローに変化させる立ち上がりエッジ
及び立ち下がりエッジのスレッショルドとして、３ボル
ト及び２ボルトとする。従って、図４のタイミング図に
示すように、シュミット・トリガ回路12の出力は、実質
的に同期データ信号Ｂを再構成した一連のハイ／ロー方
向変化よりなる。しかしながら、シュミット・トリガ回
路12の代替手段として、入力信号の電圧が実質的に電圧
バイアス16より高い値になるとハイのデータ信号を出力
し、入力信号が実質的に電圧バイアスより低い値になる
とローのデータ信号を出力するものであれば、任意の電
子部品を使用することができるということに注意すべき
である。
上記説明の実施例の他、本発明の方法及び装置のもう
一つの実施例は、特に、「高性能シリアルバス（Perfor
mance Serial Bus」という名称のIEEE標準規格書（St
andards Document）P1394に記載されているマルチスピ
ード・バスアーキテクチャ方式により実施するために設
計されたものである。この規格書は、参考資料Ａとして
本願に添付してある。P1394に記載のバスアーキテクチ
ャ方式は、同じバックプレーン上のカード間、他のバッ
クプレーン上のカードとの間、及び外部の周辺装置との
間に安価な汎用相互接続を講じられるマルチスピードの
シリアルバス20を提供しようとするものである。また、
このバスアーキテクチャによれば、バス20に結合された
装置またはノード（すなわち、最小数の制御レジスタの
集合を有するバスに結合されたアドレス指定可能な装
置）を循環ネットワークの形に配置する必要がなく、大
小様々な数のネットワーク構成を形成するようシリアル
バス20を介して他の装置５と任意に結合することができ
る任意のバストポロジを得ることが可能である。
この実施例においては、図５に示すように、バス上で
任意に設定されるコンピュータの種々の装置間の汎用相
互接続が可能なように、ツイストペア線20よりなるマル
チスピード・シリアルバス20が設けられている。各装置
１及び２は、データ信号のアービトレーション、送信、
受信及びタイミング再生のためにシリアルバス20に直接
接続された物理チャネル・インタフェース・チップ（す
なわち「PHY」チップ）25を有する。同様に、各装置
は、PHYチップ25との間で一定速度でデータ信号を送受
すると共に各装置の処理インテリジェンスとのインター
フェイスを取るリンク層チップ（すなわち「LLC」チッ
プ）24を有する。これら２つのチップ24と25の間の一定
速度の伝送は、２つのチップ24と25の間のバス20の幅を
より高速のデータ信号伝送が可能なよう広くする（すな
わち、より多くの伝送チャンネルが使用される）変換プ
ロセスによって可能になる。例えば、100メガビット伝
送のためには、バス20は少なくとも２ビット幅でなけれ
ばならず、200メガビット伝送のためには、バス20は少
なくとも４ビット幅でなければならず、400ビット伝送
のためには、バス20は少なくとも８ビット幅でなければ
ならない。この実施例においては、アイソレーション・
バリヤ９よりなる本発明のインタフェース３が、標準の
シリアルバス・ケーブル20を隣接装置１と２のPHYチッ
プ25の間に接続することができる汎用相互接続の展開が
可能なようPHYチップ25とLLC24との間に実装されてい
る。
この実装例においては、送信信号は、非常に広帯域の
伝送能力を必要とするNRZデータ信号の形のものであ
る。パルス変成器９は、アイソレーション・バリヤ９と
して狭帯域伝送チャンネルが実装されているため、PHY
チップ25及びLLCチップ24の送受信回路は、データ信号
をPHYチップ25とLLCチップ24の間での伝送のために狭帯
域データ信号に変換する必要がある。従って、本発明の
方法及び装置によれば、上記の回路は、標準的なディジ
タルCMOSプロセスでディジタル基本セルまたはゲートア
レイ技術を用いて、PHYチップ25とLLCチップ24との間に
配置されたインタフェース３のアイソレーション・バリ
ヤ９を通してNRZデータ信号を伝送する簡単な方法が得
られるように、これら２つのチップの間に実装される。
以上、本発明を実施例に基づき説明したが、当業者に
は、上記説明に鑑みて、多くの代替態様、修正態様、変
形態様及び使用形態が明白なことは自明である。特に、
インタフェース３は、単方向性でも双方向性でもよく、
また、２つの別個の装置１と２の間を表す場合もあれ
ば、２つのICチップ24と25の間、あるいはこれらと同等
のものの間の通信チャンネルを表す場合もある。さら
に、インターフェース中のバスに結合されたアイソレー
ション・バリヤ９は、２つの装置１と２の送受信回路を
電気的に分離する種々の装置あるいはコンフィギュレー
ションで構成することが可能である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０４Ｌ 25/02 Ｈ０３Ｋ 19/00 １０１Ｊ (72)発明者 オプレスク，フロリン アメリカ合衆国 94087 カリフォルニ ア州・サニーヴェイル・ファイフ ウェ イ・833 (56)参考文献 特開 昭53−131716（ＪＰ，Ａ) 特開 昭54−51405（ＪＰ，Ａ) 特開 昭63−209249（ＪＰ，Ａ) 特開 昭58−14635（ＪＰ，Ａ) 特開 平６−181439（ＪＰ，Ａ) 特開 平６−104936（ＪＰ，Ａ) 米国特許5160929（ＵＳ，Ａ) 欧州特許出願公開299639（ＥＰ，Ａ ２) 欧州特許出願公開474185（ＥＰ，Ａ １) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 25/49 G06F 13/378 H03K 19/0175 H03M 5/16 H04L 25/02

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】バスを介して相互接続された２つの装置の
    間のインタフェースを通しNRZデータ信号を伝送する方
    法において、 クロック信号に応答して信号微分器により上記データ信
    号を微分して微分信号を得るステップと、 上記データ信号を第１の入力としてトライステート・ゲ
    ートよりなるドライバに供給するステップと、 上記微分信号を第２の入力としてトライステート・ゲー
    トに供給して、上記微分信号がハイのとき上記トライス
    テート・ゲートをイネーブル化するステップと、 上記トライステート・ゲートの出力にバイアス電圧を印
    加して、上記インタフェースを通して伝送される送信信
    号を上記トライステート・ゲートからの出力として得る
    ステップと、 上記送信信号を上記２つの装置の間の上記インタフェー
    スを通して伝送するステップと、 上記送信信号を、、 （１）上記電子部品の入力が実質的に上記電圧バイアス
    より高い値に達したときのハイのデータ信号と、 （２）上記電子部品の入力が実質的に上記電圧バイアス
    より低い値に達したときのローのデータ信号と、 からなる再構成データ信号を出力として有する電子部品
    に入力として供給するステップと、 を具備した方法。
  2. 【請求項２】バスを介して相互接続された第１の装置と
    第２の装置の間に配置されたアイソレーション・バリヤ
    からなるインタフェースを通してNRZデータ信号を伝送
    する方法において、 クロック信号に応答して信号微分器により上記データ信
    号を微分して微分信号を得るステップと、 上記データ信号を第１の入力としてトライステート・ゲ
    ートよりなるドライバに供給するステップと、 上記微分信号を第２の入力としてトライステート・ゲー
    トに供給して、上記微分信号がハイのとき上記トライス
    テート・ゲートをイネーブル化するステップと、 上記トライステート・ゲートの出力にバイアス電圧を印
    加して、 （１）上記トライステート・ゲートがディスエーブル化
    されているときの上記電圧バイアスに相当する中間の送
    信信号と、 （２）上記トライステート・ゲートがイネーブル化さ
    れ、上記トライステート・ゲートの第１の入力がハイの
    ときにおけるハイの送信信号と、 （３）上記トライステート・ゲートがイネーブル化さ
    れ、上記トライステート・ゲートの第１の入力がローの
    ときにおけるローの送信信号と、 とからなる送信信号を上記トライステート・ゲートから
    の出力として得るステップと、 上記トライステート・ゲートの出力から得られる上記送
    信信号を上記第１の装置から上記アイソレーション・バ
    リヤを通して上記第２の装置に伝送するステップと、 上記送信信号をシュミット・トリガ回路に供給して、上
    記データ信号に相当する再構成データ信号を上記シュミ
    ット・トリガ回路の出力として得るステップと、を具備
    した方法。
  3. 【請求項３】バスを介して相互接続された第１の装置と
    第２の装置の間に配置されたアイソレーション・バリヤ
    からなるインタフェースを通してNRZデータ信号を伝送
    する方法において、 上記データ信号をクロック信号に同期させて同期データ
    信号を得るステップと、 上記クロック信号に応答して上記同期データ信号をフリ
    ップフロップに供給して、１クロック周期だけ遅延した
    遅延同期データ信号を出力するステップと、 上記同期データ信号を排他的ORゲートに第１の入力とし
    て供給するステップと、 上記遅延同期データ信号を上記排他的ORゲートに第２の
    入力として供給して微分信号を出力するするステップ
    と、 上記同期データ信号をトライステート・ゲートからなる
    ドライバに第１の入力として供給するステップと、 上記微分信号をトライステート・ゲートに第２の入力と
    して供給して、上記微分信号がハイのとき上記トライス
    テート・ゲートをイネーブル化するステップと、 上記トライステート・ゲートの出力にバイアス電圧を印
    加して、 （１）上記トライステート・ゲートがディスエーブル化
    されているときの上記電圧バイアスに相当する中間の送
    信信号と、 （２）上記トライステート・ゲートがイネーブル化さ
    れ、上記トライステート・ゲートの第１の入力がハイの
    ときにおけるハイの送信信号と、 （３）上記トライステート・ゲートがイネーブル化さ
    れ、上記トライステート・ゲートの第１の入力がローの
    ときにおけるローの送信信号と、 からなる第１の送信信号を上記トライステート・ゲート
    からの出力として得るステップと、 上記トライステート・ゲートの出力から得られる第１の
    送信信号を上記第１の装置から上記アイソレーション・
    バリヤへ送信して、上記第１の送信信号と電気的に分離
    された第２の送信信号を上記アイソレーション・バリヤ
    の出力として発生させるステップと、 上記第２の送信信号を２つのスレッショルドを有するシ
    ュミット・トリガ回路へ伝送して、上記同期データ信号
    に相当する再構成データ信号を上記シュミット・トリガ
    回路の出力として得るステップで、上記トライステート
    ・ゲートの出力に印加されたバイアス電圧が、上記シュ
    ミット・トリガ回路の上記２つのスレッショルド間の電
    圧差の中心の値になる上記第１及び第２の送信信号のDC
    レベルを設定するステップと、 を具備した方法。
  4. 【請求項４】上記第１の送信信号を上記アイソレーショ
    ン・バリヤへ送信するステップが、さらに、上記アイソ
    レーション・バリヤによる上記第１の送信信号の受信よ
    り前に第１のブロックコンデンサと第１の抵抗器を通し
    て上記第１の送信信号を伝送するステップを具備し、か
    つ、上記第２の送信信号をシュミット・トリガ回路へ伝
    送するステップが、さらに、上記シュミット・トリガ回
    路による上記第２の送信信号の受信より前に第２のブロ
    ックコンデンサと第２の抵抗器を通して上記第２の送信
    信号を伝送するステップを具備したことを特徴とする請
    求項３記載の方法。
  5. 【請求項５】バスを介して相互接続された２つの装置の
    間のインタフェースを通してNRZデータ信号を伝送する
    ための装置において、 クロック信号に応答して上記データ信号を受け取り、微
    分信号を出力するための信号微分器と、 第１の入力として上記データ信号を有するトライステー
    ト・ゲートからなるドライバで、上記トライステート・
    ゲートが、さらに、上記微分信号を第２の入力として有
    し、上記微分信号がハイのときとき上記トライステート
    ・ゲートをイネーブル化するドライバと、 バスを介し、上記２つの装置の間のインタフェースを通
    して伝送される送信信号を上記トライステート・ゲート
    の出力として得るために、上記トライステート・ゲート
    の出力に印加するバイアス電圧と、 送信信号を受け取って、 （１）上記電子部品の入力が実質的に上記電圧バイアス
    より高い値に達したときのハイのデータ信号と、 （２）上記電子部品の入力が実質的に上記電圧バイアス
    より低い値に達したときのローのデータ信号と、 からなる再構成データ信号を出力する電子部品と を具備した装置。
  6. 【請求項６】バスを介して相互接続された第１の装置と
    第２の装置の間に配置されたアイソレーション・バリヤ
    からなるインタフェースを通してNRZデータ信号を伝送
    するための装置において、 クロック信号に応答して上記データ信号を受け取り、同
    期データ信号を出力する第１のフリップフロップと、 上記クロック信号に応答して上記同期データ信号を受け
    取り、１クロック周期だけ遅延した遅延同期データ信号
    を出力する第２のフリップフロップと、 上記遅延同期データ信号及び上記同期データ信号を入力
    として受け取り、微分信号を出力する排他的ORゲート
    と、 上記同期データ信号を第１の入力として受け取り、上記
    微分信号を第２の入力として受け取り、上記微分信号が
    ハイのときイネーブル化されるトライステート・ゲート
    と、 （１）上記トライステート・ゲートがディスエーブル化
    されているときの上記電圧バイアスに相当する中間の送
    信信号と、 （２）上記トライステート・ゲートがイネーブル化さ
    れ、上記トライステート・ゲートの第１の入力がハイの
    ときにおけるハイの送信信号と、 （３）上記トライステート・ゲートがイネーブル化さ
    れ、上記トライステート・ゲートの第１の入力がローの
    ときにおけるローの送信信号と、からなる第１の送信信
    号を出力するために上記トライステート・ゲートの出力
    に加えるバイアス電圧と、 上記第１の装置と上記アイソレーション・バリヤとの間
    のバス中に配置された第１のブロックコンデンサと、 上記第１のブロックコンデンサとアイソレーション・バ
    リヤとの間のバス中に配置された第１の抵抗器と、 上記第１の送信信号を受け取って、上記第１の送信信号
    と電気的に分離された第２の送信信号を出力する上記ア
    イソレーション・バリヤと、 上記アイソレーション・バリヤと上記第２の装置の間の
    バス中に配置された第２の抵抗器と、 上記第２の抵抗器と上記第２の装置の間のバス中に配置
    された第２のブロックコンデンサと、 上記第２の送信信号を入力として受け取り、上記同期デ
    ータ信号に相当する再構成データ信号を出力するシュミ
    ット・トリガ回路と、 を具備した装置。
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