JP2003524914A - クロック信号ラインを介してデータ信号を送受信するためのシステム及び方法 - Google Patents
クロック信号ラインを介してデータ信号を送受信するためのシステム及び方法Info
- Publication number
- JP2003524914A JP2003524914A JP2000570943A JP2000570943A JP2003524914A JP 2003524914 A JP2003524914 A JP 2003524914A JP 2000570943 A JP2000570943 A JP 2000570943A JP 2000570943 A JP2000570943 A JP 2000570943A JP 2003524914 A JP2003524914 A JP 2003524914A
- Authority
- JP
- Japan
- Prior art keywords
- input
- signal
- output
- data
- coupled
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
- G09G5/006—Details of the interface to the display terminal
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4902—Pulse width modulation; Pulse position modulation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2370/00—Aspects of data communication
- G09G2370/04—Exchange of auxiliary data, i.e. other than image data, between monitor and graphics controller
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
- G09G5/006—Details of the interface to the display terminal
- G09G5/008—Clock recovery
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Power Engineering (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】
システムは好ましくは、同じ伝送ラインを介してクロック信号とデータ信号の両方を送信する独自の送信器を備える。受信器は、送信器にデータ信号を返すのに同じ伝送ラインを使用する。送信器は、クロック発生器、デコーダ及び回線インターフェースから構成される。クロック発生器は、立ち下がりエッジの位置が可変のクロック信号を生成する。立ち下がりエッジの位置は受信器によりデコードされて、クロック信号からデータが抜き取られる。受信器は、クロック再生器、データデコーダ、及び、戻りチャンネルエンコーダから構成される。クロック再生器は、伝送ラインを監視し、信号を受信し、それらの信号をフィルタリングして、受信器において伝送ライン上の信号からクロック信号を生成する。戻りチャンネルエンコーダは、信号を生成し、それらの信号を伝送ライン上にアサートする。信号は、アサートされるか、または、送信器によって提供されるクロック及びデータ信号に重畳される。
Description
【発明の詳細な説明】発明の背景
1.発明の分野
本発明は、一般的にデータ通信分野に関連し、詳しくは、クロック信号とデー
タ信号の伝送に関連する。さらに詳しくは、本発明は、遷移最小化差動信号伝送
(transition minimized differential signaling:TMDS)システムにおけるクロ
ック信号とデータ信号の伝送に関連する。 2.従来技術の説明 送信器と受信器との間でデータを伝送するための従来技術による種々のシステ
ム及び方法がある。データ信号及びクロック信号を伝送するための種々のシリア
ルリンクや他の方法が周知である。しかしながら、これらの方式のほとんどは、
クロック信号伝送専用の信号ライン(本明細書では、ラインを回線の意味でも使
用する)またはチャンネルを、及び、データ伝送専用の他の信号ラインまたはチ
ャンネルを使用する。かかるシステムは、Kyeongho Lee,Sungjoon Kim,Gijung A
hn,Deog-kyoon Jeongによる「A CMOS Serial Link For Fully Duplexed Data Co
mmunication,」(IEEE Journal of Solid State Circuits,Vol.30,No.4 pp.353
-364,1995 4月)に記載されている。
タ信号の伝送に関連する。さらに詳しくは、本発明は、遷移最小化差動信号伝送
(transition minimized differential signaling:TMDS)システムにおけるクロ
ック信号とデータ信号の伝送に関連する。 2.従来技術の説明 送信器と受信器との間でデータを伝送するための従来技術による種々のシステ
ム及び方法がある。データ信号及びクロック信号を伝送するための種々のシリア
ルリンクや他の方法が周知である。しかしながら、これらの方式のほとんどは、
クロック信号伝送専用の信号ライン(本明細書では、ラインを回線の意味でも使
用する)またはチャンネルを、及び、データ伝送専用の他の信号ラインまたはチ
ャンネルを使用する。かかるシステムは、Kyeongho Lee,Sungjoon Kim,Gijung A
hn,Deog-kyoon Jeongによる「A CMOS Serial Link For Fully Duplexed Data Co
mmunication,」(IEEE Journal of Solid State Circuits,Vol.30,No.4 pp.353
-364,1995 4月)に記載されている。
【0001】
本発明は、遷移最小化差動信号伝送(TMDS)に関連して説明されるが、本発明
は、他の種々のデータ通信方式にも適用できることが当業者には理解されよう。
TMDSでは、4つの信号ラインが提供されるが、各信号ラインは差動対であること
が好ましい。1つの信号ラインは、低速のクロック信号用であり、他の3つの信
号ラインは、高速データ通信用である。
は、他の種々のデータ通信方式にも適用できることが当業者には理解されよう。
TMDSでは、4つの信号ラインが提供されるが、各信号ラインは差動対であること
が好ましい。1つの信号ラインは、低速のクロック信号用であり、他の3つの信
号ラインは、高速データ通信用である。
【0002】
全てのデータ通信システムの重要な1つの側面は、データチャンネルによって
提供される帯域幅を最大にすることである。しかしながら、大部分のシステムは
、正常な動作を保証するために送信器と受信器との間で伝送することが必要な、
及び、送信器と受信器との同期を維持するための種々の制御信号を使用する。例
えば、シリアル通信において、同期をとるために帯域幅の20%を使用すること
はまれである。1つの問題は、データ用に利用可能な帯域幅が一般的に低減され
ることである。なぜなら、送信器と受信器との間でこれらの制御信号を伝送する
ためにデータ信号ラインを使用しなければならないからである。更に他の問題は
、受信側に制御信号を送信する際の待ち時間である。ビデオデータ通信の場合は
特に、ほとんどのデータをブロック形式で送信しなければならないが、このブロ
ック送信の間は制御信号を送信することができない。例えば、コントローラから
フラットパネルへのデータの送信時には、データが送信されるが、この場合、制
御信号と同期信号を送信するために使用される、CRTディスプレイのブランキン
グ期間に対応するデータイネーブル期間がある。このデータイネーブル期間にお
いてのみ、大部分のプロトコル下、制御信号を送信することができる。従って、
制御信号を受信器に送信する際に待ち時間が生じる。従って、データ伝送に利用
可能帯域幅を低減することなく、かつ、制御信号を送信する際の待ち時間を少な
くして、送信器と受信器との間の制御信号の伝送を実行することが可能なシステ
ムが必要とされている。
提供される帯域幅を最大にすることである。しかしながら、大部分のシステムは
、正常な動作を保証するために送信器と受信器との間で伝送することが必要な、
及び、送信器と受信器との同期を維持するための種々の制御信号を使用する。例
えば、シリアル通信において、同期をとるために帯域幅の20%を使用すること
はまれである。1つの問題は、データ用に利用可能な帯域幅が一般的に低減され
ることである。なぜなら、送信器と受信器との間でこれらの制御信号を伝送する
ためにデータ信号ラインを使用しなければならないからである。更に他の問題は
、受信側に制御信号を送信する際の待ち時間である。ビデオデータ通信の場合は
特に、ほとんどのデータをブロック形式で送信しなければならないが、このブロ
ック送信の間は制御信号を送信することができない。例えば、コントローラから
フラットパネルへのデータの送信時には、データが送信されるが、この場合、制
御信号と同期信号を送信するために使用される、CRTディスプレイのブランキン
グ期間に対応するデータイネーブル期間がある。このデータイネーブル期間にお
いてのみ、大部分のプロトコル下、制御信号を送信することができる。従って、
制御信号を受信器に送信する際に待ち時間が生じる。従って、データ伝送に利用
可能帯域幅を低減することなく、かつ、制御信号を送信する際の待ち時間を少な
くして、送信器と受信器との間の制御信号の伝送を実行することが可能なシステ
ムが必要とされている。
【0003】
従来技術におけるさらに他の問題は、ほとんどのシステムが、受信器から送信
器へ信号を戻すためのメカニズムを提供しないということである。すなわち、通
信の戻りチャンネルがないことである。追加の信号ラインを設けたシステムもあ
るが、それらの追加及びインターフェースにより非常に複雑化し、また、配線の
し直しが必要になると共に、物理ラインの追加を不能にする他の問題が生じる。
他のアプローチは、第2の送信器、第2の受信器及び信号ラインを追加すること
である。しかしながら、このソリューションでは、本質的にハードウエア要件が
倍増するために、費用のかかるものになってしまう。さらに、この2重化は、送
信器と受信器間で伝送される必要のあるデータ量に対しては過剰なものであり、
特に、用途が、グラフィックコントローラとビデオディスプレイ装置間の通信の
ような、送信器から受信器へビデオデータを送信するものである場合にはそうで
ある。
器へ信号を戻すためのメカニズムを提供しないということである。すなわち、通
信の戻りチャンネルがないことである。追加の信号ラインを設けたシステムもあ
るが、それらの追加及びインターフェースにより非常に複雑化し、また、配線の
し直しが必要になると共に、物理ラインの追加を不能にする他の問題が生じる。
他のアプローチは、第2の送信器、第2の受信器及び信号ラインを追加すること
である。しかしながら、このソリューションでは、本質的にハードウエア要件が
倍増するために、費用のかかるものになってしまう。さらに、この2重化は、送
信器と受信器間で伝送される必要のあるデータ量に対しては過剰なものであり、
特に、用途が、グラフィックコントローラとビデオディスプレイ装置間の通信の
ような、送信器から受信器へビデオデータを送信するものである場合にはそうで
ある。
【0004】
従って、送信器と受信器(及びこの逆)間でデータ信号を送信するためにもク
ロック信号ラインを使用するシステム及び方法が必要とされている。本発明の概要 本発明は、独自のデータ通信システムを用いることにより従来技術の欠点及び
制限を克服するものである。このシステムは、好ましくは、伝送ラインによって
結合された独自の送信器と受信器を備える。送信器は、クロック信号とデータ信
号の両方を、この伝送ラインを介して受信器に送信する。受信器は、同じ伝送ラ
インを使用してデータ信号を送信器に送り返す。
ロック信号ラインを使用するシステム及び方法が必要とされている。本発明の概要 本発明は、独自のデータ通信システムを用いることにより従来技術の欠点及び
制限を克服するものである。このシステムは、好ましくは、伝送ラインによって
結合された独自の送信器と受信器を備える。送信器は、クロック信号とデータ信
号の両方を、この伝送ラインを介して受信器に送信する。受信器は、同じ伝送ラ
インを使用してデータ信号を送信器に送り返す。
【0005】
送信器は、好ましくは、クロック発生器、デコーダ、及び、回線インターフェ
ース(または、ラインインターフェース)から構成される。クロック発生器は、
立ち下がりエッジの位置が可変のクロック信号を発生する。立ち下がりエッジ位
置は、受信器によってデコードされて、クロック信号に付加されたデータが抜き
取られる。回線インターフェースは、クロック発生器の出力を伝送ラインに結合
する。回線インターフェースは、また、伝送ラインをデコーダに結合し、これに
よって、クロック発生器からの信号を除去する。デコーダは、回線インターフェ
ースから信号を受信し、この信号をデコードして、送信器から受信器にクロック
及びデータを送信するため使用されたのと同じライン上を、データが受信器から
送信器に送信されたか否かを判定する。
ース(または、ラインインターフェース)から構成される。クロック発生器は、
立ち下がりエッジの位置が可変のクロック信号を発生する。立ち下がりエッジ位
置は、受信器によってデコードされて、クロック信号に付加されたデータが抜き
取られる。回線インターフェースは、クロック発生器の出力を伝送ラインに結合
する。回線インターフェースは、また、伝送ラインをデコーダに結合し、これに
よって、クロック発生器からの信号を除去する。デコーダは、回線インターフェ
ースから信号を受信し、この信号をデコードして、送信器から受信器にクロック
及びデータを送信するため使用されたのと同じライン上を、データが受信器から
送信器に送信されたか否かを判定する。
【0006】
受信器は、好ましくは、回線インターフェース、クロック再生器、データデコ
ーダ、及び、戻りチャンネルエンコーダから構成される。クロック再生器、デー
タデコーダ及び戻りチャンネルエンコーダは、回線インターフェースによって伝
送ラインに結合される。クロック再生器は、伝送ラインをモニタし、信号を受信
し、それらをフィルタリングして、受信器において、伝送ライン上の信号からク
ロック信号を生成する。データデコーダも同様に、伝送ライン上の信号を受信す
るように結合され、その信号をフィルタリングし、デコードして、データ信号を
生成する。これは、好ましくは、クロック信号の立ち下がりエッジの位置を決定
して、この立ち下がりエッジの位置をビット値に変換することによってなされる
。これとは対照的に、戻りチャンネルエンコーダは、信号を生成して、それらを
伝送ライン上にアサートする。これらの信号は、アサートされるか、または、送
信器により送られたクロック及びデータ信号に重畳される。
ーダ、及び、戻りチャンネルエンコーダから構成される。クロック再生器、デー
タデコーダ及び戻りチャンネルエンコーダは、回線インターフェースによって伝
送ラインに結合される。クロック再生器は、伝送ラインをモニタし、信号を受信
し、それらをフィルタリングして、受信器において、伝送ライン上の信号からク
ロック信号を生成する。データデコーダも同様に、伝送ライン上の信号を受信す
るように結合され、その信号をフィルタリングし、デコードして、データ信号を
生成する。これは、好ましくは、クロック信号の立ち下がりエッジの位置を決定
して、この立ち下がりエッジの位置をビット値に変換することによってなされる
。これとは対照的に、戻りチャンネルエンコーダは、信号を生成して、それらを
伝送ライン上にアサートする。これらの信号は、アサートされるか、または、送
信器により送られたクロック及びデータ信号に重畳される。
【0007】
本発明のこれら及び他の特徴と利点は、本発明の好適な実施態様についての以
下の詳細な説明を参照することによりさらに十分に理解されよう。説明は、随時
、添付図面を参照して行う。好適な実施態様の詳細な説明 図1に、本発明の結合型クロック及びデータ信号ラインを備えるシステム10
0のブロック図を示す。システム100は、好ましくは、送信器102、クロッ
ク伝送ライン104、受信器106、及び、1つ以上のデータ伝送ライン108
を備える。送信器102は、好ましくは、クロック伝送ライン104を介して、
クロック信号だけでなくデータ信号も受信器106に送信する。これらのデータ
信号は、高速データ伝送ライン108を介して受信器106に送られる信号に追
加の信号である。受信器106は、伝送ライン104上の信号を受信して、これ
らの信号から、受信器106において、クロック信号及びデータ信号を生成する
。クロックライン104上のこれらのデータ信号は、この場合も、受信器106
がデータ伝送ライン108から回収するデータ信号に追加の信号である。送信器
102と受信器106は、データ伝送ライン108を介してデータを送受信する
ためのロジック(または論理回路)を備える。このロジックは、好ましくは、従
来方式による、遷移制御、DCバランシング、及び、エンコーディング/デコー
ディングを備える。例えば、後述する、クロック伝送ライン104を介してデー
タ信号及びクロック信号を送受信するための本発明のコンポーネントの他に、送
信器102及び受信器106は、それぞれ、Silicon Image(カリフォルニア州ク
パーチノ)のPanelLinkにおいて提供されているようなTMDS用の従来のデータ伝送
ロジックを備える。理解を容易にするために、このロジック及びデータ伝送ライ
ン108は、以下の説明及び他の図面には記載していない。図面には単一のライ
ンとして示されているが、クロック伝送ライン104とデータ伝送ライン108
は、好ましくは、それぞれ、差動対をなす信号ラインであり、信号は、この差動
対をなすライン上を伝送されるということが当業者には理解されよう。さらに、
当業者には、データ伝送ライン108の好適な実施態様は、3つの対をなすデー
タラインであるということが理解されよう。送信器 図2に、送信器102の好適な実施態様をより詳細に示す。送信器102は、
好ましくは、クロック発生器200、回線インターフェース204、及び、デコ
ーダ202から構成される。
下の詳細な説明を参照することによりさらに十分に理解されよう。説明は、随時
、添付図面を参照して行う。好適な実施態様の詳細な説明 図1に、本発明の結合型クロック及びデータ信号ラインを備えるシステム10
0のブロック図を示す。システム100は、好ましくは、送信器102、クロッ
ク伝送ライン104、受信器106、及び、1つ以上のデータ伝送ライン108
を備える。送信器102は、好ましくは、クロック伝送ライン104を介して、
クロック信号だけでなくデータ信号も受信器106に送信する。これらのデータ
信号は、高速データ伝送ライン108を介して受信器106に送られる信号に追
加の信号である。受信器106は、伝送ライン104上の信号を受信して、これ
らの信号から、受信器106において、クロック信号及びデータ信号を生成する
。クロックライン104上のこれらのデータ信号は、この場合も、受信器106
がデータ伝送ライン108から回収するデータ信号に追加の信号である。送信器
102と受信器106は、データ伝送ライン108を介してデータを送受信する
ためのロジック(または論理回路)を備える。このロジックは、好ましくは、従
来方式による、遷移制御、DCバランシング、及び、エンコーディング/デコー
ディングを備える。例えば、後述する、クロック伝送ライン104を介してデー
タ信号及びクロック信号を送受信するための本発明のコンポーネントの他に、送
信器102及び受信器106は、それぞれ、Silicon Image(カリフォルニア州ク
パーチノ)のPanelLinkにおいて提供されているようなTMDS用の従来のデータ伝送
ロジックを備える。理解を容易にするために、このロジック及びデータ伝送ライ
ン108は、以下の説明及び他の図面には記載していない。図面には単一のライ
ンとして示されているが、クロック伝送ライン104とデータ伝送ライン108
は、好ましくは、それぞれ、差動対をなす信号ラインであり、信号は、この差動
対をなすライン上を伝送されるということが当業者には理解されよう。さらに、
当業者には、データ伝送ライン108の好適な実施態様は、3つの対をなすデー
タラインであるということが理解されよう。送信器 図2に、送信器102の好適な実施態様をより詳細に示す。送信器102は、
好ましくは、クロック発生器200、回線インターフェース204、及び、デコ
ーダ202から構成される。
【0008】
クロック発生器200は、第1の入力、第2の入力、及び出力を有する。クロ
ック発生器200は、データが符号化されているクロック信号を生成する。デー
タは、クロック信号の立ち下がりエッジを変調する(または変化させる)ことに
よってクロック信号中に符号化される。すなわち、クロックの立ち上がりエッジ
に対する立ち下がりエッジの位置により、異なるデータ値を示す。これは、クロ
ックの再生のためのクロックの立ち上がりエッジが保持されるためにとりわけ有
利である。クロック伝送ライン104上の双方向データリンクのすべてのアクテ
ィビティは、送信器102からのクロックの立ち下がりエッジの近辺に集中する
。本発明の大部分は、2つの異なる位置を有するクロックの立ち下がりエッジに
関して説明されるが、図3及び図4では、5つの異なる位置を有するクロックの
立ち下がりエッジに関して説明する。4つの位置の各々が2ビット値を表し、1
つの位置はデータを表さない。クロック発生器200の第1の入力は、ライン2
14に結合されて、送信器102の他の部分から、または、発振器から、あるい
はまた、従来のクロック源のいずれかからクロック信号(CLK)を受信する。ク
ロック発生器200の第2の入力は、ライン216に結合されて、制御/データ
信号を受信する。これらの制御/データ信号は、クロック信号の一部として伝送
されるデータまたはデータがない状態を指示する。これらの制御/データ信号は
、送信器102の他の部分から、または、チップ外の制御ロジックから提供する
ことができる。クロック発生器200の出力は、回線インターフェース204の
入力に結合されるライン210上に提供される。クロック発生器200の出力は
、CGOut信号を提供する。
ック発生器200は、データが符号化されているクロック信号を生成する。デー
タは、クロック信号の立ち下がりエッジを変調する(または変化させる)ことに
よってクロック信号中に符号化される。すなわち、クロックの立ち上がりエッジ
に対する立ち下がりエッジの位置により、異なるデータ値を示す。これは、クロ
ックの再生のためのクロックの立ち上がりエッジが保持されるためにとりわけ有
利である。クロック伝送ライン104上の双方向データリンクのすべてのアクテ
ィビティは、送信器102からのクロックの立ち下がりエッジの近辺に集中する
。本発明の大部分は、2つの異なる位置を有するクロックの立ち下がりエッジに
関して説明されるが、図3及び図4では、5つの異なる位置を有するクロックの
立ち下がりエッジに関して説明する。4つの位置の各々が2ビット値を表し、1
つの位置はデータを表さない。クロック発生器200の第1の入力は、ライン2
14に結合されて、送信器102の他の部分から、または、発振器から、あるい
はまた、従来のクロック源のいずれかからクロック信号(CLK)を受信する。ク
ロック発生器200の第2の入力は、ライン216に結合されて、制御/データ
信号を受信する。これらの制御/データ信号は、クロック信号の一部として伝送
されるデータまたはデータがない状態を指示する。これらの制御/データ信号は
、送信器102の他の部分から、または、チップ外の制御ロジックから提供する
ことができる。クロック発生器200の出力は、回線インターフェース204の
入力に結合されるライン210上に提供される。クロック発生器200の出力は
、CGOut信号を提供する。
【0009】
本明細書では、クロック信号の立ち上がりエッジを保持し、全ての双方向デー
タ伝送を立ち下がりエッジの近くに集中化するものとして本発明を説明するが、
当業者には、立ち下がりエッジをクロックの再生のために保持し、データを符号
化するために立ち上がりエッジの位置の変化を使用する、これとは逆の方式も、
本発明の思想及び範囲内のものであるということが理解されよう。
タ伝送を立ち下がりエッジの近くに集中化するものとして本発明を説明するが、
当業者には、立ち下がりエッジをクロックの再生のために保持し、データを符号
化するために立ち上がりエッジの位置の変化を使用する、これとは逆の方式も、
本発明の思想及び範囲内のものであるということが理解されよう。
【0010】
回線インターフェース204は、入力、出力、及び、双方向ポートを備える。
回線インターフェース204は、クロック発生器200とデコーダ202をクロ
ック伝送ライン104に結合する。回線インターフェース204の入力は、好ま
しくは、ライン210をクロック伝送ライン104に結合し、これにより、回線
インターフェース204のCGOut信号出力をライン212によってデコーダ20
2の入力に結合する。回線インターフェース204は、クロック伝送ライン10
4上の信号を受信して、図5A及び5Bを参照して後述するように、CGOut信号
を除去し、及び、フィルタリングされた信号をデコーダ202への入力として送
信する。回線インターフェース204の双方向ポートは、クロック伝送ライン1
04に結合される。
回線インターフェース204は、クロック発生器200とデコーダ202をクロ
ック伝送ライン104に結合する。回線インターフェース204の入力は、好ま
しくは、ライン210をクロック伝送ライン104に結合し、これにより、回線
インターフェース204のCGOut信号出力をライン212によってデコーダ20
2の入力に結合する。回線インターフェース204は、クロック伝送ライン10
4上の信号を受信して、図5A及び5Bを参照して後述するように、CGOut信号
を除去し、及び、フィルタリングされた信号をデコーダ202への入力として送
信する。回線インターフェース204の双方向ポートは、クロック伝送ライン1
04に結合される。
【0011】
デコーダ202は、伝送ライン104からフィルタリングされた信号を受け取
り、この信号をデコードして受信器106によって送信されるデータを生成する
。デコーダ202は、好ましくは、後述するように、受信器106のエンコーダ
704(図7参照)の逆の機能を実行する。
り、この信号をデコードして受信器106によって送信されるデータを生成する
。デコーダ202は、好ましくは、後述するように、受信器106のエンコーダ
704(図7参照)の逆の機能を実行する。
【0012】
図3及び図4に、クロック発生器200の好適な実施態様を示す。5つの取り
うる位置における立ち下がりエッジを有するクロック信号を提供して、クロック
信号の他に2ビットのデータまたはデータ無しを送信するものとして、クロック
発生器200を説明するが、当業者には、これは、単なる1例に過ぎないという
ことが理解されよう。クロック周波数、及び、クロック信号の立ち下がりエッジ
の取りうる位置の数に依存して、1クロックサイクル当たり1〜nビットのデー
タを送信するよう、クロック発生器200を構成することができる。一般的には
、立ち下がりエッジのn個の位置により、1クロックサイクル当たりlog2nビッ
トまでのデータを伝送することができる。立ち下がりエッジの最初の位置は、パ
ルス幅が、立ち上がりエッジの論理閾値の交差時間より大きくなるような位置で
なければならないという点においてのみ、立ち下がりエッジの位置の数が制限さ
れる(この位置は、受信器106における位相ロックループによりゆらいで見え
るであろう)。換言すれば、ロジック内のセットアップ及びホールドタイムの閾
値は、立ち上がりエッジをクロックサイクルの開始として認識するのに十分なも
のでなければならない。
うる位置における立ち下がりエッジを有するクロック信号を提供して、クロック
信号の他に2ビットのデータまたはデータ無しを送信するものとして、クロック
発生器200を説明するが、当業者には、これは、単なる1例に過ぎないという
ことが理解されよう。クロック周波数、及び、クロック信号の立ち下がりエッジ
の取りうる位置の数に依存して、1クロックサイクル当たり1〜nビットのデー
タを送信するよう、クロック発生器200を構成することができる。一般的には
、立ち下がりエッジのn個の位置により、1クロックサイクル当たりlog2nビッ
トまでのデータを伝送することができる。立ち下がりエッジの最初の位置は、パ
ルス幅が、立ち上がりエッジの論理閾値の交差時間より大きくなるような位置で
なければならないという点においてのみ、立ち下がりエッジの位置の数が制限さ
れる(この位置は、受信器106における位相ロックループによりゆらいで見え
るであろう)。換言すれば、ロジック内のセットアップ及びホールドタイムの閾
値は、立ち上がりエッジをクロックサイクルの開始として認識するのに十分なも
のでなければならない。
【0013】
クロック発生器200は、好ましくは、ドッククロック周波数の、あるいは、
データを表示するために受信器106に接続された装置(図示せず)によって使
用される周波数のクロック信号を生成する。クロック信号の一部としてデータ転
送によりもたらされる最大のシンボルレートは、ドットクロック周波数に合致す
る。例えば、ドットクロックが100MHzの場合は、シンボルレートは100
Msymbols/sである。実際のデータレートは、変調方法及び送信することが可能
な1クロック当たりのビット数またはシンボルに依存する。単純な2値変調が使
用される場合は、ビットレートはクロックレートと同じであり、制御信号用に1
00Mb/sが用意される。
データを表示するために受信器106に接続された装置(図示せず)によって使
用される周波数のクロック信号を生成する。クロック信号の一部としてデータ転
送によりもたらされる最大のシンボルレートは、ドットクロック周波数に合致す
る。例えば、ドットクロックが100MHzの場合は、シンボルレートは100
Msymbols/sである。実際のデータレートは、変調方法及び送信することが可能
な1クロック当たりのビット数またはシンボルに依存する。単純な2値変調が使
用される場合は、ビットレートはクロックレートと同じであり、制御信号用に1
00Mb/sが用意される。
【0014】
クロック発生器200は、好ましくは、単安定マルチバイブレーター306、
遅延ロックループ300、マルチプレクサ302、第1のNANDゲート304、第
2のNANDゲート306から構成される。クロック発生器200は、好ましくは、
クロック信号及びデータ信号を送信するためにリターンツーゼロ信号法のみを使
用する。送信器102から送信するために非リターンツーゼロ信号法を使用する
ことはできない。クロック信号はライン214を介して受信され、ワンショット
すなわち単安定マルチバイブレーター306の入力として提供される。単安定マ
ルチバイブレーター306は、クロック信号よりもパルス幅が狭い信号を生成す
るために設けられる。これは、クロック発生器200の他の部分で使用するのに
有利である。代替実施態様では、ワンショット306を、遅延ロックループ30
0の出力信号ライン308に各々が直列に結合された複数の単安定マルチバイブ
レーターで置き換えることができる。当業者には理解されることであるが、この
ような代替実施態様では、単安定マルチバイブレーターを追加することと引き換
えに、遅延ロックループ300の設計の自由度が大きくなる。単安定マルチバイ
ブレーター306の出力は、遅延ロックループ300の入力に結合される。遅延
ロックループ300は、従来タイプのものであり、それの入力における信号に応
答して、各々の出力が、入力の位相をずらしただけのものと同じであるところの
複数の出力を提供する。立ち下がりエッジは、遅延ロックループ300を使用し
て変調される。立ち下がりエッジは、遅延ロックループ300によって提供され
る位相のうちの1つから選択される。遅延ロックループ300から選択される位
相は、50%のデューティサイクルに近いものであることが好ましい。遅延ロッ
クループ300は、好ましくは、5つの出力信号、φ0、φ1、φ2、φ3、φ4、
及びφnを提供する。φ0信号は、変化しないクロック信号である。φ0、φ1、φ
2、φ3、φ4、及びφnは、それぞれの位相が、先行するφ信号に対してよりシフ
トされている。φ0は、第1のNANDゲート304の第1の入力に結合される。第
1のNANDゲート304の出力はライン210に出力され、CGOut信号を提供する
。第1のNANDゲート304は、第2のNANDゲート306と交差結合して、セット
−リセット ラッチを構成する。φ0の立ち上がりエッジにより、第1のNANDゲー
ト304の出力は、第2のNANDゲート306によってロー(低レベル)にリセッ
トされるまでハイ(高レベル)にセット、すなわち、アサートされる。遅延ロッ
クループ300からの残りの信号φ1、φ2、φ3、φ4、及びφnは、マルチプレ
クサ302の各データ入力に結合される。マルチプレクサ302の制御入力は、
制御/データ信号を受信するためにライン216に結合される。ライン216の
制御/データ信号に応答して、マルチプレクサ302は、遅延ロックループ30
0からの信号φ1、φ2、φ3、φ4、及びφnのうちの1つを、第2のNANDゲート
306の入力に結合する。こうして、遅延ロックループ300から選択された信
号φ1、φ2、φ3、φ4、及びφnの立ち上がりエッジにより、ラッチがリセット
され、第1のNANDゲート304の出力、すなわち、ライン210に立ち下がりエ
ッジが生成される。従って、制御/データ信号を使用して信号のうちの1つを選
択することにより、立ち下がりエッジの位置を選択することができるということ
は明らかである。例えば、表1に示すような制御信号を使用して、立ち下がりエ
ッジの位置を制御することができる。
遅延ロックループ300、マルチプレクサ302、第1のNANDゲート304、第
2のNANDゲート306から構成される。クロック発生器200は、好ましくは、
クロック信号及びデータ信号を送信するためにリターンツーゼロ信号法のみを使
用する。送信器102から送信するために非リターンツーゼロ信号法を使用する
ことはできない。クロック信号はライン214を介して受信され、ワンショット
すなわち単安定マルチバイブレーター306の入力として提供される。単安定マ
ルチバイブレーター306は、クロック信号よりもパルス幅が狭い信号を生成す
るために設けられる。これは、クロック発生器200の他の部分で使用するのに
有利である。代替実施態様では、ワンショット306を、遅延ロックループ30
0の出力信号ライン308に各々が直列に結合された複数の単安定マルチバイブ
レーターで置き換えることができる。当業者には理解されることであるが、この
ような代替実施態様では、単安定マルチバイブレーターを追加することと引き換
えに、遅延ロックループ300の設計の自由度が大きくなる。単安定マルチバイ
ブレーター306の出力は、遅延ロックループ300の入力に結合される。遅延
ロックループ300は、従来タイプのものであり、それの入力における信号に応
答して、各々の出力が、入力の位相をずらしただけのものと同じであるところの
複数の出力を提供する。立ち下がりエッジは、遅延ロックループ300を使用し
て変調される。立ち下がりエッジは、遅延ロックループ300によって提供され
る位相のうちの1つから選択される。遅延ロックループ300から選択される位
相は、50%のデューティサイクルに近いものであることが好ましい。遅延ロッ
クループ300は、好ましくは、5つの出力信号、φ0、φ1、φ2、φ3、φ4、
及びφnを提供する。φ0信号は、変化しないクロック信号である。φ0、φ1、φ
2、φ3、φ4、及びφnは、それぞれの位相が、先行するφ信号に対してよりシフ
トされている。φ0は、第1のNANDゲート304の第1の入力に結合される。第
1のNANDゲート304の出力はライン210に出力され、CGOut信号を提供する
。第1のNANDゲート304は、第2のNANDゲート306と交差結合して、セット
−リセット ラッチを構成する。φ0の立ち上がりエッジにより、第1のNANDゲー
ト304の出力は、第2のNANDゲート306によってロー(低レベル)にリセッ
トされるまでハイ(高レベル)にセット、すなわち、アサートされる。遅延ロッ
クループ300からの残りの信号φ1、φ2、φ3、φ4、及びφnは、マルチプレ
クサ302の各データ入力に結合される。マルチプレクサ302の制御入力は、
制御/データ信号を受信するためにライン216に結合される。ライン216の
制御/データ信号に応答して、マルチプレクサ302は、遅延ロックループ30
0からの信号φ1、φ2、φ3、φ4、及びφnのうちの1つを、第2のNANDゲート
306の入力に結合する。こうして、遅延ロックループ300から選択された信
号φ1、φ2、φ3、φ4、及びφnの立ち上がりエッジにより、ラッチがリセット
され、第1のNANDゲート304の出力、すなわち、ライン210に立ち下がりエ
ッジが生成される。従って、制御/データ信号を使用して信号のうちの1つを選
択することにより、立ち下がりエッジの位置を選択することができるということ
は明らかである。例えば、表1に示すような制御信号を使用して、立ち下がりエ
ッジの位置を制御することができる。
【0015】
【表1】
【0016】
当業者には、クロック発生器200をどのように変更すれば、任意の数のCGOu
t信号の異なる立ち下がりエッジの位置を生成できるかは明らかであろう。図4
に、クロック/φ0(図では、CLK/φ0)、φ1、φ2、φ3、φ4、及びφnのタイ
ミング図と、取りうるCGOut信号を示す。最初は、クロック/φ0信号は変化しな
い。クロック/φ0信号は、時刻T2において立ち下がりエッジを有する入力信
号であり、データは送信しない。残りのCGOut1〜CGOut4信号は、それぞれ時刻
T0、T1、T3、T4に調整された位置において立ち下がりエッジを有する。
これらの位置は、それぞれが異なる2ビット値を表す。従って、この好適な実施
態様は、クロック信号に加えて、1クロックにつき2ビットを、送信器102か
ら受信器106に伝送することができる。受信器106は、立ち上がりエッジの
みを使用してクロックサイクルを検出し画定するので、本発明は、これを使用す
ることにより、性能上のデメリットを被ることなく、データ伝送を行う。後述す
る、1クロック当たり1ビットのみのデータが送信されるところの受信器106
の実施態様では、クロック発生器200は、時刻T1とT3において立ち下がり
エッジを出力する。
t信号の異なる立ち下がりエッジの位置を生成できるかは明らかであろう。図4
に、クロック/φ0(図では、CLK/φ0)、φ1、φ2、φ3、φ4、及びφnのタイ
ミング図と、取りうるCGOut信号を示す。最初は、クロック/φ0信号は変化しな
い。クロック/φ0信号は、時刻T2において立ち下がりエッジを有する入力信
号であり、データは送信しない。残りのCGOut1〜CGOut4信号は、それぞれ時刻
T0、T1、T3、T4に調整された位置において立ち下がりエッジを有する。
これらの位置は、それぞれが異なる2ビット値を表す。従って、この好適な実施
態様は、クロック信号に加えて、1クロックにつき2ビットを、送信器102か
ら受信器106に伝送することができる。受信器106は、立ち上がりエッジの
みを使用してクロックサイクルを検出し画定するので、本発明は、これを使用す
ることにより、性能上のデメリットを被ることなく、データ伝送を行う。後述す
る、1クロック当たり1ビットのみのデータが送信されるところの受信器106
の実施態様では、クロック発生器200は、時刻T1とT3において立ち下がり
エッジを出力する。
【0017】
クロック伝送ライン104を使用して送信器102から受信器104にデータ
を送信する本発明の能力は、従来技術に存在する信号待ち時間を除去するという
点で特に有利である。本発明をTMDSに適用する場合には、送信器102は、信号
を送信するために、次の利用可能なデータイネーブル(DE)がローの期間を待つ
必要がない。これにより、最大転送待ち時間が大きく短縮される。さらに、本発
明を、非常に短い待ち時間を要求する他のシリアルリンクにおいて使用すること
もできる。例えば、固定されたビット位置が、各リンク(固定されたドットクロ
ック当たりの帯域幅が一定)に割り当てられている場合、それらのチャンネルに
対する同期化のオーバーヘッドを最小にすることができる。このようにして、こ
のようなリンクの待ち時間を1フレームサイクル+ケーブル伝送時間に減少する
ことができる。ペイロードの他のビットを可変帯域幅とともに使用することがで
きるが、同期化の待ち時間または遅延は長くなるであろう。
を送信する本発明の能力は、従来技術に存在する信号待ち時間を除去するという
点で特に有利である。本発明をTMDSに適用する場合には、送信器102は、信号
を送信するために、次の利用可能なデータイネーブル(DE)がローの期間を待つ
必要がない。これにより、最大転送待ち時間が大きく短縮される。さらに、本発
明を、非常に短い待ち時間を要求する他のシリアルリンクにおいて使用すること
もできる。例えば、固定されたビット位置が、各リンク(固定されたドットクロ
ック当たりの帯域幅が一定)に割り当てられている場合、それらのチャンネルに
対する同期化のオーバーヘッドを最小にすることができる。このようにして、こ
のようなリンクの待ち時間を1フレームサイクル+ケーブル伝送時間に減少する
ことができる。ペイロードの他のビットを可変帯域幅とともに使用することがで
きるが、同期化の待ち時間または遅延は長くなるであろう。
【0018】
送信器102から受信器106にデータを送信するための順方向チャンネルの
他の利点は、それが、従来のTMDS設計及びプロトコルと完全にバックワードコン
パチであることである。従って、受信器106が、送信器102からデータを受
信できようができまいが、クロック信号は、信号へのデータの追加には影響され
ない。さらに、受信器106は、(送信器102または受信器106に対する)
データが、本発明に従って伝送ライン104上の信号に追加される場合でも、問
題なくクロックを再生することができる。従って、本発明の送信器102は、受
信器がデータ信号を受信する能力を有していない場合であっても、依然として使
用可能である。
他の利点は、それが、従来のTMDS設計及びプロトコルと完全にバックワードコン
パチであることである。従って、受信器106が、送信器102からデータを受
信できようができまいが、クロック信号は、信号へのデータの追加には影響され
ない。さらに、受信器106は、(送信器102または受信器106に対する)
データが、本発明に従って伝送ライン104上の信号に追加される場合でも、問
題なくクロックを再生することができる。従って、本発明の送信器102は、受
信器がデータ信号を受信する能力を有していない場合であっても、依然として使
用可能である。
【0019】
図5A及び図5Bに、回線インターフェース204の好適な実施態様を示す。
回線インターフェースは、好ましくは、第1の増幅器502、第2の増幅器50
6、差動増幅器504、及び、回線ターミネータすなわちプルアップ抵抗器50
8から構成される。回線インターフェース204は、本質的には、受信器106
からデータを受信している間にデータ送信が可能な双方向ブリッジである。第1
の増幅器502の入力は、ライン210に結合されて、CGOut信号を受信する。
第2の増幅器506の入力も同様に結合される。第1の増幅器502の出力は、
増幅されたCGOut信号のバージョンをクロック伝送ライン104に与えるように
結合される。クロック伝送ライン104は、また、プルアップ抵抗器508によ
って高電圧に結合されて、ラインターミネータを形成する。ラインターミネータ
の代替実施態様として、プルアップ抵抗器508をグランド(アース)または1
/2のVDDに結合することもできることは当業者には明らかであろう。クロック
伝送ライン104は、また、差動増幅器504の入力にも結合される。差動増幅
器504の他方の入力は、第2の増幅器506の出力に結合される。第2の増幅
器506も、CGOut信号を受信して、この信号を増幅するが、この増幅度は、第
1の増幅器502の増幅度以下である。差動増幅器504は、クロック伝送ライ
ン104から受信した信号からCGOut信号を取り去る。従って、ライン212に
提供される差動増幅器504の出力は、受信器106によってアサートされたク
ロック伝送ライン104上の信号を主に含み、CGOut信号は含まない。図7を参
照して後述するように、別様に結合された入力と出力を有する同一の回路を受信
器106内で使用することもできることに留意されたい。
回線インターフェースは、好ましくは、第1の増幅器502、第2の増幅器50
6、差動増幅器504、及び、回線ターミネータすなわちプルアップ抵抗器50
8から構成される。回線インターフェース204は、本質的には、受信器106
からデータを受信している間にデータ送信が可能な双方向ブリッジである。第1
の増幅器502の入力は、ライン210に結合されて、CGOut信号を受信する。
第2の増幅器506の入力も同様に結合される。第1の増幅器502の出力は、
増幅されたCGOut信号のバージョンをクロック伝送ライン104に与えるように
結合される。クロック伝送ライン104は、また、プルアップ抵抗器508によ
って高電圧に結合されて、ラインターミネータを形成する。ラインターミネータ
の代替実施態様として、プルアップ抵抗器508をグランド(アース)または1
/2のVDDに結合することもできることは当業者には明らかであろう。クロック
伝送ライン104は、また、差動増幅器504の入力にも結合される。差動増幅
器504の他方の入力は、第2の増幅器506の出力に結合される。第2の増幅
器506も、CGOut信号を受信して、この信号を増幅するが、この増幅度は、第
1の増幅器502の増幅度以下である。差動増幅器504は、クロック伝送ライ
ン104から受信した信号からCGOut信号を取り去る。従って、ライン212に
提供される差動増幅器504の出力は、受信器106によってアサートされたク
ロック伝送ライン104上の信号を主に含み、CGOut信号は含まない。図7を参
照して後述するように、別様に結合された入力と出力を有する同一の回路を受信
器106内で使用することもできることに留意されたい。
【0020】
図5Bに、回線インターフェース204の典型的な1実施態様の回路図を示す
。信号ライン210と104への接続は、理解を明快にしかつ容易にするために
参照数字で示している。信号は、好ましくは、差動対を使用し、それらは、参照
数字「a」と「b」で示されている。第2の増幅器506を形成するトランジス
タと他のコンポーネント、及び、差動増幅器504は、破線で囲まれたボックス
内にグループ化して示されている。残りのトランジスタ及び他のコンポーネント
は、第1の増幅器(図5Bではラベル表示されていない)を形成する。第2の増
幅器506のトランジスタのいくつかは、インピーダンス整合のためのものであ
り、それらのゲートは、従来方式でインピーダンス整合を行うために信号ライン
522に結合されてバイアスをかけられているということに留意されたい。差動
増幅器504のトランジスタのいくつかも、バイアスのためにライン520に結
合されている。代替実施態様では、差動増幅器504の出力をライン520に結
合して、これによって、単一の出力信号を提供することができる。さらに、代替
実施態様では、図5A及び図5Bに示した回路の代わりに、他の種々の従来の双
方向バッファを使用することができる。
。信号ライン210と104への接続は、理解を明快にしかつ容易にするために
参照数字で示している。信号は、好ましくは、差動対を使用し、それらは、参照
数字「a」と「b」で示されている。第2の増幅器506を形成するトランジス
タと他のコンポーネント、及び、差動増幅器504は、破線で囲まれたボックス
内にグループ化して示されている。残りのトランジスタ及び他のコンポーネント
は、第1の増幅器(図5Bではラベル表示されていない)を形成する。第2の増
幅器506のトランジスタのいくつかは、インピーダンス整合のためのものであ
り、それらのゲートは、従来方式でインピーダンス整合を行うために信号ライン
522に結合されてバイアスをかけられているということに留意されたい。差動
増幅器504のトランジスタのいくつかも、バイアスのためにライン520に結
合されている。代替実施態様では、差動増幅器504の出力をライン520に結
合して、これによって、単一の出力信号を提供することができる。さらに、代替
実施態様では、図5A及び図5Bに示した回路の代わりに、他の種々の従来の双
方向バッファを使用することができる。
【0021】
図6A及び図6Bに、デコーダ202の2つの代替実施態様を示す。デコーダ
202の実施態様は、受信器106内の対応するエンコーダ704(図7及び後
の説明を参照)によって使用される信号方式のタイプに依存する。図6Aは、受
信器106が、非リターンツーゼロ(NRZ)信号方式でデータを送信するときに
使用される、送信器106のデコーダ202aの第1の実施態様のブロック図で
ある。図6Aに示すように、遅延がケーブル遅延の関数であるために、受信器1
06がNRZ(非リターンツーゼロ)方式でデータを送信し、送信器側で仮想的な
立ち下がりエッジにおいてデータをトグルする(本発明に従って、クロックは、
その立ち下がりエッジをランダムにトグルするので)ときは、データ遷移の相対
的な位置がどこであるかを、それが受信器側で明らかである場合でさえ、予測す
ることはできない。遅延が不明瞭であるために、デコーダ202aは、クロック
伝送ライン104/212から提供されるデータをオーバーサンプルする。入力
データレートは、出力データレートと同じであるので、本発明は、ライン214
上のクロック信号から多相クロックを生成する。これらのクロックを使用して、
信号ライン212を1データ期間当たり複数回サンプリングして、データ遷移の
位置を突きとめる。遷移が検出されると、それは、データの境界として使用され
る。
202の実施態様は、受信器106内の対応するエンコーダ704(図7及び後
の説明を参照)によって使用される信号方式のタイプに依存する。図6Aは、受
信器106が、非リターンツーゼロ(NRZ)信号方式でデータを送信するときに
使用される、送信器106のデコーダ202aの第1の実施態様のブロック図で
ある。図6Aに示すように、遅延がケーブル遅延の関数であるために、受信器1
06がNRZ(非リターンツーゼロ)方式でデータを送信し、送信器側で仮想的な
立ち下がりエッジにおいてデータをトグルする(本発明に従って、クロックは、
その立ち下がりエッジをランダムにトグルするので)ときは、データ遷移の相対
的な位置がどこであるかを、それが受信器側で明らかである場合でさえ、予測す
ることはできない。遅延が不明瞭であるために、デコーダ202aは、クロック
伝送ライン104/212から提供されるデータをオーバーサンプルする。入力
データレートは、出力データレートと同じであるので、本発明は、ライン214
上のクロック信号から多相クロックを生成する。これらのクロックを使用して、
信号ライン212を1データ期間当たり複数回サンプリングして、データ遷移の
位置を突きとめる。遷移が検出されると、それは、データの境界として使用され
る。
【0022】
図6Aに示すように、デコーダ202aの第1の実施態様は、好ましくは、遅
延ロックループ602、サンプリングユニット604、データ発生器、及び、遷
移検出器608から構成される。遅延ロックループ602は、ライン214上の
クロック信号を受信するように結合された入力を有する。同じ遅延ロックループ
を、クロック発生器200とデコーダ202の両方で使用することができる。遅
延ロックループ602は、従来タイプのものであり、位相がシフトされたクロッ
ク信号の複数のバージョンを提供する。遅延ロックループ602の出力は、サン
プリングユニット604の各入力に結合される。サンプリングユニット604は
、遷移検出器608が、いつライン212上の信号をサンプリングしてラッチす
るかを制御する信号を第1の出力に生成するための制御ロジックを備える。例え
ば、サンプリングユニット604は、遅延ロックループ602からの入力で識別
される立ち上がりエッジ毎にこの制御信号を生成することができる。第1の出力
は、遷移検出器608の入力に結合される。サンプリングユニット604は、ま
た、遅延ロックループ602からの信号が遷移したことを示す時間信号、従って
、クロックサイクル内の時間を第2の出力に出力する。サンプリングユニット6
04の第2の出力は、データ発生器606の入力に結合される。遷移検出器60
8は、ライン212に結合された入力を有して、受信器106からの信号を受け
取る。遷移検出器608は、ライン212上の信号の遷移を検出する。遷移が生
じると、遷移検出器608は、その出力をアサートする。データ発生器606は
、サンプリングユニット604に結合されて、クロックサイクル内の時間を示す
信号を受信し、及び、遷移検出器608に結合されて、遷移がいつ生じたかを識
別する。この情報を使用して、データ発生器606は、遷移がいつ発生したかに
対応してビット値を出力する。例えば、遷移が、クロックの立ち下がりエッジの
時刻より前に生じ、それが50%のデューティサイクルであった場合には、デー
タ発生器606は1を出力し、遷移が、クロックの立ち下がりエッジの時間より
後に生じ、データレートが1クロックサイクル当たり1ビットであった場合には
、データ発生器606は0を出力する。当業者には、受信器106によって送信
される1クロックサイクル当たりのビット数に従って、データ発生器606をど
のように修正することができるかについて理解しよう。データ発生器606の出
力は、送信器102による使用のためにライン218に提供される。
延ロックループ602、サンプリングユニット604、データ発生器、及び、遷
移検出器608から構成される。遅延ロックループ602は、ライン214上の
クロック信号を受信するように結合された入力を有する。同じ遅延ロックループ
を、クロック発生器200とデコーダ202の両方で使用することができる。遅
延ロックループ602は、従来タイプのものであり、位相がシフトされたクロッ
ク信号の複数のバージョンを提供する。遅延ロックループ602の出力は、サン
プリングユニット604の各入力に結合される。サンプリングユニット604は
、遷移検出器608が、いつライン212上の信号をサンプリングしてラッチす
るかを制御する信号を第1の出力に生成するための制御ロジックを備える。例え
ば、サンプリングユニット604は、遅延ロックループ602からの入力で識別
される立ち上がりエッジ毎にこの制御信号を生成することができる。第1の出力
は、遷移検出器608の入力に結合される。サンプリングユニット604は、ま
た、遅延ロックループ602からの信号が遷移したことを示す時間信号、従って
、クロックサイクル内の時間を第2の出力に出力する。サンプリングユニット6
04の第2の出力は、データ発生器606の入力に結合される。遷移検出器60
8は、ライン212に結合された入力を有して、受信器106からの信号を受け
取る。遷移検出器608は、ライン212上の信号の遷移を検出する。遷移が生
じると、遷移検出器608は、その出力をアサートする。データ発生器606は
、サンプリングユニット604に結合されて、クロックサイクル内の時間を示す
信号を受信し、及び、遷移検出器608に結合されて、遷移がいつ生じたかを識
別する。この情報を使用して、データ発生器606は、遷移がいつ発生したかに
対応してビット値を出力する。例えば、遷移が、クロックの立ち下がりエッジの
時刻より前に生じ、それが50%のデューティサイクルであった場合には、デー
タ発生器606は1を出力し、遷移が、クロックの立ち下がりエッジの時間より
後に生じ、データレートが1クロックサイクル当たり1ビットであった場合には
、データ発生器606は0を出力する。当業者には、受信器106によって送信
される1クロックサイクル当たりのビット数に従って、データ発生器606をど
のように修正することができるかについて理解しよう。データ発生器606の出
力は、送信器102による使用のためにライン218に提供される。
【0023】
図6Bに、デコーダ202aの代替実施態様を示す。受信器106が、リター
ンツーゼロ(RZ)方式でデータを送信するときは、入力クロックの立ち上がりエ
ッジを、データ基準ポイントとして使用するのが好ましく、それらの連続する立
ち上がりエッジの中間点の位相を生成して、この位相を、そのポイントで入力デ
ータをサンプリングするために使用する。従って、デコーダ202aは、単に、
遅延ロックループ650とフリップフロップ620から構成される。遅延ロック
ループ650は、好ましくは、φ3のようなクロックサイクルの中間点付近に立
ち上がりエッジを有する信号を提供する。この信号は、フリップフロップ620
のクロック入力に結合され、これにより、フリップフロップ620は、クロック
サイクルの中間点近くでラッチする。フリップフロップ620のデータ入力は、
ライン212に結合されて受信器106によって送信されたデータ信号を受信す
る。フリップフロップ620のD出力は、データ出力を提供し、ライン218に
結合される。
ンツーゼロ(RZ)方式でデータを送信するときは、入力クロックの立ち上がりエ
ッジを、データ基準ポイントとして使用するのが好ましく、それらの連続する立
ち上がりエッジの中間点の位相を生成して、この位相を、そのポイントで入力デ
ータをサンプリングするために使用する。従って、デコーダ202aは、単に、
遅延ロックループ650とフリップフロップ620から構成される。遅延ロック
ループ650は、好ましくは、φ3のようなクロックサイクルの中間点付近に立
ち上がりエッジを有する信号を提供する。この信号は、フリップフロップ620
のクロック入力に結合され、これにより、フリップフロップ620は、クロック
サイクルの中間点近くでラッチする。フリップフロップ620のデータ入力は、
ライン212に結合されて受信器106によって送信されたデータ信号を受信す
る。フリップフロップ620のD出力は、データ出力を提供し、ライン218に
結合される。
【0024】
デコーダ202を代替的に、積分器タイプの受信器として構成することができ
る。この場合、クロックの期間(または周期)が細分され、積分器は、この細分
された期間にわたって積分を実行し、その積分結果を比較する。信号が効果的に
積分され、比較のためにダンプされてデータ値が決定される。受信器 図7に、本発明に従って構成された受信器106の好適な実施態様を示す。受
信器106は、好ましくは、回線インターフェース706、クロック再生器70
0、データデコーダ702、遅延補償器708、及び、戻りチャンネルエンコー
ダ704から構成される。
る。この場合、クロックの期間(または周期)が細分され、積分器は、この細分
された期間にわたって積分を実行し、その積分結果を比較する。信号が効果的に
積分され、比較のためにダンプされてデータ値が決定される。受信器 図7に、本発明に従って構成された受信器106の好適な実施態様を示す。受
信器106は、好ましくは、回線インターフェース706、クロック再生器70
0、データデコーダ702、遅延補償器708、及び、戻りチャンネルエンコー
ダ704から構成される。
【0025】
回線インターフェース706は、好ましくは、図5A及び図5Bを参照して上
述したものと同じものである。しかしながら、受信器106の場合は、回線イン
ターフェース706は、完全にオプションであり、受信器106は、それがなく
ても動作することができる。回線インターフェース706は、信号をバッファリ
ングして、再生時により好適に使用するためにそれらをフィルタリングする。回
線インターフェース706は、入力、出力、及び、双方向ポートを有する。双方
向ポートはクロック伝送ライン104に結合される。回線インターフェース70
6の入力は、ライン720に結合されて、戻りチャンネルエンコーダ704の出
力を受信する。回線インターフェース706の出力は、回線722に結合されて
、クロック再生器700とデータデコーダ702に入力信号を提供する。理解の
容易化のために、回線インターフェース706に対する参照番号を図5Aに付加
している。
述したものと同じものである。しかしながら、受信器106の場合は、回線イン
ターフェース706は、完全にオプションであり、受信器106は、それがなく
ても動作することができる。回線インターフェース706は、信号をバッファリ
ングして、再生時により好適に使用するためにそれらをフィルタリングする。回
線インターフェース706は、入力、出力、及び、双方向ポートを有する。双方
向ポートはクロック伝送ライン104に結合される。回線インターフェース70
6の入力は、ライン720に結合されて、戻りチャンネルエンコーダ704の出
力を受信する。回線インターフェース706の出力は、回線722に結合されて
、クロック再生器700とデータデコーダ702に入力信号を提供する。理解の
容易化のために、回線インターフェース706に対する参照番号を図5Aに付加
している。
【0026】
クロック再生器700は、入力と出力を有している。クロック再生器700の
入力は、回線インターフェース706からライン722を介してクロック伝送ラ
イン104上の信号を受信するように結合される。クロック再生器700は、伝
送ライン104をモニタし、信号を受信し、それらをフィルタリングし、受信器
106でクロック信号を生成する。クロック再生器700の出力は、ライン71
0に結合され、クロック信号を受信器106に提供する。受信器106は、デー
タチャンネル108からデータを取り出す際にこのクロック信号を使用する。ク
ロック再生器700は、伝送ライン104上の信号の立ち上がりエッジのみを使
用して、受信器106でクロック信号を再生するということにおいて有利である
。このため、立ち下がりエッジの位置と電圧レベルを他のデータ伝送のために使
用することができる。クロック再生器700の好適な実施態様は、信号の増幅バ
ージョンを、クロックを受信する他のディジタルロジックに供給することが可能
な単なる増幅器である。図8に、クロック再生器700の他の実施態様を示す。
図8では、クロック再生器700は、伝送ライン104に結合された入力と、ク
ロックを方形波として出力する出力とを有する位相ロックループ800である。
位相ロックループ800は、従来タイプのものであり、位相検出器802、増幅
器及びフィルタ804、及び、電圧制御発振器806を備える。これらのコンポ
ーネント802、804、806は、従来方式で結合されており、位相検出器8
02の入力はライン104に結合されており、電圧制御発振器の出力は、クロッ
ク信号を提供すると共に、位相検出器802にフィードバックされている。クロ
ック再生器700は、伝送ライン104上の立ち上がりエッジを検出して、それ
からクロック信号を生成することだけを必要とするので、位相ロックループの他
の種々の実施態様をクロック再生器700として使用することができる。クロッ
ク再生器700の代替実施態様は、また、遅延ロックループを使用することがで
きる。
入力は、回線インターフェース706からライン722を介してクロック伝送ラ
イン104上の信号を受信するように結合される。クロック再生器700は、伝
送ライン104をモニタし、信号を受信し、それらをフィルタリングし、受信器
106でクロック信号を生成する。クロック再生器700の出力は、ライン71
0に結合され、クロック信号を受信器106に提供する。受信器106は、デー
タチャンネル108からデータを取り出す際にこのクロック信号を使用する。ク
ロック再生器700は、伝送ライン104上の信号の立ち上がりエッジのみを使
用して、受信器106でクロック信号を再生するということにおいて有利である
。このため、立ち下がりエッジの位置と電圧レベルを他のデータ伝送のために使
用することができる。クロック再生器700の好適な実施態様は、信号の増幅バ
ージョンを、クロックを受信する他のディジタルロジックに供給することが可能
な単なる増幅器である。図8に、クロック再生器700の他の実施態様を示す。
図8では、クロック再生器700は、伝送ライン104に結合された入力と、ク
ロックを方形波として出力する出力とを有する位相ロックループ800である。
位相ロックループ800は、従来タイプのものであり、位相検出器802、増幅
器及びフィルタ804、及び、電圧制御発振器806を備える。これらのコンポ
ーネント802、804、806は、従来方式で結合されており、位相検出器8
02の入力はライン104に結合されており、電圧制御発振器の出力は、クロッ
ク信号を提供すると共に、位相検出器802にフィードバックされている。クロ
ック再生器700は、伝送ライン104上の立ち上がりエッジを検出して、それ
からクロック信号を生成することだけを必要とするので、位相ロックループの他
の種々の実施態様をクロック再生器700として使用することができる。クロッ
ク再生器700の代替実施態様は、また、遅延ロックループを使用することがで
きる。
【0027】
クロック再生器700と同様に、データデコーダ702は、回線インターフェ
ース706からライン722を介して伝送ライン104上の信号を受信するよう
に結合された入力を有する。データデコーダ702は、その信号をフィルタリン
グし、デコードして、ライン712上に出力であるデータ信号を生成する。デー
タデコーダ702は、また、クロック再生器700から再生されたクロック信号
を受信するためにライン710に結合されたもう1つの入力を有する。これは、
クロック信号の立ち下がりエッジの位置を決定して、その立ち下がりエッジの位
置をビット値に変換することによってなされるのが好ましい。送信器102から
受信器106に送信されるデータは、クロックの立ち下がりエッジにおいて有効
である。図9を参照して、データデコーダ702の好適な実施態様について説明
する。データデコーダ702の好適な実施態様は、送信器102のデコーダ20
2bの第2の実施態様に非常に良く似ている。データデコーダ702は、図9に
示されている他のコンポーネントとの結合に関してのみ異なる。データデコーダ
702は、遅延ロックループ650及びフリップフロップ620を備える。遅延
ロックループ650のクロック入力は、再生されたクロック信号を受信するため
にライン710に結合される。フリップフロップ620のデータ入力は、伝送ラ
イン104からフィルタリングされたデータ信号を受信するために、ライン72
2に結合される。フリップフロップ620の出力は、データ出力を提供し、ライ
ン712に結合される。動作は、図6Bを参照して上述したのと同じである。
ース706からライン722を介して伝送ライン104上の信号を受信するよう
に結合された入力を有する。データデコーダ702は、その信号をフィルタリン
グし、デコードして、ライン712上に出力であるデータ信号を生成する。デー
タデコーダ702は、また、クロック再生器700から再生されたクロック信号
を受信するためにライン710に結合されたもう1つの入力を有する。これは、
クロック信号の立ち下がりエッジの位置を決定して、その立ち下がりエッジの位
置をビット値に変換することによってなされるのが好ましい。送信器102から
受信器106に送信されるデータは、クロックの立ち下がりエッジにおいて有効
である。図9を参照して、データデコーダ702の好適な実施態様について説明
する。データデコーダ702の好適な実施態様は、送信器102のデコーダ20
2bの第2の実施態様に非常に良く似ている。データデコーダ702は、図9に
示されている他のコンポーネントとの結合に関してのみ異なる。データデコーダ
702は、遅延ロックループ650及びフリップフロップ620を備える。遅延
ロックループ650のクロック入力は、再生されたクロック信号を受信するため
にライン710に結合される。フリップフロップ620のデータ入力は、伝送ラ
イン104からフィルタリングされたデータ信号を受信するために、ライン72
2に結合される。フリップフロップ620の出力は、データ出力を提供し、ライ
ン712に結合される。動作は、図6Bを参照して上述したのと同じである。
【0028】
遅延補償器708は、ライン710に結合されて再生されたクロック信号を受
信する。遅延補償器708は、再生されたクロック信号を調整して、伝送ライン
104による伝搬遅延とクロックを再生する際の伝搬遅延を補償する。この補償
により、データを送信器102に送り返す時間を決めるために使用される信号は
、クロック伝送ライン104の送信器側における元のクロック信号に整合するタ
イミングを有するようになる。遅延補償器708の出力は、調整されたクロック
信号を提供すると共に、戻りチャンネルエンコーダ704によって使用される。
好適な実施態様では、遅延補償器708は、電圧制御発振器と位相検出器との間
のフィードバックループ内に遅延回路を有する位相ロックループである。このよ
うな構成では負の遅延が提供され、戻りチャンネル信号に対するクロック信号は
、伝搬遅延がある場合には、送信器102におけるCGOut信号のタイミングに合
致するように、前方に移動される。
信する。遅延補償器708は、再生されたクロック信号を調整して、伝送ライン
104による伝搬遅延とクロックを再生する際の伝搬遅延を補償する。この補償
により、データを送信器102に送り返す時間を決めるために使用される信号は
、クロック伝送ライン104の送信器側における元のクロック信号に整合するタ
イミングを有するようになる。遅延補償器708の出力は、調整されたクロック
信号を提供すると共に、戻りチャンネルエンコーダ704によって使用される。
好適な実施態様では、遅延補償器708は、電圧制御発振器と位相検出器との間
のフィードバックループ内に遅延回路を有する位相ロックループである。このよ
うな構成では負の遅延が提供され、戻りチャンネル信号に対するクロック信号は
、伝搬遅延がある場合には、送信器102におけるCGOut信号のタイミングに合
致するように、前方に移動される。
【0029】
戻りチャンネルエンコーダ704は、信号を生成し、それらの信号をライン7
20及び回線インターフェース706を介して伝送ライン104上にアサートす
る。戻りチャンネルエンコーダ704は、ライン714に結合されたデータ入力
を有しており、データを戻りチャンネル上で送信するために、この入力で、制御
信号及びデータ信号を受信する。戻りチャンネルエンコーダ704は、また、ラ
イン724によって遅延補償器708の出力に結合されたクロック入力を有して
おり、この入力で、データのアサート及びデータ状態の変化のタイミングをとる
ための修正されたクロック信号を受信する。これらの信号は、アサートされるか
、または、送信器102によって提供されるクロック及びデータ信号に重畳(ス
ーパーインポーズ)される。戻りチャンネルエンコーダ704は、クロックの立
ち下がりエッジにおいて送信器102にデータを送り返し、これによって、戻り
チャンネル704がクロック信号にジッター(ゆらぎ)を生じるのを防止すると
いう利点を有する。より詳しくは、戻りチャンネルエンコーダ704は、クロッ
クの立ち上がりエッジの近くの遷移アクティビティを最小化するのみであり、立
ち上がりエッジの近くの極性を固定することによってアクティビティを最小化す
る。これは、戻りチャンネルエンコーダ704に遅延ロックループを備えること
によって実現される。戻りチャンネルエンコーダ704は、伝送ライン104上
にデータを配置するか、または、エッジ位置ではなく、電圧信号の形態でクロッ
ク対を配置するが、これにより、送信器102によるクロック信号及びデータ信
号の送信に対する干渉及び影響が低減される。
20及び回線インターフェース706を介して伝送ライン104上にアサートす
る。戻りチャンネルエンコーダ704は、ライン714に結合されたデータ入力
を有しており、データを戻りチャンネル上で送信するために、この入力で、制御
信号及びデータ信号を受信する。戻りチャンネルエンコーダ704は、また、ラ
イン724によって遅延補償器708の出力に結合されたクロック入力を有して
おり、この入力で、データのアサート及びデータ状態の変化のタイミングをとる
ための修正されたクロック信号を受信する。これらの信号は、アサートされるか
、または、送信器102によって提供されるクロック及びデータ信号に重畳(ス
ーパーインポーズ)される。戻りチャンネルエンコーダ704は、クロックの立
ち下がりエッジにおいて送信器102にデータを送り返し、これによって、戻り
チャンネル704がクロック信号にジッター(ゆらぎ)を生じるのを防止すると
いう利点を有する。より詳しくは、戻りチャンネルエンコーダ704は、クロッ
クの立ち上がりエッジの近くの遷移アクティビティを最小化するのみであり、立
ち上がりエッジの近くの極性を固定することによってアクティビティを最小化す
る。これは、戻りチャンネルエンコーダ704に遅延ロックループを備えること
によって実現される。戻りチャンネルエンコーダ704は、伝送ライン104上
にデータを配置するか、または、エッジ位置ではなく、電圧信号の形態でクロッ
ク対を配置するが、これにより、送信器102によるクロック信号及びデータ信
号の送信に対する干渉及び影響が低減される。
【0030】
図10Aに、戻りチャンネルエンコーダの第1の実施態様704aを示す。第
1の実施態様の戻りチャンネルエンコーダ704aは、送信のための最小の機能
を提供する。例えば、戻りチャンネルエンコーダ704aは、1ビットリンクで
ある。これは、データレートが低く、DCバランスをとることができないが、デ
ータを取得する際に待ち時間が生じず(データが送信器にあると、デコードによ
る待ち時間は生じない)、また、実装も簡単であるという利点を有する。戻りチ
ャンネルエンコーダの第1の実施態様704aは、立ち上がりエッジ検出器10
02、遅延回路1004、及びラッチ1008を備える。立ち上がりエッジ検出
器1002は、ライン724に結合された入力を有しており、この入力で、デー
タ出力の変化のタイミングをとるための信号を受信する。立ち上がりエッジ検出
器1002は、立ち上がりエッジを検出して、その出力を、立ち上がりエッジを
受信したときにアサートする。立ち上がりエッジ検出器1002の出力は、遅延
回路1004の入力に結合される。遅延回路は、例えば、クロック期間の半分だ
け、立ち上がりエッジ検出器1002の信号出力を遅延させる。従って、遅延回
路1004の出力は、クロックが50%のデューティサイクルを有する場合は、
理想的な立ち下がりエッジのタイミングに一致する。遅延回路1004の出力は
、ラッチ1008を制御またはラッチさせるために使用される。従って、データ
は、ライン724上の入力タイミング信号の理想的な立ち下がりエッジにおいて
のみ状態を変化させる。ラッチ1008は、また、データ入力とデータ出力を有
する。データ入力は、データを受信するためにライン714に結合され、データ
出力は、回線インターフェース706によるアサートのためにライン720に結
合される。当業者は、1サイクルにつき2ビット以上を送信器102に送り返す
ような場合に、他の戻りチャンネルエンコーダをどのように構成するかについて
理解しよう。
1の実施態様の戻りチャンネルエンコーダ704aは、送信のための最小の機能
を提供する。例えば、戻りチャンネルエンコーダ704aは、1ビットリンクで
ある。これは、データレートが低く、DCバランスをとることができないが、デ
ータを取得する際に待ち時間が生じず(データが送信器にあると、デコードによ
る待ち時間は生じない)、また、実装も簡単であるという利点を有する。戻りチ
ャンネルエンコーダの第1の実施態様704aは、立ち上がりエッジ検出器10
02、遅延回路1004、及びラッチ1008を備える。立ち上がりエッジ検出
器1002は、ライン724に結合された入力を有しており、この入力で、デー
タ出力の変化のタイミングをとるための信号を受信する。立ち上がりエッジ検出
器1002は、立ち上がりエッジを検出して、その出力を、立ち上がりエッジを
受信したときにアサートする。立ち上がりエッジ検出器1002の出力は、遅延
回路1004の入力に結合される。遅延回路は、例えば、クロック期間の半分だ
け、立ち上がりエッジ検出器1002の信号出力を遅延させる。従って、遅延回
路1004の出力は、クロックが50%のデューティサイクルを有する場合は、
理想的な立ち下がりエッジのタイミングに一致する。遅延回路1004の出力は
、ラッチ1008を制御またはラッチさせるために使用される。従って、データ
は、ライン724上の入力タイミング信号の理想的な立ち下がりエッジにおいて
のみ状態を変化させる。ラッチ1008は、また、データ入力とデータ出力を有
する。データ入力は、データを受信するためにライン714に結合され、データ
出力は、回線インターフェース706によるアサートのためにライン720に結
合される。当業者は、1サイクルにつき2ビット以上を送信器102に送り返す
ような場合に、他の戻りチャンネルエンコーダをどのように構成するかについて
理解しよう。
【0031】
さらに、立ち上がりエッジ検出器1002及び遅延回路1004を、遅延ロッ
クループまたは位相ロックループによって置き換えることができることは当業者
には理解されようが、これについて、図10Bを参照して説明する。図10Bに
、戻りチャンネルエンコーダの第の2の実施態様704bを示す。戻りチャンネ
ルエンコーダの第2の実施態様704bは、遅延ロックループ650とフリップ
フロップ620を備える。この動作は、図6Bのものと同じであり、すでに説明
した。遅延ロックループ650への入力は、ライン724に結合されており、フ
リップフロップ620のデータ入力は、ライン714に結合されている。フリッ
プフロップ620のデータ出力は、ライン720にデータ出力を提供する。
クループまたは位相ロックループによって置き換えることができることは当業者
には理解されようが、これについて、図10Bを参照して説明する。図10Bに
、戻りチャンネルエンコーダの第の2の実施態様704bを示す。戻りチャンネ
ルエンコーダの第2の実施態様704bは、遅延ロックループ650とフリップ
フロップ620を備える。この動作は、図6Bのものと同じであり、すでに説明
した。遅延ロックループ650への入力は、ライン724に結合されており、フ
リップフロップ620のデータ入力は、ライン714に結合されている。フリッ
プフロップ620のデータ出力は、ライン720にデータ出力を提供する。
【0032】
戻りチャンネルエンコーダの実施態様704a、704bのいずれも、戻りチ
ャンネルを介してデータを伝送する前に、データをエンコードするためのエンコ
ーダを備えることができるということに留意されたい。4ビット/5ビットエン
コーダまたは9ビット/10ビットエンコーダのようなエンコーダを追加するこ
とが有利である。なぜなら、これにより、1クロックサイクル当たり送信するこ
とが可能なデータ量が増加するからである。さらに、これにより、DCバランシ
ング及び遷移制御も行うことができる。しかしながら、これによって、送信器及
び受信器の設計(または構成)がより複雑になり、かつ、データのアベイラビリ
ティ(または利用性)に対して待ち時間が付加される。
ャンネルを介してデータを伝送する前に、データをエンコードするためのエンコ
ーダを備えることができるということに留意されたい。4ビット/5ビットエン
コーダまたは9ビット/10ビットエンコーダのようなエンコーダを追加するこ
とが有利である。なぜなら、これにより、1クロックサイクル当たり送信するこ
とが可能なデータ量が増加するからである。さらに、これにより、DCバランシ
ング及び遷移制御も行うことができる。しかしながら、これによって、送信器及
び受信器の設計(または構成)がより複雑になり、かつ、データのアベイラビリ
ティ(または利用性)に対して待ち時間が付加される。
【0033】
図11A、11B、12A及び12Bに、本発明の重要な信号のタイミング図
を示す。タイミング図には、1)クロック伝送ライン104上にアサートされる
、ライン210上のCGOut信号、2)クロック伝送ライン104上の信号、3)
ライン710上の再生されたクロック信号、4)ライン712上の再生されたデ
ータ信号、5)戻りチャンネルエンコーダ704によってアサートされたクロッ
ク伝送ライン104上の戻りチャンネル信号、が示されている。図11Aは、リ
ターンツーゼロ信号方式を使用する送信器102における信号を示している。同
様に、図11Bは、伝送ライン上の信号、及び、リターンツーゼロ信号方式を使
用する受信器106における信号を示している。これとは対照的に、図12A及
び12Bは、非リターンツーゼロ信号方式に対する信号関係を示している。図1
2Aは、送信器102における信号を示しており、図12Bは、受信器106に
おける信号を示している。
を示す。タイミング図には、1)クロック伝送ライン104上にアサートされる
、ライン210上のCGOut信号、2)クロック伝送ライン104上の信号、3)
ライン710上の再生されたクロック信号、4)ライン712上の再生されたデ
ータ信号、5)戻りチャンネルエンコーダ704によってアサートされたクロッ
ク伝送ライン104上の戻りチャンネル信号、が示されている。図11Aは、リ
ターンツーゼロ信号方式を使用する送信器102における信号を示している。同
様に、図11Bは、伝送ライン上の信号、及び、リターンツーゼロ信号方式を使
用する受信器106における信号を示している。これとは対照的に、図12A及
び12Bは、非リターンツーゼロ信号方式に対する信号関係を示している。図1
2Aは、送信器102における信号を示しており、図12Bは、受信器106に
おける信号を示している。
【0034】
これらのタイミング図は、本発明の結合型クロック及び双方向データリンクの
多くの特徴を示している。第一に、送信器102または受信器106のいずれか
による遷移アクティビティ及び極性アクティビティは、CGOut信号の立ち上がり
エッジのすぐ近くで最小化、または、除去されている。第2に、送信器102か
ら受信器106へのデータの送信は、クロック信号の立ち下がりエッジの位置を
介して行われる。第3に、受信器106から送信器102へのデータの送信は、
電流または電圧レベルを調整することにより行われ、送信器102からのクロッ
ク信号の立ち上がりエッジの近くでは変化は起こらない。第4に、受信器106
によるデータ信号のアサートは、送信器102からの信号のエッジには影響しな
い。クロックの逓倍 本発明の重要な利点は、クロックの逓倍動作を可能とするか、しないかで、本
発明の任意の部分に対して変更を行う必要がないということである。いくつかの
ケースでは、送信器102と受信器106は、クロックを逓倍(クロック信号の
1周期内に複数のクロック信号を送信する)してクロックレートを上げることに
より、データ伝送レートを上げる能力を有する。かかる場合には、送信器102
は、受信器106に対して、受信器106がクロックの逓倍を処理することがで
きるかどうかについて問い合わせる。受信器106は、送信器102に対して、
処理可能なクロック逓倍のレベルを示す。次に、送信器は、可能性のある最高の
クロック逓倍レベルで送信する。クロックの逓倍では、送信器102は、逓倍さ
れたクロックを送信するだけであるが、受信器106は、その逓倍されたクロッ
クを元のピクセルクロックまで分周して、メインのデータチャンネルがクロック
を利用できるようにしなければならない。クロックの位相情報もいくつかのデー
タリンクでは重要であり、この情報も、本発明により提供されるデータリンクを
介して伝送することができる。送信器102では、DLL/PLLを使用して、入力ク
ロックの整数倍にクロックを逓倍する。いくつかの伝送ラインの場合は、ジッタ
ー情報が重要であるので、整数倍だけが許容される。しかしながら、これが重要
でない場合は、帯域幅を節約するために、有理数倍を使用することもできる。
多くの特徴を示している。第一に、送信器102または受信器106のいずれか
による遷移アクティビティ及び極性アクティビティは、CGOut信号の立ち上がり
エッジのすぐ近くで最小化、または、除去されている。第2に、送信器102か
ら受信器106へのデータの送信は、クロック信号の立ち下がりエッジの位置を
介して行われる。第3に、受信器106から送信器102へのデータの送信は、
電流または電圧レベルを調整することにより行われ、送信器102からのクロッ
ク信号の立ち上がりエッジの近くでは変化は起こらない。第4に、受信器106
によるデータ信号のアサートは、送信器102からの信号のエッジには影響しな
い。クロックの逓倍 本発明の重要な利点は、クロックの逓倍動作を可能とするか、しないかで、本
発明の任意の部分に対して変更を行う必要がないということである。いくつかの
ケースでは、送信器102と受信器106は、クロックを逓倍(クロック信号の
1周期内に複数のクロック信号を送信する)してクロックレートを上げることに
より、データ伝送レートを上げる能力を有する。かかる場合には、送信器102
は、受信器106に対して、受信器106がクロックの逓倍を処理することがで
きるかどうかについて問い合わせる。受信器106は、送信器102に対して、
処理可能なクロック逓倍のレベルを示す。次に、送信器は、可能性のある最高の
クロック逓倍レベルで送信する。クロックの逓倍では、送信器102は、逓倍さ
れたクロックを送信するだけであるが、受信器106は、その逓倍されたクロッ
クを元のピクセルクロックまで分周して、メインのデータチャンネルがクロック
を利用できるようにしなければならない。クロックの位相情報もいくつかのデー
タリンクでは重要であり、この情報も、本発明により提供されるデータリンクを
介して伝送することができる。送信器102では、DLL/PLLを使用して、入力ク
ロックの整数倍にクロックを逓倍する。いくつかの伝送ラインの場合は、ジッタ
ー情報が重要であるので、整数倍だけが許容される。しかしながら、これが重要
でない場合は、帯域幅を節約するために、有理数倍を使用することもできる。
【0035】
本明細書で説明した特定のメカニズム及び技法は、本発明の原理の一応用の単
なる例示である。本発明の真の思想から逸脱することなく、上述した装置に対し
て種々の変更をなすことができる。
なる例示である。本発明の真の思想から逸脱することなく、上述した装置に対し
て種々の変更をなすことができる。
【図面の簡単な説明】
【図1】
本発明の結合型クロック及びデータ信号ラインを備えるシステムのブロック図
である。
である。
【図2】
送信器の一部である、クロック発生器、デコーダ、及び、回線インターフェー
スを示すブロック図である。
スを示すブロック図である。
【図3】
本発明に従って構成されたクロック発生器の好適な実施態様のブロック図であ
る。
る。
【図4】
本発明のクロック発生器が生成する種々のクロック信号を示すタイミング図で
ある。
ある。
【図5A】
本発明に従って構成された回線インターフェースの好適な実施態様のブロック
図である。
図である。
【図5B】
本発明に従って構成された回線インターフェースの好適な実施態様の回路図で
ある。
ある。
【図6A】
本発明に従って構成された送信器におけるデコーダの第1の実施態様のブロッ
ク図である。
ク図である。
【図6B】
本発明に従って構成された送信器におけるデコーダの第2の実施態様のブロッ
ク図である。
ク図である。
【図7】
本発明に関連する受信器の一部の第1の実施態様のブロック図である。
【図8】
受信器のクロック再生器の第1の実施態様のブロック図である。
【図9】
受信器のデータデコーダの好適な実施態様のブロック図である。
【図10A】
受信器の戻りチャンネルエンコーダの第1の実施態様のブロック図である。
【図10B】
受信器の戻りチャンネルエンコーダの第2及び代替実施態様のブロック図であ
る。
る。
【図11A】
伝送ライン上の信号、及び、リターンツーゼロ信号方式を使用する送信器によ
り生成されるクロック信号及びデータ信号を示すタイミング図である。
り生成されるクロック信号及びデータ信号を示すタイミング図である。
【図11B】
伝送ライン上の信号、受信器により送信されるデータ信号、及び、リターンツ
ーゼロ信号方式を使用する受信器により再生されるクロック信号及びデータ信号
を示すタイミング図である。
ーゼロ信号方式を使用する受信器により再生されるクロック信号及びデータ信号
を示すタイミング図である。
【図12A】
伝送ライン上の信号、及び、非リターンツーゼロ信号方式を使用する送信器に
より生成されるクロック信号及びデータ信号を示すタイミング図である。
より生成されるクロック信号及びデータ信号を示すタイミング図である。
【図12B】
伝送ライン上の信号、受信器により送信されるデータ信号、及び、非リターン
ツーゼロ信号方式を使用する受信器により再生されるクロック信号及びデータ信
号を示すタイミング図である。
ツーゼロ信号方式を使用する受信器により再生されるクロック信号及びデータ信
号を示すタイミング図である。
─────────────────────────────────────────────────────
フロントページの続き
(81)指定国 EP(AT,BE,CH,CY,
DE,DK,ES,FI,FR,GB,GR,IE,I
T,LU,MC,NL,PT,SE),OA(BF,BJ
,CF,CG,CI,CM,GA,GN,GW,ML,
MR,NE,SN,TD,TG),AP(GH,GM,K
E,LS,MW,SD,SL,SZ,UG,ZW),E
A(AM,AZ,BY,KG,KZ,MD,RU,TJ
,TM),AE,AL,AM,AT,AU,AZ,BA
,BB,BG,BR,BY,CA,CH,CN,CU,
CZ,DE,DK,EE,ES,FI,GB,GD,G
E,GH,GM,HR,HU,ID,IL,IN,IS
,JP,KE,KG,KP,KR,KZ,LC,LK,
LR,LS,LT,LU,LV,MD,MG,MK,M
N,MW,MX,NO,NZ,PL,PT,RO,RU
,SD,SE,SG,SI,SK,SL,TJ,TM,
TR,TT,UA,UG,UZ,VN,YU,ZA,Z
W
(72)発明者 ワン,セウン,ホ
アメリカ合衆国カリフォルニア州95014,
クパーチノ,バブ・ロード・10131
Fターム(参考) 5K028 AA11 BB01 CC01 KK21 NN33
5K034 AA02 AA20 HH01 HH02
5K047 AA03 CC01 GG03 MM28 MM36
MM49 MM50 MM53
Claims (18)
- 【請求項1】 信号ラインを介してクロック信号とデータ信号を伝送するための装置であって
、該装置は、クロック発生器を備え、該クロック発生器は、第1の入力、第2入
力、及び出力を有し、出力信号の立ち下がりエッジを変調して異なるデータ値を
示すよう動作し、該クロック発生器の前記第1の入力は、クロック信号を受信す
るように結合されており、該クロック発生器の前記第2の入力は、伝送するデー
タ値を示す制御信号を受信するように結合されることからなる、装置。 - 【請求項2】 データ信号を抜き取るためのデータデコーダであって、入力と出力を有し、前
記入力が、前記信号ラインに結合され、前記出力が、前記信号ラインからのデー
タを提供する、データデコーダをさらに備える、請求項1の装置。 - 【請求項3】 前記信号ライン上の信号をアサートして、前記信号ラインから信号を抜き取る
ための回線インターフェースであって、入力、出力、及び双方向ポートを有し、
該双方向ポートは、前記信号ラインに結合され、該回線インターフェースの前記
入力は、前記クロック発生器の出力に結合され、該回線インターフェースの前記
出力は、前記デコーダの入力に結合される、回線インターフェースをさらに備え
る、請求項2の装置。 - 【請求項4】 前記回線インターフェースが、前記クロック発生器の出力を前記信号ラインに
結合する第1の増幅器、前記信号ラインに結合された第1の入力を有する差動増
幅器、前記クロック発生器を前記差動増幅器の第2の入力に結合する第2の増幅
器をさらに備え、前記差動増幅器の出力が、前記回線インターフェースの出力を
提供する、請求項3の装置。 - 【請求項5】 前記クロック発生器が、 入力信号から位相がシフトされた信号を出力するための、入力と複数の出力を有
する遅延ロックループであって、前記入力が、前記クロック信号を受信するよう
に結合される、遅延ロックループと、 複数の入力信号のうちの1つを出力として選択するための、複数の入力と1つ
の出力を有するマルチプレクサであって、前記複数の入力は、前記遅延ロックル
ープの各出力に結合される、マルチプレクサと、 第1の入力と第2の入力を有するラッチであって、前記第1の入力は、前記遅
延ロックループの出力に結合され、前記第2の入力は、前記マルチプレクサの出
力に結合される、ラッチ をさらに備える、請求項1の装置。 - 【請求項6】 入力と出力を有する単安定マルチバイブレータであって、前記入力は前記クロ
ック信号を受信し、前記出力は、前記遅延ロックループの入力に結合される、単
安定マルチバイブレータをさらに備える、請求項5の装置。 - 【請求項7】 前記ラッチが、交差結合された一対のNANDゲートをさらに備える、請求項5の
装置。 - 【請求項8】 前記デコーダが、 入力信号から位相がシフトされた信号を出力するための、1つの入力と複数の
出力を有する遅延ロックループであって、前記入力が、前記クロック信号を受信
するように結合される、遅延ロックループと、 複数の入力、第1の出力及び第2の出力を有して、いつ信号をサンプリングす
るかを制御し、及び、信号がサンプリングされた時刻を示すサンプリングユニッ
トであって、前記複数の入力は、前記遅延ロックループの各出力に結合される、
サンプリングユニットと、 信号にいつ遷移が生じたかを決定するための遷移検出器であって、データ入力
、制御入力及びデータ出力を有し、前記データ入力は、前記信号ラインに結合さ
れ、前記制御入力は、前記サンプリングユニットの第1の出力に結合される、遷
移検出器と、 第1の入力、第2の入力、及び出力を有するデータ発生器であって、前記信号
ライン上で遷移が発生した時に対応して、ビット値を生成するよう動作し、該デ
ータ発生器の前記第1の入力は、前記サンプリングユニットの第2の出力に結合
され、該データ発生器の前記第2の入力は、前記遷移検出器の出力に結合される
、データ発生器 をさらに備える、請求項2の装置。 - 【請求項9】 前記デコーダが、 入力信号から位相がシフトされた信号を出力するための、第1の入力と複数の
出力を有する遅延ロックループであって、前記入力が、前記クロック信号を受信
するように結合される、遅延ロックループと、 制御入力、データ入力、及び、出力を有するフリップフロップであって、前記
制御入力が、前記遅延ロックループの複数の出力の1つに結合され、前記データ
入力が、前記信号ラインに結合される、フリップフロップ をさらに備える、請求項2の装置。 - 【請求項10】 前記装置が、前記信号ラインによって受信器に結合され、前記受信器が、 前記信号ラインからクロック信号を再生するための、入力と出力を有するクロ
ック再生器であって、前記入力が、前記信号ラインに結合される、クロック再生
器と、 データ信号を抜き取るための第2のデコーダであって、第1の入力、第2の入
力、及び、出力を有しており、前記第1の入力は、前記信号ラインに結合され、
前記第2の入力は、前記クロック再生器の出力に結合され、前記出力が、前記信
号ラインからのデータを提供する、第2のデコーダ をさらに備える、請求項1の装置。 - 【請求項11】 前記受信器の前記クロック再生器が増幅器である、請求項10の装置。
- 【請求項12】 前記受信器の前記クロック再生器が位相ロックループである、請求項10の装
置。 - 【請求項13】 前記第2のデコーダが、 入力信号から位相がシフトされた信号を出力するための、1つの入力と複数の
出力を有する遅延ロックループであって、前記入力が、前記クロック再生器の出
力に結合される、遅延ロックループと、 複数の入力、第1の出力及び第2の出力を有して、いつ信号をサンプリングす
るかを制御し、及び、信号がサンプリングされた時刻を示すサンプリングユニッ
トであって、前記複数の入力は、前記遅延ロックループの各出力に結合される、
サンプリングユニットと、 信号にいつ遷移が生じたかを決定するための遷移検出器であって、データ入力
、制御入力及びデータ出力を有し、前記データ入力は、前記信号ラインに結合さ
れ、前記制御入力は、前記サンプリングユニットの第1の出力に結合される、遷
移検出器と、 第1の入力、第2の入力、及び出力を有するデータ発生器であって、前記信号
ライン上で遷移が発生した時に対応して、ビット値を生成するよう動作し、該デ
ータ発生器の前記第1の入力は、前記サンプリングユニットの第2の出力に結合
され、該データ発生器の前記第2の入力は、前記遷移検出器の出力に結合される
、データ発生器 をさらに備える、請求項10の装置。 - 【請求項14】 前記第2のデコーダが、 入力信号から位相がシフトされた信号を出力するための、1つの入力と複数の
出力を有する遅延ロックループであって、前記入力が、前記クロック再生器の出
力に結合される、遅延ロックループと、 制御入力、データ入力、及び、出力を有するフリップフロップであって、前記
制御入力が、前記遅延ロックループの複数の出力の1つに結合され、前記データ
入力が、前記信号ラインに結合される、フリップフロップ をさらに備える、請求項10の装置。 - 【請求項15】 前記信号ライン上の信号をアサートして、前記信号ラインから信号を抜き取る
ための第2の回線インターフェースであって、入力、出力、及び双方向ポートを
有し、該双方向ポートは、前記信号ラインに結合され、前記出力は、前記第2の
デコーダと前記クロック再生器の入力に結合される、第2の回線インターフェー
スをさらに備える、請求項10の装置。 - 【請求項16】 再生されたクロック信号を調整して伝搬遅延を補償するための、入力と出力を
有する遅延補償器であって、前記入力は、前記クロック再生器の出力に結合され
る、遅延補償器をさらに備える、請求項10の装置。 - 【請求項17】 前記信号ライン上に信号を送信するための、第1の入力、第2の入力、及び、
出力を有する戻りチャンネルエンコーダであって、該エンコーダの前記第1の入
力は、伝送のためのデータを受信するよう結合され、該エンコーダの前記第2の
入力は、前記遅延補償器の出力に結合され、該エンコーダの前記出力は、前記信
号ラインに結合される、戻りチャンネルエンコーダをさらに備える、請求項16
の装置。 - 【請求項18】 前記戻りチャンネルエンコーダが、 入力信号から位相がシフトされた信号を出力するための、1つの入力と複数の
出力を有する遅延ロックループであって、前記入力が、前記遅延補償器の出力に
結合される、遅延ロックループと、 制御入力、データ入力、及び、出力を有するフリップフロップであって、前記
制御入力が、前記遅延ロックループの複数の出力の1つに結合され、前記データ
入力が、前記信号ラインに結合される、フリップフロップ をさらに備える、請求項17の装置。
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US9977098P | 1998-09-10 | 1998-09-10 | |
US60/099,770 | 1998-09-10 | ||
US09/393,235 US6463092B1 (en) | 1998-09-10 | 1999-09-09 | System and method for sending and receiving data signals over a clock signal line |
US09/393,235 | 1999-09-09 | ||
PCT/US1999/020488 WO2000016525A1 (en) | 1998-09-10 | 1999-09-10 | A system and method for sending and receiving data signals over a clock signal line |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003524914A true JP2003524914A (ja) | 2003-08-19 |
Family
ID=26796459
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000570943A Pending JP2003524914A (ja) | 1998-09-10 | 1999-09-10 | クロック信号ラインを介してデータ信号を送受信するためのシステム及び方法 |
Country Status (7)
Country | Link |
---|---|
US (1) | US6463092B1 (ja) |
EP (1) | EP1112648B1 (ja) |
JP (1) | JP2003524914A (ja) |
KR (1) | KR100694726B1 (ja) |
CA (1) | CA2343040A1 (ja) |
DE (1) | DE69922972T2 (ja) |
WO (1) | WO2000016525A1 (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008310300A (ja) * | 2007-04-09 | 2008-12-25 | Synerchip Co Ltd | 補助データチャネルとして用いられる双方向半二重クロックチャネルを備えたデジタルビデオインタフェース |
JP2009219159A (ja) * | 2001-03-16 | 2009-09-24 | Silicon Image Inc | クロック信号とデータ信号の組み合わせ方法 |
JP2013187793A (ja) * | 2012-03-09 | 2013-09-19 | Seiko Epson Corp | データ受信回路、電子機器、及びデータ受信方法 |
JP2015528224A (ja) * | 2012-06-12 | 2015-09-24 | シリコン イメージ,インコーポレイテッド | 通信チャネルを通じたクロック及び双方向性データの同時送信 |
JP2015231135A (ja) * | 2014-06-05 | 2015-12-21 | ローム株式会社 | クロック乗せ換え回路、半導体集積回路、データ受け渡し方法 |
JPWO2016060104A1 (ja) * | 2014-10-17 | 2017-07-27 | ソニー株式会社 | 送信装置、送信方法、受信装置および受信方法 |
JP2018046572A (ja) * | 2017-11-10 | 2018-03-22 | マクセル株式会社 | 表示装置 |
JP2018121339A (ja) * | 2018-02-20 | 2018-08-02 | マクセル株式会社 | 表示装置 |
Families Citing this family (85)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5978379A (en) | 1997-01-23 | 1999-11-02 | Gadzoox Networks, Inc. | Fiber channel learning bridge, learning half bridge, and protocol |
US7430171B2 (en) | 1998-11-19 | 2008-09-30 | Broadcom Corporation | Fibre channel arbitrated loop bufferless switch circuitry to increase bandwidth without significant increase in cost |
US6424194B1 (en) | 1999-06-28 | 2002-07-23 | Broadcom Corporation | Current-controlled CMOS logic family |
US6897697B2 (en) * | 1999-06-28 | 2005-05-24 | Broadcom Corporation | Current-controlled CMOS circuit using higher voltage supply in low voltage CMOS process |
US6760392B1 (en) * | 1999-11-12 | 2004-07-06 | Advanced Micro Devices, Inc. | Method and apparatus to provide fixed latency early response in a system with multiple clock domains with fixable clock ratios |
US6340899B1 (en) | 2000-02-24 | 2002-01-22 | Broadcom Corporation | Current-controlled CMOS circuits with inductive broadbanding |
KR20020081248A (ko) * | 2000-11-10 | 2002-10-26 | 실리콘 이미지, 인크. | 클럭신호선을 통해 데이터신호를 송수신하기 위한 시스템및 방법 |
US6651122B2 (en) * | 2000-12-07 | 2003-11-18 | Micron Technology, Inc. | Method of detecting a source strobe event using change detection |
US6910093B2 (en) * | 2000-12-07 | 2005-06-21 | Micron Technology, Inc. | Method of pacing and disconnecting transfers on a source strobed bus |
US20020118762A1 (en) * | 2000-12-20 | 2002-08-29 | Shakiba Mohammad Hossein | Digital audio transmission over a digital visual interface (DVI) link |
US7123307B1 (en) * | 2001-02-23 | 2006-10-17 | Silicon Image, Inc. | Clock jitter limiting scheme in video transmission through multiple stages |
US6754841B2 (en) * | 2001-04-27 | 2004-06-22 | Archic Technology Corporation | One-wire approach and its circuit for clock-skew compensating |
US6864558B2 (en) * | 2001-05-17 | 2005-03-08 | Broadcom Corporation | Layout technique for C3MOS inductive broadbanding |
US7391716B2 (en) | 2001-05-30 | 2008-06-24 | Thine Electronics, Inc. | Semiconductor integrated circuit and data transmission system |
JP3696812B2 (ja) * | 2001-07-19 | 2005-09-21 | 富士通株式会社 | 入出力インタフェースおよび半導体集積回路 |
US7239636B2 (en) | 2001-07-23 | 2007-07-03 | Broadcom Corporation | Multiple virtual channels for use in network devices |
US7230979B2 (en) * | 2001-08-17 | 2007-06-12 | Synopsys, Inc. | System and method for high speed digital signaling |
US7345988B2 (en) | 2001-08-17 | 2008-03-18 | Synopsys, Inc. | System and method for providing crosstalk management for high-speed signaling links |
US7158575B2 (en) | 2001-08-17 | 2007-01-02 | Synopsys, Inc. | System and method for embedding a sub-channel in a block coded data stream |
US7330506B2 (en) | 2001-08-17 | 2008-02-12 | Synopsys, Inc. | System and method for providing variable delay FIR equalizer for serial baseband communications |
US7248640B2 (en) | 2001-08-17 | 2007-07-24 | Synopsys, Inc. | System and method for providing slicer level adaption |
US7558326B1 (en) | 2001-09-12 | 2009-07-07 | Silicon Image, Inc. | Method and apparatus for sending auxiliary data on a TMDS-like link |
US7295578B1 (en) | 2001-09-12 | 2007-11-13 | Lyle James D | Method and apparatus for synchronizing auxiliary data and video data transmitted over a TMDS-like link |
US7257163B2 (en) | 2001-09-12 | 2007-08-14 | Silicon Image, Inc. | Method and system for reducing inter-symbol interference effects in transmission over a serial link with mapping of each word in a cluster of received words to a single transmitted word |
DE60125360D1 (de) * | 2001-09-18 | 2007-02-01 | Sgs Thomson Microelectronics | Abfrageprüfgerät, das Überabtastung zur Synchronisierung verwendet |
JP2003143242A (ja) * | 2001-11-01 | 2003-05-16 | Hitachi Ltd | データ通信方法及びデータ通信装置 |
AU2002353298A1 (en) * | 2001-12-11 | 2003-06-23 | Koninklijke Philips Electronics N.V. | A system with a clocked interface |
US7088398B1 (en) | 2001-12-24 | 2006-08-08 | Silicon Image, Inc. | Method and apparatus for regenerating a clock for auxiliary data transmitted over a serial link with video data |
KR100900545B1 (ko) * | 2002-02-21 | 2009-06-02 | 삼성전자주식회사 | 디지털 인터페이스 송수신 회로를 갖는 평판 디스플레이장치 |
TWI287780B (en) | 2002-02-21 | 2007-10-01 | Samsung Electronics Co Ltd | Flat panel display including transceiver circuit for digital interface |
US7295555B2 (en) | 2002-03-08 | 2007-11-13 | Broadcom Corporation | System and method for identifying upper layer protocol message boundaries |
US20030217301A1 (en) * | 2002-05-16 | 2003-11-20 | Levy Paul S. | Method and apparatus for transmitting side-band data within a source synchronous clock signal |
US7283566B2 (en) | 2002-06-14 | 2007-10-16 | Silicon Image, Inc. | Method and circuit for generating time stamp data from an embedded-clock audio data stream and a video clock |
US7346701B2 (en) | 2002-08-30 | 2008-03-18 | Broadcom Corporation | System and method for TCP offload |
US7411959B2 (en) | 2002-08-30 | 2008-08-12 | Broadcom Corporation | System and method for handling out-of-order frames |
US7934021B2 (en) | 2002-08-29 | 2011-04-26 | Broadcom Corporation | System and method for network interfacing |
US8180928B2 (en) | 2002-08-30 | 2012-05-15 | Broadcom Corporation | Method and system for supporting read operations with CRC for iSCSI and iSCSI chimney |
US7313623B2 (en) | 2002-08-30 | 2007-12-25 | Broadcom Corporation | System and method for TCP/IP offload independent of bandwidth delay product |
US7236518B2 (en) * | 2002-10-24 | 2007-06-26 | Intel Corporation | Deskewing differential repeater |
US6989827B2 (en) * | 2002-10-24 | 2006-01-24 | Hewlett-Packard Development Company, Lp. | System and method for transferring data through a video interface |
US7313210B2 (en) * | 2003-02-28 | 2007-12-25 | Hewlett-Packard Development Company, L.P. | System and method for establishing a known timing relationship between two clock signals |
US7342969B2 (en) * | 2003-07-28 | 2008-03-11 | Intel Corporation | Signaling with multiple clocks |
US7359458B2 (en) * | 2003-07-31 | 2008-04-15 | Analog Devices, Inc. | Structures and methods for capturing data from data bit streams |
US7272201B2 (en) * | 2003-08-20 | 2007-09-18 | Schweitzer Engineering Laboratories, Inc. | System for synchronous sampling and time-of-day clocking using an encoded time signal |
US6897793B1 (en) | 2004-04-29 | 2005-05-24 | Silicon Image, Inc. | Method and apparatus for run length limited TMDS-like encoding of data |
US7792152B1 (en) | 2004-06-08 | 2010-09-07 | Owlink Technology, Inc. | Scheme for transmitting video and audio data of variable formats over a serial link of a fixed data rate |
JP4491587B2 (ja) * | 2004-11-26 | 2010-06-30 | テクトロニクス・インターナショナル・セールス・ゲーエムベーハー | データ発生装置 |
US20060168379A1 (en) * | 2004-12-13 | 2006-07-27 | Tim Frodsham | Method, system, and apparatus for link latency management |
US7839966B1 (en) * | 2005-02-01 | 2010-11-23 | Altera Corporation | Asynchronous data sampling using CDR receivers in lock-to-reference mode |
US7398411B2 (en) | 2005-05-12 | 2008-07-08 | Schweitzer Engineering Laboratories, Inc. | Self-calibrating time code generator |
JP4418954B2 (ja) * | 2005-05-27 | 2010-02-24 | テクトロニクス・インターナショナル・セールス・ゲーエムベーハー | データ・パターン発生装置 |
DE102005042710B4 (de) * | 2005-09-09 | 2007-04-26 | Infineon Technologies Ag | Vorrichtung und Verfahren zur spektralen Formung eines Referenztaktsignals |
US7627044B2 (en) * | 2005-10-31 | 2009-12-01 | Silicon Image, Inc. | Clock-edge modulated serial link with DC-balance control |
GB0523939D0 (en) * | 2005-11-24 | 2006-01-04 | St Microelectronics Res & Dev | Calibrated pulsed serial link |
EP1798921A1 (en) * | 2005-12-16 | 2007-06-20 | STMicroelectronics (Research & Development) Limited | Switch with a pulsed serial link |
US7746969B2 (en) | 2006-03-28 | 2010-06-29 | Entropic Communications, Inc. | High definition multi-media interface |
US20070286600A1 (en) * | 2006-06-09 | 2007-12-13 | Owlink Technology, Inc. | Universal IR Repeating over Optical Fiber |
EP2134026A1 (fr) * | 2008-06-11 | 2009-12-16 | Gemplus | Procédé de transmission de données à haut débit et dispositif(s) correspondant(s) |
KR101536228B1 (ko) * | 2009-04-15 | 2015-07-13 | 삼성디스플레이 주식회사 | 신호 변복조 방법, 이를 수행하기 위한 신호 변복조 장치 및 이를 포함하는 표시 장치 |
US8351433B2 (en) | 2009-09-18 | 2013-01-08 | Schweitzer Engineering Laboratories Inc | Intelligent electronic device with segregated real-time ethernet |
US8867345B2 (en) | 2009-09-18 | 2014-10-21 | Schweitzer Engineering Laboratories, Inc. | Intelligent electronic device with segregated real-time ethernet |
TWI419545B (zh) * | 2010-03-05 | 2013-12-11 | Aten Int Co Ltd | 發送器、接收器及訊號延伸器系統 |
KR101030600B1 (ko) | 2010-04-11 | 2011-04-21 | 인하대학교 산학협력단 | 위상 변조 기술을 이용한 직렬 입출력 인터페이스 |
US8812256B2 (en) | 2011-01-12 | 2014-08-19 | Schweitzer Engineering Laboratories, Inc. | System and apparatus for measuring the accuracy of a backup time source |
US9590411B2 (en) | 2011-12-15 | 2017-03-07 | Schweitzer Engineering Laboratories, Inc. | Systems and methods for time synchronization of IEDs via radio link |
US9537644B2 (en) | 2012-02-23 | 2017-01-03 | Lattice Semiconductor Corporation | Transmitting multiple differential signals over a reduced number of physical channels |
US9641313B1 (en) * | 2012-03-30 | 2017-05-02 | Inphi Corporation | CMOS interpolator for a serializer/deserializer communication application |
US8779815B2 (en) * | 2012-06-25 | 2014-07-15 | Intel Corporation | Low power oversampling with delay locked loop implementation |
US9324122B2 (en) | 2012-10-19 | 2016-04-26 | Schweitzer Engineering Laboratories, Inc. | Voting scheme for time alignment |
MX2015004131A (es) | 2012-10-19 | 2015-07-06 | Schweitzer Engineering Lab Inc | Conmutador de distribucion de tiempo. |
US9599719B2 (en) | 2012-10-19 | 2017-03-21 | Schweitzer Engineering Laboratories, Inc. | Detection of manipulated satellite time signals |
US9300591B2 (en) | 2013-01-28 | 2016-03-29 | Schweitzer Engineering Laboratories, Inc. | Network device |
US9230505B2 (en) | 2013-02-25 | 2016-01-05 | Lattice Semiconductor Corporation | Apparatus, system and method for providing clock and data signaling |
US9620955B2 (en) | 2013-03-15 | 2017-04-11 | Schweitzer Engineering Laboratories, Inc. | Systems and methods for communicating data state change information between devices in an electrical power system |
US9270109B2 (en) | 2013-03-15 | 2016-02-23 | Schweitzer Engineering Laboratories, Inc. | Exchange of messages between devices in an electrical power system |
US9065763B2 (en) | 2013-03-15 | 2015-06-23 | Schweitzer Engineering Laboratories, Inc. | Transmission of data over a low-bandwidth communication channel |
KR102038831B1 (ko) | 2013-07-05 | 2019-11-26 | 에스케이하이닉스 주식회사 | 송신 장치, 수신 장치 및 이를 포함하는 시스템 |
US9871516B2 (en) | 2014-06-04 | 2018-01-16 | Lattice Semiconductor Corporation | Transmitting apparatus with source termination |
JP6553340B2 (ja) * | 2014-09-09 | 2019-07-31 | ラピスセミコンダクタ株式会社 | 表示装置、表示パネルのドライバ及び画像データ信号の伝送方法 |
US9967135B2 (en) | 2016-03-29 | 2018-05-08 | Schweitzer Engineering Laboratories, Inc. | Communication link monitoring and failover |
KR20180061560A (ko) * | 2016-11-29 | 2018-06-08 | 삼성전자주식회사 | 통신 환경에 의존하여 지연을 조절하는 전자 회로 |
EP3410738B1 (en) * | 2017-06-01 | 2020-04-08 | GN Audio A/S | A headset with optical microphone signal transmission |
US11251996B2 (en) * | 2018-07-24 | 2022-02-15 | Ciphersip Systems Ltd | Modulating signal level transitions to increase data throughput over communication channels |
US10819727B2 (en) | 2018-10-15 | 2020-10-27 | Schweitzer Engineering Laboratories, Inc. | Detecting and deterring network attacks |
US11088880B2 (en) | 2019-05-15 | 2021-08-10 | Rambus Inc. | Phase modulated data link for low-swing wireline applications |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5321963B2 (ja) | 1973-11-12 | 1978-07-06 | ||
DE3103884A1 (de) | 1981-02-05 | 1982-09-02 | Robert Bosch Gmbh, 7000 Stuttgart | Fernwirksystem zum selektiven ansteuern von verbrauchern |
US5577071A (en) | 1994-02-25 | 1996-11-19 | Motorola, Inc. | Method for and apparatus to extract a frequency reference, a time reference and data from a single information system |
FR2746995B1 (fr) | 1996-03-28 | 1998-05-15 | Sgs Thomson Microelectronics | Procede et dispositif de codage de transmission et utilisation de ce procede |
-
1999
- 1999-09-09 US US09/393,235 patent/US6463092B1/en not_active Expired - Lifetime
- 1999-09-10 CA CA002343040A patent/CA2343040A1/en not_active Abandoned
- 1999-09-10 WO PCT/US1999/020488 patent/WO2000016525A1/en active IP Right Grant
- 1999-09-10 EP EP99946778A patent/EP1112648B1/en not_active Expired - Lifetime
- 1999-09-10 JP JP2000570943A patent/JP2003524914A/ja active Pending
- 1999-09-10 KR KR1020017003142A patent/KR100694726B1/ko not_active IP Right Cessation
- 1999-09-10 DE DE69922972T patent/DE69922972T2/de not_active Expired - Lifetime
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009219159A (ja) * | 2001-03-16 | 2009-09-24 | Silicon Image Inc | クロック信号とデータ信号の組み合わせ方法 |
JP2008310300A (ja) * | 2007-04-09 | 2008-12-25 | Synerchip Co Ltd | 補助データチャネルとして用いられる双方向半二重クロックチャネルを備えたデジタルビデオインタフェース |
JP2013187793A (ja) * | 2012-03-09 | 2013-09-19 | Seiko Epson Corp | データ受信回路、電子機器、及びデータ受信方法 |
JP2015528224A (ja) * | 2012-06-12 | 2015-09-24 | シリコン イメージ,インコーポレイテッド | 通信チャネルを通じたクロック及び双方向性データの同時送信 |
JP2015231135A (ja) * | 2014-06-05 | 2015-12-21 | ローム株式会社 | クロック乗せ換え回路、半導体集積回路、データ受け渡し方法 |
JPWO2016060104A1 (ja) * | 2014-10-17 | 2017-07-27 | ソニー株式会社 | 送信装置、送信方法、受信装置および受信方法 |
US10440424B2 (en) | 2014-10-17 | 2019-10-08 | Sony Corporation | Transmission apparatus, transmission method, reception apparatus, and reception method |
JP2018046572A (ja) * | 2017-11-10 | 2018-03-22 | マクセル株式会社 | 表示装置 |
JP2018121339A (ja) * | 2018-02-20 | 2018-08-02 | マクセル株式会社 | 表示装置 |
Also Published As
Publication number | Publication date |
---|---|
EP1112648A1 (en) | 2001-07-04 |
DE69922972T2 (de) | 2005-12-29 |
KR20010089251A (ko) | 2001-09-29 |
WO2000016525A8 (en) | 2001-03-08 |
US6463092B1 (en) | 2002-10-08 |
KR100694726B1 (ko) | 2007-03-15 |
WO2000016525A1 (en) | 2000-03-23 |
EP1112648B1 (en) | 2004-12-29 |
CA2343040A1 (en) | 2000-03-23 |
DE69922972D1 (de) | 2005-02-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2003524914A (ja) | クロック信号ラインを介してデータ信号を送受信するためのシステム及び方法 | |
EP1388975B1 (en) | System and method for data transition control in a multirate communication system | |
US11296709B2 (en) | Cross-clock-domain processing circuit | |
US6266799B1 (en) | Multi-phase data/clock recovery circuitry and methods for implementing same | |
US5777567A (en) | System and method for serial to parallel data conversion using delay line | |
US5805632A (en) | Bit rate doubler for serial data transmission or storage | |
US7835425B1 (en) | Architectures, circuits, systems and methods for reducing latency in data communications | |
US20100246658A1 (en) | System and method for programmably adjusting gain and frequency response in a 10-gigabit ethernet/fibre channel system | |
US20070258551A1 (en) | System and method for performing on-chip synchronization of system signals utilizing off-chip harmonic signal | |
JP2002512468A (ja) | スキューの影響を受けない低電圧差動受信器 | |
CN112241384B (zh) | 一种通用的高速串行差分信号分路电路及方法 | |
EP3646520B1 (en) | Frequency/phase-shift-keying for back-channel serdes communication | |
US6263034B1 (en) | Circuit and technique for digital reduction of jitter transfer | |
JPH04233841A (ja) | デジタルデータの再生・直並列化回路 | |
US6396877B1 (en) | Method and apparatus for combining serial data with a clock signal | |
JPH08237231A (ja) | 通信システムのための回路および通信リンクおよび通信装置 | |
CA2396948A1 (en) | A system and method for sending and receiving data signals over a clock signal line | |
WO2020133537A1 (zh) | 一种跨时钟域处理电路 | |
JP2005517325A (ja) | データ受信機および送信機におけるタイミング制御 | |
KR100646197B1 (ko) | 라인 이퀄라이저용 시간 지연회로를 포함하는 수신기 회로. | |
US6181757B1 (en) | Retiming method and means | |
Stojčev et al. | On-and Off-chip Signaling and Synchronization Methods in Electrical Interconnects |