JP2005517325A - データ受信機および送信機におけるタイミング制御 - Google Patents
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Abstract
Description
図1はSRSを利用した四次元システムに必要なサンプリングを示している。上のグラフには最適なサンプリング・ポイントと共に、+2を送信し、その後−2を送信して生成されるアナログ波形が示されている。これらのポイントでのサンプリングによってのみ、受信機の性能は最高になる。下のグラフは他の3つの次元での波形を含んでおり、サンプリング・ポイントの変化が示されている。これは、4つの次元の全てが異なる位相でサンプリングしなければならないので、別のクロックが必要であることを示している。
(a)複数のクロックが必要である。
I.これは多数のクロック・ドメイン(ギガビット・ポート毎に5つまで)が必要であることを意味している。それによって設計が複雑になる。
II.信号がクロック・ドメインを横切ることができるようにするため、タイミング再生回路を使用しなければならない。それによって複雑さ、ゲート、および電力が増加する。
III.複数の非同期クロックは干渉を誘発する。ノイズがない非切り換え周期の保証がないので、全てのADCは大量の切り換えノイズの存在を伴ってサンプリングしなければならない。
IV.(スイッチ市場で最も採算がとれる)マルチ・ポートPHYでは、問題は複合している。例えば4ポート素子は、全て異なる最高20までのクロック位相を有している。
(b)4つの各クロックの周波数と位相を決定するための回路が必要である。これは通常はある種のタイミング再生回路の形式をとり、デジタル・フィルタ、被制御発振器、および位相ミキサを含んでいることがある。この回路の一部はアナログであり、4つのPLL、または別個に制御される4つの位相を生成できる単一のPLLが必要である。これは低いジッターで実装されなければならない極めて複雑なPLL回路を意味する。この回路は複雑であり、少なくともその一部は製造工程では対応し得ないアナログ回路として実装されなければならない。
(c)親機/子機動作がある場合は、親機の動作はさらに複雑になる。
I.送信回路は局部水晶から得られたクロックを使用してクロッキングされなければならないことを前記標準は要求している。このように、チャネルの他端にある子機はループバック・タイミングを実行するので、着信シンボルの周波数は局部水晶の周波数と一致する。しかし、4つの受信機は依然として着信信号の位相を再生し、それに応じてクロックを生成しなければならない。したがって、サンプリング位相を再生するには依然としてタイミング再生回路が使用されなければならない。
II.4つの受信機は依然として着信信号の位相を再生し、それに応じてクロックを生成しなければならない。しかし、チャネルの他端にある子機はループバック・タイミングを実行するので、周波数は局部水晶の周波数と一致する。
受信機はチャネル上の着信シンボル・ストリームをオーバーサンプリングするため、同じクロックで各ADCを駆動する手段を備え、
送信機は前記受信機によって使用されるクロックと同じクロックで各DACを駆動する手段を備えていることを特徴とする通信回路が提供される。
1.信号はシンボル・レートの少なくとも2倍のレートでADCによってサンプリングされる(オーバーサンプリング)。
2.4つの次元のそれぞれについて、サンプリングされた位相から最適な位相を再生するためにデジタル・フィルタリングが行われる。
3.オーバーサンプリングされた信号(シンボル毎に2つのサンプル)がシンボルに変換される。すなわち、ある形式のダウンサンプリングが行われなければならない。
Claims (10)
- 複数チャネルのそれぞれで信号を受信するためのADC(5)を備えた受信機(2)と、前記チャネルのそれぞれで信号を送信するためのDAC(22)を備えた送信機(3)とを備えている通信回路であって、
前記受信機は前記チャネル上の着信シンボル・ストリームをオーバーサンプリングするため、同じクロックで前記各ADC(5)を駆動する手段(10、11、12)を備え、
前記送信機(3)は前記受信機によって使用されるクロックと同じクロックで前記各DAC(22)を駆動する手段を備えていることを特徴とする通信回路。 - 前記受信機のADCオーバーサンプリング・レートはシンボル・レートより少なくとも2倍大きい請求項1に記載の通信回路。
- 前記受信機は各チャネル用に最適な位相を再生するためのデジタル・フィルタを備えている請求項1または2のいずれか1項に記載の通信回路。
- 前記受信機はダウンサンプリング手段を備えている請求項1乃至3のいずれか1項に記載の通信回路。
- 前記受信機は各チャネルに関連する分数間隔等化器を備え、前記各々の分数間隔等化器は前記デジタル・フィルタと前記ダウンサンプリング手段とを備えている請求項3または4のいずれか1項に記載の通信回路。
- 前記各々の分数間隔等化器は、データ値がシンボル周期未満だけ分離されるフィルタと、前記シンボル・レートへのダウンサンプリングに先立ってチャネルの等化を実行するための係数を用いてデータ値を直線的に結合する手段とを備えている請求項5に記載の通信回路。
- 前記回路はある周波数にロックし、前記受信機ADCと前記送信機DACの全てを駆動する手段を備えた単一の位相ロック・ループ回路を備えている請求項1乃至6のいずれか1項に記載の通信回路。
- 前記受信機は着信シンボルから受信したマスター・クロックを再生するためのタイミング再生回路を備えている請求項1乃至7のいずれか1項に記載の通信回路。
- 前記受信機はデジタル論理切り換えノイズがない周期の近くで、またはその間に前記ADCを駆動する手段を備えている請求項1乃至8のいずれか1項に記載の通信回路。
- 請求項1乃至9のいずれか1項に記載の通信回路を備えている送受信機。
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