JP2000341123A - Ａ／ｄ変換装置およびキャリブレーション装置 - Google Patents

Abstract

(57)【要約】 【課題】 複数のＡ／Ｄ変換器間に生じる時間誤差の校
正をすることを課題とする。 【解決手段】 第１Ａ／Ｄ変換器および第２Ａ／Ｄ変換
器が、時間誤差を算出するのに用いる試験信号をサンプ
リングして得たサンプル値に基づいて、時間誤差を校正
する演算に用いる時間誤差校正値を算出する校正値算出
部７０ａと、測定されるべきアナログ信号である被測定
信号をサンプリングして得られたサンプル値が格納され
ている記憶部からサンプル値を読み出す読み出し部７６
と、読み出し部７６から読み出されたサンプル値と時間
誤差校正値に基づいて、被測定信号をサンプリングした
ときに第２Ａ／Ｄ変換器に生じる時間誤差を校正する誤
差校正部７０ｂとを備える。この構成により、時間誤差
の校正を演算で行うことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体デバイス試
験装置に関し、特に半導体デバイス試験装置に組み込ま
れる、Ａ／Ｄ変換装置およびキャリブレーション装置に
関する。

【０００２】

【従来の技術】図１は、アナログ信号をディジタル信号
に変換する従来のＡ／Ｄ変換装置１０１のブロック図を
示す。このＡ／Ｄ変換装置１０１は、アナログ信号入力
部１１、Ａ／Ｄ変換器１３ａ及び１３ｂ、サンプリング
クロック信号発生器１５、基準クロック信号発生器１
７、遅延回路２４、及びインターリーブ処理部１９を備
える。インターリーブ処理部１９は、マルチプレクサ２
９および記憶部２１を有する。

【０００３】アナログ信号入力部１１に、アナログ信号
５０が入力される。入力されたアナログ信号５０は、交
互にサンプリング動作するＡ／Ｄ変換器１３ａ及び１３
ｂによりサンプリングされディジタル信号に変換され
る。Ａ／Ｄ変換器１３ａ及び１３ｂから交互に出力され
るディジタル信号は、マルチプレクサ２９で順次的に並
び替えられて記憶部２１へ格納される。

【０００４】サンプリングクロック信号発生器１５は、
基準クロック信号発生器１７から発生される基準クロッ
ク信号５４に基づいて、Ａ／Ｄ変換器１３ａ及び１３ｂ
を交互にサンプリング動作させるサンプリングクロック
信号５６ａ及び５６ｂを発生する。遅延回路２４は、Ａ
／Ｄ変換器１３ａおよび１３ｂのサンプリング動作のタ
イミングを校正し、サンプリングクロック信号発生器１
５から発生されるサンプリングクロック信号５６ａ及び
５６ｂの伝達系路上に配置される。

【０００５】図２は、複数のアナログ信号入力部を備え
た、従来のＡ／Ｄ変換装置１０２を示す。このＡ／Ｄ変
換装置１０１は、複数のアナログ信号入力部（１１ａ〜
１１ｄ）に対応した、Ａ／Ｄ変換器（１３ａ〜１３
ｄ）、基準クロック信号発生器１７および記憶部（２１
ａ〜２１ｄ）を備える。

【０００６】アナログ信号入力部（１１ａ〜１１ｄ）の
各々に、アナログ信号（５０ａ〜５０ｄ）が入力され
る。入力されたアナログ信号は、Ａ／Ｄ変換器（１３ａ
〜１３ｄ）の各々でディジタル信号に変換される。変換
されたディジタル信号は、記憶部（２１ａ〜２１ｄ）の
各々へ格納される。

【０００７】図３（ａ）は、インターリーブ処理を示す
ブロック図である。インターリーブ処理とは、２つのＡ
／Ｄ変換器１３ａ及び１３ｂを交互にサンプリング動作
させて得られたサンプル値を、インターリーブ処理部１
９を用いて順次的に並び替える処理のことである。イン
ターリーブ処理により、１つのＡ／Ｄ変換器のサンプリ
ングレートより、高いサンプリングレートでサンプリン
グするのと同様のサンプル値を得ることができる。イン
ターリーブ処理は、互いに位相のずれているサンプリン
グクロック信号５６ａおよび５６ｂ（図３（ｂ）参照）
をＡ／Ｄ変換器に供給することで、交互にＡ／Ｄ変換器
をサンプリング動作させる。

【０００８】インターリーブ処理は、前述したように複
数のＡ／Ｄ変換器から出力されるディジタル信号を順次
的に並び替える方式である。インターリーブ処理の場
合、各々のＡ／Ｄ変換器が、サンプリングクロック信号
に基づいて実際にサンプリング動作するサンプリングタ
イミングが等間隔になる必要がある。しかし現実には、
各々のＡ／Ｄ変換器の特性の違いや、サンプリングクロ
ック信号の伝達経路の特性により所望のサンプリングタ
イミングに対して時間誤差が生じてしまう。そこで、時
間誤差の校正が必要になる。従来は、図１に関連して説
明したように、サンプリングクロック信号５６ａおよび
５６ｂを各々のＡ／Ｄ変換器まで導く経路の途中に可変
遅延素子を設けることで時間誤差の校正をしていた。

【０００９】

【発明が解決しようとする課題】図１に示される、従来
のＡ／Ｄ変換装置１０１は、Ａ／Ｄ変換器１３ａ及び１
３ｂを交互にサンプリング動作させるインターリーブ処
理のみを行い、他の処理を行うことはできなかった。

【００１０】図２に示される、従来のＡ／Ｄ変換装置１
０２は、各々のアナログ信号入力部から入力されたアナ
ログ信号の処理に使われるＡ／Ｄ変換器は、予め固定さ
れていた。また、従来の時間誤差の校正は、遅延回路に
より行われていたが、これでは、時間誤差の校正が複雑
になり、また時間誤差を校正できる範囲が、遅延回路の
性能に依存していたので、精度の高い校正（キャリブレ
ーション）が出来なかった。

【００１１】そこで本発明は、上記の課題の少なくとも
１つの解決に寄与することのできるＡ／Ｄ変換装置、キ
ャリブレーション装置及び半導体デバイス試験装置を提
供することを目的とする。この目的は特許請求の範囲に
おける独立項に記載の特徴の組み合わせにより達成され
る。また従属項は本発明の更なる有利な具体例を規定す
る。

【００１２】

【課題を解決するための手段】上記課題を解決するため
に本発明の第１の形態は、アナログ信号をサンプリング
して、ディジタル信号に変換するＡ／Ｄ変換装置であっ
て、アナログ信号を入力するアナログ信号入力部と、ア
ナログ信号入力部が入力したアナログ信号をサンプリン
グしてディジタル信号に変換する複数のＡ／Ｄ変換器
と、複数のＡ／Ｄ変換器を同期してサンプリング動作さ
せる平均化処理用サンプリングクロック信号と、複数の
Ａ／Ｄ変換器を交互にサンプリング動作させるインター
リーブ処理用サンプリングクロック信号のいずれか一方
を複数のＡ／Ｄ変換器へ供給するサンプリングクロック
信号発生器と、平均化処理用サンプリングクロック信号
に基づいてサンプリング動作したＡ／Ｄ変換器から出力
されたディジタル信号を平均化処理する平均化処理部
と、インターリーブ処理用サンプリングクロック信号に
基づいてサンプリング動作したＡ／Ｄ変換器から出力さ
れたディジタル信号をインターリーブ処理するインター
リーブ処理部とを備えることを特徴とするＡ／Ｄ変換装
置を提供する。

【００１３】第１の形態の別の態様は、平均化処理また
はインターリーブ処理のいずれか一方の処理モードを指
定するモード指定信号を発生するモード指定信号発生器
を更に備え、モード指定信号に基づいて、平均化処理部
またはインターリーブ処理部のいずれか一方が選択され
てもよい。また、基準クロック信号を発生する基準クロ
ック信号発生器を更に備え、モード指定信号により平均
化処理が指定される場合に、サンプリングクロック信号
発生器は、基準クロック信号に同期した平均化処理用サ
ンプリングクロック信号を複数のＡ／Ｄ変換器の各々に
供給し、モード指定信号によりインターリーブ処理が指
定される場合に、サンプリングクロック信号発生器は、
基準クロック信号に基づいて、互いに位相が異なるイン
ターリーブ処理用サンプリングクロック信号を複数のＡ
／Ｄ変換器の各々に供給してもよい。

【００１４】また、平均化処理部は、複数のＡ／Ｄ変換
器から出力されるディジタル信号を、ディジタル信号を
電圧値に換算する電圧換算係数に基づいて電圧値に換算
し、換算された各々の電圧値を加え合わせてもよい。ま
た、インターリーブ処理部が、複数のＡ／Ｄ変換器から
出力されるディジタル信号を電圧換算係数に基づいて電
圧値に換算し、換算された各々の電圧値を交互に並び替
えてもよい。また、複数のＡ／Ｄ変換器の各々から出力
されるディジタル信号を記憶する複数の記憶部を更に備
え、平均化処理部及びインターリーブ処理部は、記憶部
に記憶されたディジタル信号に基づいて処理してもよ
い。

【００１５】また、複数のＡ／Ｄ変換器は、第１Ａ／Ｄ
変換器及び第２Ａ／Ｄ変換器を含み、第１Ａ／Ｄ変換器
がサンプリングしたタイミングに対して第２Ａ／Ｄ変換
器がサンプリングするべき所定のタイミングと、第２Ａ
／Ｄ変換器が実際にサンプリングしたタイミングとの時
間のずれである時間誤差を算出する誤差算出部と、算出
された時間誤差に基づいて、第２Ａ／Ｄ変換器の時間誤
差を校正する演算に用いる時間誤差校正値を算出する誤
差校正値算出部と、測定されるべきアナログ信号である
被測定信号をサンプリングして得られたディジタル信号
が格納されている記憶部からディジタル信号を読み出す
読み出し部と、読み出し部により、記憶部から読み出さ
れたディジタル信号と時間誤差校正値に基づいて、被測
定信号をサンプリングしたときに第２Ａ／Ｄ変換器に生
じる時間誤差を校正する演算を行う誤差校正部とを更に
備えてもよい。

【００１６】本発明の第２の形態は、アナログ信号をサ
ンプリングして、ディジタル信号に変換するＡ／Ｄ変換
装置であって、アナログ信号を入力するアナログ信号入
力部と、アナログ信号をサンプリングしてディジタル信
号に変換する第１Ａ／Ｄ変換器から出力されるディジタ
ル信号と、アナログ信号をサンプリングしてディジタル
信号に変換する第２Ａ／Ｄ変換器から出力されるディジ
タル信号とを加算する加算器と、第１Ａ／Ｄ変換器から
出力されるディジタル信号と、第２Ａ／Ｄ変換器から出
力されるディジタル信号とを交互に入力して順次出力す
るマルチプレクサと、加算器の出力値、またはマルチプ
レクサの出力値のいずれか一方を選択するセレクタとを
備えることを特徴とするＡ／Ｄ変換装置を提供する。

【００１７】本発明の第３の形態は、アナログ信号をサ
ンプリングして、ディジタル信号に変換するＡ／Ｄ変換
装置であって、異なるアナログ信号が各々入力される複
数のアナログ信号入力部と、アナログ信号をサンプリン
グして、ディジタル信号に変換する複数のＡ／Ｄ変換器
と、アナログ信号のディジタル処理の内容に応じて、ア
ナログ信号を、複数のＡ／Ｄ変換器のいずれか１つ又は
複数のＡ／Ｄ変換器に分配するアナログ信号分配器とを
備えることを特徴とするＡ／Ｄ変換装置を提供する。例
えば、処理の内容は、インターリーブ処理に使うＡ／Ｄ
変換器の数、または平均化処理に使うＡ／Ｄ変換器の数
であってよい。

【００１８】第３の形態の別の態様は、複数のＡ／Ｄ変
換器が、複数のアナログ信号入力部に各々対応して設け
られ、アナログ信号分配器が、１つのアナログ信号入力
部から入力されたアナログ信号を、複数のＡ／Ｄ変換器
に分配してもよい。また、複数のＡ／Ｄ変換器を同期し
てサンプリング動作させる平均化処理用サンプリングク
ロック信号と、複数のＡ／Ｄ変換器を交互にサンプリン
グ動作させるインターリーブ処理用サンプリングクロッ
ク信号のいずれか一方を複数のＡ／Ｄ変換器へ供給する
サンプリングクロック信号発生器と、平均化処理用サン
プリングクロック信号に基づいてサンプリング動作した
Ａ／Ｄ変換器から出力されたディジタル信号を平均化処
理する平均化処理部と、インターリーブ処理用サンプリ
ングクロック信号に基づいてサンプリング動作したＡ／
Ｄ変換器から出力されたディジタル信号をインターリー
ブ処理するインターリーブ処理部とを更に備えてもよ
い。

【００１９】また、平均化処理またはインターリーブ処
理のいずれか一方の処理モードを指定するモード指定信
号を発生するモード指定信号発生器を更に備え、モード
指定信号に基づいて、平均化処理部またはインターリー
ブ処理部のいずれか一方が選択され、選択された処理に
基づいて、アナログ信号を複数のＡ／Ｄ変換器のいずれ
か１つ又は複数のＡ／Ｄ変換器に分配することを指定す
る分配制御信号をアナログ信号分配器に与える分配制御
信号発生器を更に備えてもよい。また、基準クロック信
号を発生する基準クロック信号発生器を更に備え、モー
ド指定信号により平均化処理が指定された場合に、サン
プリングクロック信号発生器は、基準クロック信号に同
期した平均化処理用サンプリングクロック信号を複数の
Ａ／Ｄ変換器の各々に供給し、モード指定信号によりイ
ンターリーブ処理が指定された場合に、サンプリングク
ロック信号発生器は、基準クロック信号に基づいて、互
いに位相が異なるインターリーブ処理用サンプリングク
ロック信号を複数のＡ／Ｄ変換器の各々に供給してもよ
い。

【００２０】また、平均化処理部は、複数のＡ／Ｄ変換
器から出力されるディジタル信号を、ディジタル信号を
電圧値に換算する電圧換算係数に基づいて電圧値に換算
し、換算された各々の電圧値を加え合わせる演算をして
もよい。また、インターリーブ処理部は、複数のＡ／Ｄ
変換器から出力されるディジタル信号を電圧換算係数に
基づいて電圧値に換算し、換算された各々の電圧値を交
互に並び替えてもよい。また、複数のＡ／Ｄ変換器の各
々から出力されるディジタル信号を記憶する複数の記憶
部を更に備え、平均化処理部及びインターリーブ処理部
は、記憶部に記憶されたディジタル信号に基づいて処理
してもよい。

【００２１】また、複数のＡ／Ｄ変換器は、第１Ａ／Ｄ
変換器及び第２Ａ／Ｄ変換器を含み、第１Ａ／Ｄ変換器
がサンプリングしたタイミングに対して第２Ａ／Ｄ変換
器がサンプリングするべき所定のタイミングと、第２Ａ
／Ｄ変換器が実際にサンプリングしたタイミングとの時
間のずれである時間誤差を算出する誤差算出部と、算出
された時間誤差に基づいて、第２Ａ／Ｄ変換器の時間誤
差を校正する演算に用いる時間誤差校正値を算出する誤
差校正値算出部と、測定されるべきアナログ信号である
被測定信号をサンプリングして得られたサンプル値が格
納されている記憶部からサンプル値を読み出す、読み出
し部と、読み出し部により、記憶部から読み出されたサ
ンプル値と時間誤差校正値に基づいて、被測定信号をサ
ンプリングしたときに第２Ａ／Ｄ変換器に生じる時間誤
差を校正する演算を行う誤差校正部とを更に備えてもよ
い。

【００２２】本発明の第４の形態は、アナログ信号をサ
ンプリングしてディジタル信号に変換する第１Ａ／Ｄ変
換器と、アナログ信号をサンプリングしてディジタル信
号に変換する第２Ａ／Ｄ変換器との間に生じる誤差を校
正するキャリブレーション装置であって、第１Ａ／Ｄ変
換器がサンプリングしたタイミングに対して、第２Ａ／
Ｄ変換器がサンプリングするべき所定のタイミングと、
第２Ａ／Ｄ変換器が実際にサンプリングしたタイミング
との時間のずれである時間誤差を算出するのに用いる試
験信号をサンプリングして得たサンプル値に基づいて、
時間誤差を算出する誤差算出部と、算出された時間誤差
に基づいて、第２Ａ／Ｄ変換器の時間誤差を校正する演
算に用いる時間誤差校正値を算出する誤差校正値算出部
と、測定されるべきアナログ信号である被測定信号をサ
ンプリングして得られたサンプル値が格納されている記
憶部からサンプル値を読み出す読み出し部と、読み出し
部により、記憶部から読み出されたサンプル値と時間誤
差校正値に基づいて、被測定信号をサンプリングしたと
きに第２Ａ／Ｄ変換器に生じる時間誤差を校正する演算
を行う誤差校正部とを備えることを特徴とするキャリブ
レーション装置を提供する。

【００２３】第４の形態の別の態様は、誤差校正部は、
読み出し部により記憶部から読み出される被測定信号の
サンプル値を離散フーリエ変換し、離散フーリエ変換に
より得られた離散フーリエ変換値と、時間誤差校正値と
に基づいて演算して時間誤差を校正してもよい。また、
誤差算出部は、第１Ａ／Ｄ変換器および第２Ａ／Ｄ変換
器のゲインおよびオフセットを算出し、誤差校正値算出
部は、ゲインに基づいて第１Ａ／Ｄ変換器および第２Ａ
／Ｄ変換器のゲイン校正値を算出するゲイン校正値算出
部と、オフセットに基づいて第１Ａ／Ｄ変換器および第
２Ａ／Ｄ変換器のオフセット校正値を算出するオフセッ
ト校正値算出部とを有し、誤差校正部は、読み出し部に
より記憶部から読み出された被測定信号のサンプル値
と、ゲイン校正値およびオフセット校正値に基づいて、
第１Ａ／Ｄ変換器および第２Ａ／Ｄ変換器のゲインおよ
びオフセットを校正するゲイン・オフセット校正部を有
してもよい。また、ゲイン・オフセット校正部は、第２
Ａ／Ｄ変換器によりサンプリングされた被測定信号のサ
ンプル値にゲイン校正値を乗じた値に、オフセット校正
値を加える演算をしてもよい。

【００２４】本発明の第５の形態は、アナログ信号をサ
ンプリングしてディジタル信号に変換する第１Ａ／Ｄ変
換器と、アナログ信号をサンプリングしてディジタル信
号に変換する第２Ａ／Ｄ変換器との間に生じる誤差を校
正する誤差校正方法であって、第１Ａ／Ｄ変換器がサン
プリングしたタイミングに対して第２Ａ／Ｄ変換器がサ
ンプリングするべき所定のタイミングと、第２Ａ／Ｄ変
換器が実際にサンプリングしたタイミングとの時間のず
れである時間誤差を算出するステップと、時間誤差に基
づいて時間誤差を校正する演算に用いる時間誤差校正値
を算出するステップと、測定されるべき被測定信号をサ
ンプリングして得たサンプル値と、時間誤差校正値とに
基づいて、被測定信号をサンプリングしたときに生じる
時間誤差を校正するステップとを備えることを特徴とす
る誤差校正方法を提供する。

【００２５】第５の形態の別の態様は、誤差校正方法
は、第１Ａ／Ｄ変換器と第２Ａ／Ｄ変換器のゲインおよ
びオフセットを算出するステップと、算出されたゲイン
およびオフセットに基づいて、ゲインおよびオフセット
を校正する演算に用いるゲイン校正値およびオフセット
校正値を算出するステップと、被測定信号をサンプリン
グして得られたサンプル値と、ゲイン校正値およびオフ
セット校正値とに基づいて、第１Ａ／Ｄ変換器および第
２Ａ／Ｄ変換器のゲインおよびオフセットを校正するス
テップとを更に備えてもよい。

【００２６】本発明の第６の形態は、演算装置を用い
て、第１Ａ／Ｄ変換器がサンプリングしたタイミングに
対して第２Ａ／Ｄ変換器がサンプリングするべき所定の
タイミングと、第２Ａ／Ｄ変換器が実際にサンプリング
したタイミングとの時間のずれである時間誤差を校正す
るプログラムを記録した記録媒体であって、プログラム
は、演算装置に時間誤差を算出させるモジュールと、算
出された時間誤差に基づいて、第２Ａ／Ｄ変換器の時間
誤差を校正する演算に用いる時間誤差校正値を算出させ
るモジュールと、測定されるべき被測定信号をサンプリ
ングして得たサンプル値と、時間誤差校正値に基づい
て、被測定信号をサンプリングしたときに生じる時間誤
差を校正させるモジュールとを備えることを特徴とする
時間誤差を校正するプログラムを記録した演算装置で読
み取り可能な記録媒体を提供する。

【００２７】第６の形態の別の態様は、プログラムは、
演算装置にゲインおよびオフセットを算出させるモジュ
ールと、算出されたゲインおよびオフセットに基づい
て、ゲインおよびオフセットを校正する演算に用いるゲ
イン校正値およびオフセット校正値を算出させるモジュ
ールと、被測定信号をサンプリングして得られたサンプ
ル値と、ゲイン校正値およびオフセット校正値に基づい
て、第１Ａ／Ｄ変換器および第２Ａ／Ｄ変換器のゲイン
およびオフセットを校正させるモジュールとを更に備え
てもよい。

【００２８】本発明の第７の形態は、アナログ信号を出
力する半導体デバイスを試験する半導体デバイス試験装
置であって、半導体デバイスを試験するための半導体デ
バイス入力信号を生成するパターン発生器と、パターン
発生器から出力される半導体デバイス入力信号を半導体
デバイスに与えるパフォーマンスボードと、半導体デバ
イスから出力されるアナログ信号を入力するアナログ信
号入力部と、アナログ信号入力部から入力されるアナロ
グ信号をサンプリングしてディジタル信号に変換する複
数のＡ／Ｄ変換器と、複数のＡ／Ｄ変換器を同期してサ
ンプリング動作させる平均化処理用サンプリングクロッ
ク信号と、複数のＡ／Ｄ変換器を交互にサンプリング動
作させるインターリーブ処理用サンプリングクロック信
号のいずれか一方のサンプリングクロック信号を複数の
Ａ／Ｄ変換器へ供給するサンプリングクロック信号発生
器と、平均化処理用サンプリングクロック信号に基づい
てサンプリング動作したＡ／Ｄ変換器から出力されたデ
ィジタル信号を平均化処理する平均化処理部と、インタ
ーリーブ処理用サンプリングクロック信号に基づいてサ
ンプリング動作したＡ／Ｄ変換器から出力されたディジ
タル信号をインターリーブ処理するインターリーブ処理
部とを備えることを特徴とする半導体デバイス試験装置
を提供する。

【００２９】本発明の第７の形態の別の態様は、複数の
アナログ信号入力部と、アナログ信号を、複数のＡ／Ｄ
変換器のいずれか１つ又は複数のＡ／Ｄ変換器に分配す
るアナログ信号分配器とを更に備えてもよい。また、複
数のＡ／Ｄ変換器が、第１Ａ／Ｄ変換器および第２Ａ／
Ｄ変換器を含み、第１Ａ／Ｄ変換器がサンプリングした
タイミングに対して第２Ａ／Ｄ変換器がサンプリングす
るべき所定のタイミングと、第２Ａ／Ｄ変換器が実際に
サンプリングしたタイミングとの時間のずれである時間
誤差を算出する誤差算出部と、算出された時間誤差に基
づいて、第２Ａ／Ｄ変換器の時間誤差を校正する演算に
用いる時間誤差校正値を算出する誤差校正値算出部と、
測定されるべきアナログ信号である被測定信号をサンプ
リングして得られたサンプル値が格納されている記憶部
からサンプル値を読み出す読み出し部と、読み出し部に
より、記憶部から読み出されたサンプル値と時間誤差校
正値に基づいて、被測定信号をサンプリングしたときに
第２Ａ／Ｄ変換器に生じる時間誤差を校正する演算を行
う誤差校正部とを更に備えてもよい。

【００３０】なお上記の発明の概要は、本発明の必要な
特徴の全てを列挙したものではなく、これらの特徴群の
サブコンビネーションも又発明となりうる。

【００３１】

【発明の実施の形態】以下、発明の実施の形態を通じて
本発明を説明するが、以下の実施形態はクレームにかか
る発明を限定するものではなく、又実施形態の中で説明
されている特徴の組み合わせの全てが発明の解決手段に
必須であるとは限らない。

【００３２】図４は、第１の実施形態であるＡ／Ｄ変換
装置１００のブロック図を示す。このＡ／Ｄ変換装置１
００は、アナログ信号入力部１０、Ａ／Ｄ変換器１２ａ
及び１２ｂ、サンプリングクロック信号発生器１４、基
準クロック信号発生器１６、処理部１８、記憶部２０
ａ、２０ｂ、及びモード指定信号発生器２２を備える。
処理部１８は、インターリーブ処理部１８ａ、及び平均
化処理部１８ｂを有する。

【００３３】本実施形態において、処理部１８の有する
インターリーブ処理部１８ａは、２つのＡ／Ｄ変換器
（１２ａ及び１２ｂ）が交互にサンプリング動作して得
られたサンプル値を、交互に並び替えるインターリーブ
処理を行う。インターリーブ処理により、Ａ／Ｄ変換装
置１００は、１つのＡ／Ｄ変換器１２ａ（または１２
ｂ）のサンプリングレートの２倍のサンプリングレート
でサンプリングするのと同様のサンプル値を得ることが
できる。

【００３４】平均化処理部１８ｂは、２つのＡ／Ｄ変換
器（１２ａ及び１２ｂ）が同時にサンプリング動作して
得られたサンプル値を平均化する処理を行う。この平均
化処理により、１つのＡ／Ｄ変換器（または１２ｂ）の
量子化分解能の２倍の分解能を得ることができる。例え
ば、量子化分解能が１０ｂｉｔ（範囲：−５１２〜＋５
１１）のＡ／Ｄ変換器を２個用いて、同時にサンプリン
グ動作させた場合、各々のＡ／Ｄ変換器から出力される
ディジタル信号を加算すると−１０２４ら＋１０２３の
データとなり、ほぼ１１ｂｉｔの分解能を得ることがで
きる。−１．０２４Ｖから＋１．０２３Ｖの振幅をもつ
アナログ信号をサンプリングした場合、１０ｂｉｔのＡ
／Ｄ変換器１個では、量子化分解能は１ｍＶであるが、
１０ｂｉｔのＡ／Ｄ変換器を２個では、量子化分解能は
０．５ｍＶになる。

【００３５】モード指定信号発生器２２が、Ａ／Ｄ変換
装置１００における各構成要素に平均化処理モードまた
はインターリーブ処理モードのいずれか一方の処理モー
ドで動作することを指定するモード指定信号５８を発生
する。モード指定信号５８は、処理部１８及びサンプリ
ングクロック信号発生器１４に供給される。処理部１８
において、インターリーブ処理部１８ａまたは平均化処
理部１８ｂのいずれか一方がモード指定信号５８に基づ
いて選択される。

【００３６】また、サンプリングクロック信号発生器１
４は、基準クロック信号発生器１６から供給される基準
クロック信号５４と、モード指定信号発生器２２から供
給されるモード指定信号５８に基づいて、Ａ／Ｄ変換器
（１２ａ及び１２ｂ）の各々を動作させるサンプリング
クロック信号を発生する。モード指定信号５８が、平均
化処理モードを指定する信号であるとき、サンプリング
クロック信号発生器１４は、Ａ／Ｄ変換器（１２ａ及び
１２ｂ）を同時にサンプリング動作させる、平均化処理
用サンプリングクロック信号をＡ／Ｄ変換器（１２ａ及
び１２ｂ）の各々へ供給する。

【００３７】モード指定信号５８が、インターリーブ処
理モードを指定する信号であるとき、サンプリングクロ
ック信号発生器１４は、Ａ／Ｄ変換器（１２ａ及び１２
ｂ）を交互にサンプリング動作させるインターリーブ処
理用サンプリングクロック信号をＡ／Ｄ変換器（１２ａ
及び１２ｂ）の各々へ供給する。

【００３８】アナログ信号５０が、サンプリングクロッ
ク信号発生器１４から発生されるサンプリングクロック
信号によってサンプリング動作するＡ／Ｄ変換器（１２
ａ及び１２ｂ）によりサンプリングされ、そのサンプル
値がＡ／Ｄ変換器（１２ａ及び１２ｂ）でディジタル化
される。サンプリングクロック信号発生器１４が、平均
化処理用サンプリングクロック信号を発生するときに
は、アナログ信号５０は、基準クロック信号５４に同期
してサンプリングされる。サンプリングクロック信号発
生器１４が、インターリーブ処理用サンプリングクロッ
ク信号を発生するときには、アナログ信号５０は交互に
サンプリングされる。Ａ／Ｄ変換器（１２ａ及び１２
ｂ）でディジタル化されたサンプル値は、記憶部（２０
ａ及び２０ｂ）の各々に格納される。

【００３９】記憶部（２０ａ及び２０ｂ）は、各々のＡ
／Ｄ変換器（１２ａ及び１２ｂ）ごとに設けられること
が好ましい。記憶部（２０ａ及び２０ｂ）に格納された
アナログ信号５０のサンプル値は、モード指定信号５８
に基づいて選択されているインターリーブ処理部１８
ａ、及び平均化処理部１８ｂのいずれか一方の処理部を
用いて処理される。

【００４０】インターリーブ処理部１８ａは、サンプル
値を交互に並び替えるインターリーブ処理をする。例え
ば、インターリーブ処理部１８ａは、記憶部（２０ａ及
び２０ｂ）に格納されているディジタル化されたサンプ
ル値を、ディジタル信号を電圧値に換算する電圧換算係
数に基づいて電圧値に換算し、換算された各々の電圧値
を交互に並び替える。また、平均化処理部１８ｂは、サ
ンプル値を平均化する平均化処理をする。例えば、平均
化処理部１８ｂは、記憶部（２０ａ及び２０ｂ）に格納
されているディジタル化されたサンプル値を、電圧換算
係数に基づいて電圧値に換算し、換算された各々の電圧
値を加え合わせる。

【００４１】図５は、サンプリングクロック信号発生器
１４の、１つの実施形態を示すブロック図である。この
実施形態において、モード指定信号５８は、Ｈｉ（論理
値“１”）とＬｏ（論理値“０”）の２つの電圧値で表
現される、２値の信号である。Ｈｉがインターリーブ処
理モードを指定し、Ｌｏが平均化処理モードを指定す
る。このサンプリングクロック信号発生器１４は、平均
化処理用サンプリングクロック信号とインターリーブ処
理用サンプリングクロック信号の各々を、基準クロック
信号５４に基づいて発生する。

【００４２】モード指定信号５８がＨｉの時、サンプリ
ングクロック信号発生器１４は、基準クロック信号発生
器１６から発生される基準クロック信号５４の位相に基
づいて、Ａ／Ｄ変換器（１２ａ及び１２ｂ）を交互にサ
ンプリング動作させるインターリーブ処理用サンプリン
グクロック信号を出力する。また、モード指定信号５８
がＬｏの時、サンプリングクロック信号発生器１４は、
基準クロック信号発生器１６から発生される基準クロッ
ク信号５４の位相に基づいて、Ａ／Ｄ変換器（１２ａ及
び１２ｂ）が同時にサンプリング動作をするように、基
準クロック信号５４に同期した平均化処理用サンプリン
グクロック信号を出力する。

【００４３】図６（ａ）は図５で示したサンプリングク
ロック信号発生器１４から出力される平均化処理用サン
プリングクロック信号のタイミングチャートを示す。モ
ード指定信号５８が平均化処理モードを指定するＬｏの
時、サンプリングクロック信号（５６ａ及び５６ｂ）
は、基準クロック信号５４に同期して出力される。Ａ／
Ｄ変換器（１２ａ及び１２ｂ）は、サンプリングクロッ
ク信号（５６ａ及び５６ｂ）に基づいてサンプリング動
作する。このサンプリング動作のサンプリングタイミン
グは、基準クロック信号５４と同期している。

【００４４】図６（ｂ）は図５で示したサンプリングク
ロック信号発生器１４から出力されるインターリーブ処
理用サンプリングクロック信号のタイミングチャートを
示す。モード指定信号５８がインターリーブ処理モード
を指定するＨｉの時、サンプリングクロック信号５６ａ
は、基準クロック信号５４を１／２分周して出力され、
サンプリングクロック信号５６ｂは、１／２分周したサ
ンプリングクロック信号の位相を更に半位相ずらして出
力される。Ａ／Ｄ変換器（１２ａ及び１２ｂ）は、サン
プリングクロック信号（５６ａ及び５６ｂ）に基づいて
サンプリング動作する。このサンプリング動作のサンプ
リングタイミングは、基準クロック信号５４と同期して
いる。

【００４５】一般的にＡ／Ｄ変換器が、アナログ信号を
ディジタル信号に変換するためには、一定の時間（以下
サンプリング時間とする）を必要とする。従って、１つ
のＡ／Ｄ変換器が一定時間にサンプリングできる最大サ
ンプリングレートはＡ／Ｄ変換器ごとに決まってしま
う。そこで、複数のＡ／Ｄ変換器を交互に動作させるイ
ンターリーブ処理が有効になる。インターリーブ処理に
より、各々のＡ／Ｄ変換器のサンプリングレートを上げ
ることなく、各々のＡ／Ｄ変換器のサンプリングレート
より高いサンプリングレートでアナログ信号をディジタ
ル信号に変換することができる。例えば、平均化処理の
場合、基準クロック信号発生器１６は、基準クロック信
号５４の周期をサンプリング時間より短くできない。し
かし、インターリーブ処理の場合、複数のＡ／Ｄ変換器
を交互に動作させるので、基準クロック信号発生器１６
は、基準クロック信号５４の周期を各々のＡ／Ｄ変換器
のサンプリング時間より短くできる。

【００４６】図７は、別の実施形態を示す。このＡ／Ｄ
変換装置１１０は、アナログ信号入力部１０、Ａ／Ｄ変
換器（１２ａ及び１２ｂ）、サンプリングクロック信号
発生器１４、基準クロック信号発生器１６、記憶部２
０、モード指定信号発生器２２、加算器２６、マルチプ
レクサ２８、及びセレクタ３０を備える。マルチプレク
サ２８は、図４を用いて説明したインターリーブ処理部
１８ａとして設けられる。加算器２６は、図４を用いて
説明した平均化処理部１８ｂとして設けられる。図７に
おいて、図４と同一の符号を付した構成は、図４におい
て対応する構成と同一、又は同様の機能を有する。

【００４７】アナログ信号入力部１０からアナログ信号
５０が入力される。入力されたアナログ信号５０は、サ
ンプリングクロック信号発生器１４から供給される、サ
ンプリングクロック信号（５６ａ及び５６ｂ）に基づい
てサンプリング動作するＡ／Ｄ変換器（１２ａ及び１２
ｂ）でサンプリングされる。サンプリングクロック信号
発生器１４は、モード指定信号発生器２２から供給され
るモード指定信号５８に基づいて、平均化処理用サンプ
リングクロック信号とインターリーブ処理用サンプリン
グクロック信号のいずれか一方を発生する。各々のＡ／
Ｄ変換器から出力されるディジタル信号は、加算器２６
及びマルチプレクサ２８の各々へ出力される。

【００４８】加算器２６、及びマルチプレクサ２８は、
基準クロック信号発生器１６から発生される基準クロッ
ク信号５４に基づいて動作する。加算器２６は、基準ク
ロック信号５４のタイミングで、Ａ／Ｄ変換器（１２ａ
及び１２ｂ）から出力されるディジタル信号の各々を加
算する。マルチプレクサ２８は、基準クロック信号５４
のタイミングで、Ａ／Ｄ変換器（１２ａ及び１２ｂ）を
交互に選択する、従って、マルチプレクサ２８はＡ／Ｄ
変換器（１２ａ及び１２ｂ）により生成されたディジタ
ル信号を順次的にセレクタ３０に出力することができ
る。

【００４９】加算器２６、及びマルチプレクサ２８から
出力されるディジタル信号は、モード指定信号発生器２
２から供給されるモード指定信号５８に基づいて動作す
るセレクタ３０で選択され、いずれか一方が記憶部２０
へ出力される。例えば、モード指定信号５８が、平均化
処理モードを指定する信号の場合に、セレクタ３０は、
加算器２６から出力されるディジタル信号を選択して、
記憶部２０に出力する。また、モード指定信号５８が、
インターリーブ処理モードを指定する信号の場合、セレ
クタ３０は、マルチプレクサ２８から出力されるディジ
タル信号を選択して、記憶部２０に出力する。この実施
形態では、平均化処理とインターリーブ処理を加算器２
６とマルチプレクサ２８の各々で行うので、記憶部２０
には、平均化処理またはインターリーブ処理されたディ
ジタル信号が格納される。従って、図４を用いて説明し
た形態により高速に平均化処理とインターリーブ処理が
できる。以上の構成により、複数のＡ／Ｄ変換器を同時
にサンプリング動作させる平均化処理と、インターリー
ブ処理を選択的に行うことができるＡ／Ｄ変換装置１１
０を提供することができる。

【００５０】図８は、第２の実施形態であるＡ／Ｄ変換
装置１２０のブロック図を示す。Ａ／Ｄ変換装置１２０
は、複数のアナログ信号入力部（１０ａ〜１０ｄ）、Ａ
／Ｄ変換器（１２ａ〜１２ｄ）、サンプリングクロック
信号発生器１４、基準クロック信号発生器１６、処理部
１８、記憶部（２０ａ〜２０ｄ）、モード指定信号発生
器２２、アナログ信号分配器３２および分配制御信号発
生器３４を備える。処理部１８は、インターリーブ処理
部１８ａ、及び平均化処理部１８ｂを有する。図８にお
いて、図４と同一の符号を付した構成は、図４の対応す
る構成と同一または同様の機能及び動作を行う。

【００５１】本実施形態において、処理部１８の有する
インターリーブ処理部１８ａは、４つのＡ／Ｄ変換器
（１２ａ〜１２ｄ）が交互にサンプリング動作して得ら
れたサンプル値を、交互に並び替えるインターリーブ処
理を行う。インターリーブ処理により、Ａ／Ｄ変換装置
１００は、１つのＡ／Ｄ変換器１２ａ（１２ｂ、１２ｃ
又は１２ｄ）のサンプリングレートの４倍のサンプリン
グレートでサンプリングするのと同様のサンプル値を得
ることができる。

【００５２】平均化処理部１８ｂは、４つのＡ／Ｄ変換
器（１２ａ〜１２ｄ）が同時にサンプリング動作して得
られたサンプル値を平均化する処理を行う。この平均化
処理により、１つのＡ／Ｄ変換器１２ａ（１２ｂ、１２
ｃ又は１２ｄ）の量子化分解能の４倍の分解能を得るこ
とができる。

【００５３】モード指定信号発生器２２が、Ａ／Ｄ変換
装置１２０における各構成要素に平均化処理モードまた
はインターリーブ処理モードのいずれか一方のモードで
動作することを指定するモード指定信号５８を発生す
る。モード指定信号５８は、処理部１８及びサンプリン
グクロック信号発生器１４に供給される。処理部１８に
おいて、インターリーブ処理部１８ａまたは平均化処理
部１８ｂのいずれか一方が、モード指定信号５８に基づ
いて選択される。

【００５４】分配制御信号６０は、アナログ信号分配器
３２に入力されたアナログ信号（５０ａ〜５０ｄ）の分
配先Ａ／Ｄ変換器（１２ａ〜１２ｄ）を指定する信号で
ある。本実施形態においては、分配制御信号発生器３４
は、１つのアナログ信号を４つのＡ／Ｄ変換器に分配す
ることを指定する１対４分配と、１つのアナログ信号を
１つのＡ／Ｄ変換器に分配することを指定する１対１分
配のいずれかを指定する分配制御信号６０を発生する。
アナログ信号分配器３２は、入力したアナログ信号（５
０ａ〜５０ｄ）を、分配制御信号発生器３４から供給さ
れる分配制御信号６０に基づいて、Ａ／Ｄ変換器（１２
ａ〜１２ｄ）のいずれかに分配する。

【００５５】例えば、分配制御信号６０が、１対４分配
を指定し、アナログ信号分配器３２が、アナログ信号５
０ａを選択する場合、アナログ信号５０ａは、Ａ／Ｄ変
換器（１２ａ〜１２ｄ）へ分配される。さらに、モード
指定信号５８によりインターリーブ処理モードが指定さ
れている場合、アナログ信号５０ａは、４つのＡ／Ｄ変
換器（１２ａ〜１２ｄ）から得られるサンプル値を用い
てインターリーブ処理される。従って、１つのＡ／Ｄ変
換器１２ａ（１２ｂ、１２ｃ又は１２ｄ）のサンプリン
グレートの４倍のサンプリングレートでサンプリングさ
れたサンプル値を得られる。この時、残りのアナログ信
号５０ｂ、５０ｃ、５０ｄは、Ａ／Ｄ変換器に分配され
ない。

【００５６】また、モード指定信号５８により平均化処
理モードが指定されている場合、アナログ信号入力部１
０ａから入力されたアナログ信号５０ａは、４つのＡ／
Ｄ変換器（１２ａ〜１２ｄ）から得られるサンプル値を
用いて平均化処理される。従って、１つのＡ／Ｄ変換器
１２ａ（１２ｂ、１２ｃ又は１２ｄ）の量子化分解能の
４倍の分解能を得られる。この時、残りのアナログ信号
５０ｂ、５０ｃ、５０ｄは、どのＡ／Ｄ変換器へも分配
されない。

【００５７】また、分配制御信号６０が、１対１分配を
指定する場合、アナログ信号（５０ａ〜５０ｄ）は、４
つのＡ／Ｄ変換器（１２ａ〜１２ｄ）の各々に分配され
る。この分配により、各々１つのＡ／Ｄ変換器（１２ａ
〜１２ｄ）が、アナログ信号（５０ａ〜５０ｄ）をサン
プリングすることができる。

【００５８】また、サンプリングクロック信号発生器１
４は、基準クロック信号発生器１６から供給される基準
クロック信号５４と、モード指定信号発生器２２から供
給されるモード指定信号５８とに基づいてサンプリング
クロック信号（５６ａ〜５６ｄ）を発生する。モード指
定信号５８が、平均化処理モードを指定する場合に、サ
ンプリングクロック信号発生器１４は、４つのＡ／Ｄ変
換器（１２ａ〜１２ｄ）を同時にサンプリング動作させ
る、平均化処理用サンプリングクロック信号をＡ／Ｄ変
換器（１２ａ〜１２ｄ）の各々へ供給する。

【００５９】モード指定信号５８が、インターリーブ処
理モードを指定する場合に、サンプリングクロック信号
発生器１４は、４つのＡ／Ｄ変換器（１２ａ〜１２ｄ）
を交互に動作させるインターリーブ処理用サンプリング
クロック信号をＡ／Ｄ変換器（１２ａ〜１２ｄ）の各々
へ供給する。

【００６０】Ａ／Ｄ変換器（１２ａ〜１２ｄ）へ分配さ
れたアナログ信号（５０ａ〜５０ｄ）は、サンプリング
クロック信号（５６ａ〜５６ｄ）に基づいてサンプリン
グ動作するＡ／Ｄ変換器（１２ａ〜１２ｄ）によりサン
プリングされ、そのサンプル値がディジタル化される。
Ａ／Ｄ変換器（１２ａ〜１２ｄ）でディジタル化された
サンプル値は、記憶部（２０ａ〜２０ｄ）の各々に格納
される。

【００６１】インターリーブ処理部１８ａは、サンプル
値を交互に並び替えるインターリーブ処理をする。例え
ば、インターリーブ処理部１８ａは、記憶部（２０ａ〜
２０ｄ）に格納されているディジタル化されたサンプル
値を、ディジタル信号を電圧値に換算する電圧換算係数
に基づいて電圧値に換算し、換算された各々の電圧値を
交互に並び替える。従って、サンプリング周期の間隔で
アナログ値の電圧値を得ることができる。また、平均化
処理部１８ｂは、サンプル値を平均化する平均化処理を
する。例えば、平均化処理部１８ｂは、記憶部（２０ａ
〜２０ｄ）に格納されているディジタル信号を、電圧換
算係数に基づいて電圧値に換算し、換算された各々の電
圧値を加え合わせる。図８に示された構成により、Ａ／
Ｄ変換装置１００は、入力されたアナログ信号（５０ａ
〜５０ｂ）を、モード指定信号５８及び分配制御信号６
０に基づいて１つまたは複数のＡ／Ｄ変換器（１２ａ〜
１２ｂ）を用いて選択的に処理することができる。

【００６２】図９は、アナログ信号分配器３２の実施形
態の一例である。このアナログ信号分配器３２は、入力
信号と出力信号を４対１に分配するマルチプレクサ２８
ａ及び２対１に分配するマルチプレクサ２８ｂを備え
る。アナログ信号分配器３２は、分配制御信号６０に基
づいて、アナログ信号（５０ａ〜５０ｂ）をＡ／Ｄ変換
器（１２ａ〜１２ｄ）の各々へ、１対１で分配でき、ま
たは１対４で分配できる。例えば、１対１に分配するこ
とを指定する分配制御信号６０が、アナログ信号分配器
３２に入力された場合、マルチプレクサ２８ｂは、入力
端子Ａ群（Ａ１〜Ａ４）からの入力信号をＡ／Ｄ変換器
（１２ａ〜１２ｄ）の各々へ出力する。Ａ群は、アナロ
グ信号入力部（１０ａ〜１０ｄ）の各々と１対１に接続
されているので、アナログ信号（５０ａ〜５０ｄ）は、
１対１にＡ／Ｄ変換器（１２ａ〜１２ｄ）の各々へ分配
される。

【００６３】また、１対４に分配することを指定する分
配制御信号６０が、アナログ信号分配器３２入力された
場合、マルチプレクサ２８ｂは、入力端子Ｂ群（Ｂ１〜
Ｂ４）からの入力信号をＡ／Ｄ変換器（１２ａ〜１２
ｄ）の各々へ出力する。Ｂ群は、マルチプレクサ２８ａ
に接続されており、マルチプレクサ２８ａはアナログ信
号入力部（１０ａ〜１０ｄ）の各々から入力されたアナ
ログ信号５０ａ、５０ｂ、５０ｃ又は５０ｄのうちいず
れか１つのアナログ信号を出力するので、アナログ信号
（５０ａ〜５０ｄ）のいずれか１つが、Ａ／Ｄ変換器
（１２ａ〜１２ｄ）の各々へ分配される。また、アナロ
グ信号分配器３２は、マルチプレクサの数や構成を変え
ることで、更に任意の分配方法ができることが好まし
い。

【００６４】図１０（ａ）は、アナログ信号を１対１に
Ａ／Ｄ変換器へ分配する分配方法を示す。（図９を図１
０と併せて参照）分配制御信号６０が１対１分配を指定
する信号の場合、マルチプレクサ２８ｂの入力端子Ａ群
（Ａ１〜Ａ４）が選択され、アナログ信号入力部（１０
ａ〜１０ｄ）から入力されたアナログ信号（５０ａ〜５
０ｄ）が、１対１にＡ／Ｄ変換器（１２ａ〜１２ｄ）へ
分配される。

【００６５】図１０（ｂ）は、アナログ信号を１対４に
Ａ／Ｄ変換器へ分配する分配方法を示す。（図９を図１
０と併せて参照）分配制御信号６０が１対４分配を指定
する信号の場合、マルチプレクサ２８ｂの入力端子Ｂ群
（Ｂ１〜Ｂ４）が選択され、マルチプレクサ２８ａが４
つの入力端子の内１つを選択することで、アナログ信号
入力部（１０ａ〜１０ｄ）から入力されたアナログ信号
５０ａ、５０ｂ、５０ｃ及び５０ｄの内いずれか１つの
アナログ信号が、４つのＡ／Ｄ変換器（１２ａ〜１２
ｄ）へ分配される。例えば、図１０（ｂ）に示す例で
は、マルチプレクサ２８ａの入力端子Ａが選択され、マ
ルチプレクサ２８ｂの入力端子Ｂ群（Ｂ１〜Ｂ４）が選
択されている。このとき、アナログ信号５０ａがＡ／Ｄ
変換器（１２ａ〜１２ｄ）へ分配される。また、マルチ
プレクサ２８ａの入力端子Ｂ、Ｃ、Ｄの各々が選択され
ることで、対応するアナログ信号５０ｂ、５０ｃ、５０
ｄのいずれか１つがＡ／Ｄ変換器（１２ａ〜１２ｄ）へ
分配される。また、他の実施形態では、図１０（ｃ）に
示すように１対２の分配など所望の分配ができることが
好ましい。

【００６６】図１１（ａ）は、サンプリングクロック信
号発生器１４から出力される平均化処理用サンプリング
クロック信号のタイミングチャートを示す。ここで、こ
の実施形態において、モード指定信号５８は、Ｈｉ（論
理値“１”）とＬｏ（論理値“０”）の２つの電圧値で
表現される、２値の信号である。Ｈｉがインターリーブ
処理用サンプリングクロック信号の発生を指定し、Ｌｏ
が平均化処理用サンプリングクロック信号の発生を指定
する。モード指定信号５８がＬｏの時、サンプリングク
ロック信号（５６ａ〜５６ｄ）は、基準クロック信号５
４に同期して出力される。Ａ／Ｄ変換器（１２ａ及び１
２ｂ）は、サンプリングクロック信号（５６ａ及び５６
ｂ）に基づいてサンプリング動作する。このサンプリン
グ動作のサンプリングタイミングは、基準クロック信号
５４と同期している。

【００６７】図１１（ｂ）は、サンプリングクロック信
号発生器１４から出力されるインターリーブ処理用サン
プリングクロック信号のタイミングチャートを示す。モ
ード指定信号５８がＨｉの時、サンプリングクロック信
号５６ａは、基準クロック信号５４を１／４分周して出
力され、サンプリングクロック信号５６ｂ、５６ｃ及び
５６ｄは、基準クロック信号５４を１／４分周して得ら
れたサンプリングクロック信号５６ａの位相を更に１／
４位相づつずらして出力される。Ａ／Ｄ変換器（１２ａ
及び１２ｂ）は、サンプリングクロック信号（５６ａ及
び５６ｂ）に基づいてサンプリング動作する。このサン
プリング動作のサンプリングタイミングは、基準クロッ
ク信号５４と同期している。

【００６８】一般的にＡ／Ｄ変換器が、アナログ信号を
ディジタル信号に変換するためには、一定の時間（以下
サンプリング時間とする）を必要とする。従って、１つ
のＡ／Ｄ変換器が一定時間にサンプリングできる最大サ
ンプリングレートは決まってしまう。そこで、複数のＡ
／Ｄ変換器を交互に動作させるインターリーブ処理が有
効になる。以上の構成により、インターリーブ処理する
場合に、サンプリングレートに応じて使用するＡ／Ｄ変
換器を選択できる。例えば、サンプリングレートが高速
の半導体デバイスを試験する場合、４つのＡ／Ｄ変換器
を使用して試験する。例えば、サンプリングレートが低
速の半導体デバイスを試験する場合に、１つのＡ／Ｄ変
換器を使用する。この場合、同時に複数の半導体デバイ
スを試験することができる。従って、半導体デバイスの
特性に応じて、使用するＡ／Ｄ変換器を選択できるの
で、効率よく半導体デバイスの試験をすることができ
る。

【００６９】また、平均化処理する場合に、測定に必要
な分解能に応じてＡ／Ｄ変換器を選択することができ
る。例えば、アナログ信号を高分解能で測定する必要が
ある半導体デバイスを試験する場合に、４つのＡ／Ｄ変
換器を使用して試験する。例えば、分解能は低くてよい
半導体デバイスを試験する場合に、１つのＡ／Ｄ変換器
を使用する。この場合、同時に複数の半導体デバイスを
試験することができる。従って、半導体デバイスの特性
に応じて、使用するＡ／Ｄ変換器を選択できるので、効
率よく半導体デバイスの試験をすることができる。従っ
て、被試験半導体デバイスの試験に必要な処理内容に応
じてＡ／Ｄ変換器を選択できる。

【００７０】次に、複数のＡ／Ｄ変換器間に生じる時間
誤差などの誤差を校正するキャリブレーション装置につ
いて説明する。一般的に、複数のＡ／Ｄ変換器を用いて
サンプリング動作させると、各々のＡ／Ｄ変換器の特性
の違いや、サンプリングクロック信号の伝達経路の特性
の違いにより所望のサンプリングタイミングに対して時
間誤差が生じてしまう。

【００７１】図１２は、第１Ａ／Ｄ変換器と第２Ａ／Ｄ
変換器の２つのＡ／Ｄ変換器間に生じるサンプリングタ
イミングの時間誤差を示す。一般的に複数のＡ／Ｄ変換
器を用いて、所望の時間間隔でＡ／Ｄ変換器を交互にサ
ンプリング動作させた場合、各々のＡ／Ｄ変換器の特性
の違いにより、サンプリングクロック信号が、Ａ／Ｄ変
換器に入力されてから、実際にサンプリングするまでの
時間にずれが生じてしまう。このずれを時間誤差τとす
る。この図では、２つのＡ／Ｄ変換器を用いてインター
リーブ処理を行っているが、サンプリングクロック信号
を入力して、実際にサンプリング動作するまでに掛かる
時間が、各々のＡ／Ｄ変換器の特性により異なるので、
時間誤差τが生じている。複数のＡ／Ｄ変換器を交互に
サンプリング動作させて得られたサンプル値を用いて被
測定信号の処理をする場合、サンプリングタイミングが
等間隔でなければ正確に被測定信号を再現できない。そ
こで時間誤差τを校正する必要がある。

【００７２】図１３は、第３の実施形態におけるＡ／Ｄ
変換装置１３０を示す。本実施形態におけるインターリ
ーブ処理部１８ａは、キャリブレーション装置７０を有
する。図４と同一の符号を付した機能ブロックは、図４
で説明した機能ブロックと同一の機能を有するので説明
を省略する。キャリブレーション装置７０は、複数のＡ
／Ｄ変換器間に生じる誤差を校正して出力信号９０を出
力する。例えば、キャリブレーション装置７０は、時間
誤差、ゲイン誤差、オフセット誤差を校正する。従っ
て、Ａ／Ｄ変換装置１００は、複数のＡ／Ｄ変換器間に
生じる誤差の校正された出力信号９０を出力することが
できる。

【００７３】図１４は、キャリブレーション装置７０の
詳細な構成を示す。このキャリブレーション装置７０
は、校正値算出部７０ａ、誤差校正部７０ｂ、及び読み
出し部７６を備える。校正値算出部７０ａは、誤差算出
部７２、誤差校正値算出部７４を有する。誤差校正値算
出部７４は、時間誤差校正値算出部７４ａ、ゲイン校正
値算出部７４ｂ、オフセット校正値算出部７４ｃを含
む。誤差校正部７０ｂは、ゲイン・オフセット校正部７
８、及び時間誤差校正部８０を有する。

【００７４】読み出し部７６は、記憶部２０ａまたは記
憶部２０ｂに格納されているサンプル値を読み込んで、
校正値算出部７０ａまたは誤差校正部７０ｂのいずれか
に出力する。誤差算出部７２は、読み出し部７６から供
給されるサンプル値に基づいて、複数のＡ／Ｄ変換器間
に生じる誤差を算出する。例えば、誤差算出部７２は、
複数のＡ／Ｄ変換器間に生じる時間誤差、ゲイン誤差及
びオフセット誤差を算出して誤差校正値算出部７４に出
力する。例えば、誤差算出部７２は、誤差校正値を算出
するのに用いる試験信号のサンプル値に基づいて誤差校
正値を算出してもよい。例えば、試験信号は、正弦波、
余弦波などの既知の波形であることが好ましい。また、
例えば誤差算出部７２は、サンプル値をフーリエ変換し
て得られる変換値に基づいて誤差校正値を算出してもよ
い。

【００７５】誤差校正値算出部７４は、誤差算出部７２
から供給される誤差に基づいて、誤差校正値を算出して
校正値算出部７０ａに出力する。例えば、誤差校正値算
出部７４は、誤差算出部７２から供給される時間誤差、
ゲイン誤差及びオフセット誤差に基づいて、それぞれの
誤差を校正するのに用いる誤差校正値を誤差校正部７０
ｂに出力する。時間誤差校正値算出部７４ａは、誤差算
出部７２から供給される時間誤差に基づいて、時間誤差
を校正する演算に用いる時間誤差校正値８８ａを算出す
る。ゲイン校正値算出部７４ｂは、誤差算出部７２から
供給されるゲイン誤差に基づいて、ゲイン誤差を校正す
る演算に用いるゲイン誤差校正値８８ｂを算出する。オ
フセット校正値算出部７４ｃは、誤差算出部７２から供
給されるオフセット誤差に基づいて、オフセット誤差を
校正する演算に用いるオフセット誤差校正値８８ｃを算
出する。従って、校正値算出部７０ａは、複数のＡ／Ｄ
変換器間に生じる誤差を校正する演算に用いる誤差校正
値を算出することができる。

【００７６】誤差校正部７０ｂは、校正値算出部７０ａ
から供給される誤差校正値に基づいて複数のＡ／Ｄ変換
器間に生じる誤差を校正して出力信号９０を出力する。
ゲイン・オフセット校正部７８は、ゲイン誤差校正値８
８ｂに基づいて、ゲイン誤差を校正する。また、ゲイン
・オフセット校正部７８は、オフセット誤差校正値８８
ｃに基づいてオフセット誤差を校正する。時間誤差校正
部８０は、時間誤差校正値８８ａに基づいて時間誤差を
校正する。従って、誤差算出部７０ｂは、複数のＡ／Ｄ
変換器間に生じる誤差を校正することができる。キャリ
ブレーション装置７０は、複数のＡ／Ｄ変換器間に生じ
る誤差を演算により校正することができるので、精度よ
く誤差の校正ができる。

【００７７】モード指定信号５８によりインターリーブ
処理部１８ａが選択されている場合、ゲイン・オフセッ
ト校正部７８はサンプル値のゲイン誤差及びオフセット
誤差を校正して、時間誤差校正部８０に出力する。時間
誤差校正部８０は、時間誤差を校正して出力信号９０を
出力する。モード指定信号５８により平均化処理部１８
ｂが選択されている場合、ゲイン・オフセット校正部７
８は、ゲイン誤差及びオフセット誤差を校正して、平均
化処理部１８ｂに出力する。平均化処理部は、ゲイン誤
差及びオフセット誤差の校正された被測定信号のサンプ
ル値（８４ａ及び８４ｂ）を平均化する。

【００７８】校正値算出部７０ａにおける、誤差校正値
の算出方法の一例を次に示す。複数のＡ／Ｄ変換器間の
誤差に基づいて誤差校正値を算出するために、誤差校正
されるべき２つのＡ／Ｄ変換器１２ａ及び１２ｂに、試
験信号を入力し、サンプリング動作を行わせる。例え
ば、試験信号は正弦波ｓｉｎ（２π・ｆ・ｔ）である。
ここで、ｆは任意の周波数を示し、ｔは時間を示す。

【００７９】各々のＡ／Ｄ変換器でサンプリングされ、
ディジタル化された試験信号のサンプル値（８２ａ及び
８２ｂ）が、記憶部（２０ａ及び２０ｂ）に格納され
る。読み出し部７６は、試験信号のサンプル値（８２ａ
及び８２ｂ）を記憶部（２０ａ及び２０ｂ）から読み出
し、誤差算出部７２に出力する。誤差算出部７２は、入
力された試験信号のサンプル値（８２ａ及び８２ｂ）
を、各々離散フーリエ変換する。この離散フーリエ変換
から得られた結果はそれぞれ、

【数１】 の形に表すことができる。ここで、Ａ１及びＡ２はゲイ
ンを示し、Ｂ１及びＢ２はオフセットを示す。また、各
々のＡ／Ｄ変換器のサンプリング動作の時間間隔を２Ｔ
ｓ（ｆ＝１／２Ｔｓ）、Ａ／Ｄ変換器１２ａとＡ／Ｄ変
換器１２ｂのサンプリングタイミングが、Ｔｓ＋τ時間
の位相ずれがあるとき（時間誤差τ）、次式が成り立
つ。図１４において、時間誤差τを時間誤差８６ａ、ゲ
インＡ１及びＡ２をゲイン８６ｂ、オフセットＢ１及び
Ｂ２をオフセット８６ｃとする。

【数２】 従って、時間誤差τは

【数３】 となる。誤差算出部７２は、時間誤差τを時間誤差校正
値算出部７４ａに出力する。誤差算出部７２は、ゲイン
Ａ１及びＡ２をゲイン校正値算出部７４ｂに出力する。
また、誤差算出部７２は、オフセットＢ１及びＢ２をオ
フセット校正値算出部７４ｃに出力する。

【００８０】時間誤差校正値算出部７４ａは、誤差算出
部７２から供給された時間誤差τに基づいて時間誤差校
正値８８ａを算出する。例えば、時間誤差校正値算出部
７４ａは、次の手法により時間誤差校正値８８ａを算出
する。

【００８１】２つのサンプリングタイミングをevenとod
dの添字を付けて表すとする。サンプリングタイミングo
ddの位相は、サンプリングタイミングevenの位相に対し
てＴｓ＋τ時間ずれているとし、各々のサンプリングタ
イミングをフーリエ変換したものをＰ_ｅｖｅｎ、Ｐ
_ｏｄｄとすれば次式が成り立つ。

【数４】 δはデルタ関数

【数５】 この２つの波形をインターリーブ処理した場合のフーリ
エ変換は、（３）（４）を用いて

【数６】 と表すことができる。

【００８２】２つのＡ／Ｄ変換器（１２ａ及び１２ｂ）
間に、時間誤差τが生じている場合、フーリエ変換にお
けるサンプリング周波数（１／２Ｔｓ）と同一の周波数
の項は、時間誤差τが生じて無い場合のサンプリング周
波数（１／２Ｔｓ）と同一の周波数の項と異なる。時間
誤差校正値算出部７４ａは、フーリエ変換におけるサン
プリング周波数と同一の周波数の項が、時間誤差τが生
じない場合の周波数の項と一致するように時間誤差を校
正する。

【００８３】ここで、時間誤差τが生じている場合の、
サンプリング周波数（１／２Ｔｓ）の項の値は、ｋ＝１
を（５）式に代入すればよく

【数７】 となる。

【００８４】また２つのＡ／Ｄ変換器（１２ａ及び１２
ｂ）のサンプリングタイミングに、時間誤差τが生じて
いない場合のサンプリング周波数（１／２Ｔｓ）の項
は、

【数８】 となる。

【数９】 が得られる。この時間誤差校正値８８ａを、サンプリン
グタイミングＰ_ｏｄｄでサンプリング動作するＡ／Ｄ変
換器のサンプル値をフーリエ変換した結果に乗じること
で時間誤差の校正ができる。

【００８５】また、ゲイン校正値算出部７４ｂは、入力
されたゲイン８６ｂに基づいてゲイン校正値８８ｂを算
出する。このゲイン校正値８８ｂの算出方法として幾つ
かの手法があるが、例えば、ゲイン８６ｂの逆数でよ
い。ゲイン８６ｂが「Ａ１」ならば、ゲイン校正値８８
ｂは「１／Ａ１」である。

【００８６】オフセット校正値算出部７４ｃは、入力さ
れたオフセット８６ｃに基づいてオフセット校正値８８
ｃを算出する。このオフセット校正値８８ｃの算出方法
として幾つかの手法があるが、例えば、本実施形態で
は、オフセット校正値８８ｃは、誤差算出部７２で算出
されたオフセット８６ｃの符号を変えた値である。例え
ば、オフセット８６ｃが「Ｂ１」ならば、オフセット校
正値８８ｃは「−Ｂ１」である。以上の方法により、校
正値算出部７０ａは、時間誤差校正値８８ａ、ゲイン校
正値８８ｂ及びオフセット校正値８８ｃを算出する。

【００８７】次に、半導体デバイス９８から出力される
被測定信号をサンプリングして得られたサンプル値（８
４ａ及び８４ｂ）と、校正値算出部７０ａで予め算出さ
れている時間誤差校正値８８ａ、ゲイン校正値８８ｂ及
びオフセット校正値８８ｃに基づいて、誤差を校正する
誤差校正部７０ｂについて説明する。

【００８８】読み出し部７６は、被測定信号をサンプリ
ングして得られた被測定信号のサンプル値（８４ａ及び
８４ｂ）を、記憶部（２０ａ及び２０ｂ）から読み出し
て、ゲイン・オフセット校正部７８に出力する。ゲイン
・オフセット校正部７８は、読み出し部７６から供給さ
れた被測定信号のサンプル値（８４ａ及び８４ｂ）と、
ゲイン校正値８８ｂ及びオフセット校正値８８ｃとに基
づいて、入力された被測定信号のサンプル値（８４ａ及
び８４ｂ）のゲイン及びオフセットの校正をする。この
校正手法は幾つかあるが、例えば、本実施形態では次に
述べる手法を用いた。

【００８９】サンプル値をＤ（ｔ）とし、ゲインおよび
オフセットの校正がされた値をＤ'（ｔ）、ゲイン校正
値８８ｂを「Ｇ」、オフセット校正値８８ｃを「Ｏ」と
すれば、次が成り立つ。

【００９０】Ｄ'（ｔ）＝Ｇ・Ｄ（ｔ）＋Ｏ この演算を被測定信号のサンプル値（８４ａ及び８４
ｂ）に対して行うことで、各々のサンプル値が含んでい
るゲインおよびオフセットの校正ができる。ゲイン・オ
フセット校正部７８において、ゲインおよびオフセット
の校正がされた被測定信号のサンプル値（８４ａ及び８
４ｂ）は、時間誤差校正部８０に入力される。

【００９１】時間誤差校正部８０は、入力したゲインお
よびオフセットの校正された被測定信号のサンプル値
（８４ａ及び８４ｂ）に時間成分を加える変換を行う。
この変換は、被測定信号のサンプル値（８４ａ及び８４
ｂ）に時間成分を加え、入力したアナログ信号を再現す
る変換である。Ａ／Ｄ変換器から出力されるサンプル値
には、時間成分が含まれていないため、サンプル値から
波形を再現するためには、時間成分を含ませる必要があ
る。例えば、この変換は、フーリエ変換であり、本実施
形態においては、離散フーリエ変換を用いた。

【００９２】離散フーリエ変換した結果と、時間誤差校
正値８８ａとに基づいて、時間誤差の校正を行う。この
時間誤差校正手法は、幾つかあるが、例えば、本実施形
態では、次に述べる手法を用いた。

【数１０】

【００９３】従って、時間誤差校正部８０は、この演算
により、ゲイン、オフセットおよび時間誤差の校正され
た出力信号９０を出力することができる。前述したゲイ
ン、オフセットおよび時間誤差を校正するキャリブレー
ション装置７０は、プログラムにより所定の処理をする
演算装置によって実現されることが好ましい。例えば、
演算装置は、プログラムにより所定の処理をするワーク
ステーションなどのコンピュータであってよい。本キャ
リブレーション装置７０を演算装置を用いて実現するこ
とで、誤差の校正に可変抵抗や遅延回路などのハードウ
エアを設ける必要がなくなる。演算によりキャリブレー
ションするので遅延回路などの素子の特性に依存しない
ので、精度の高いキャリブレーションを行うことができ
る。従って、本キャリブレーション装置７０を、演算装
置を用いて実現するプログラムを記憶した記録媒体を提
供する。また、サンプル値に基づいて誤差を校正するの
で、従来のアナログ信号をディジタル信号に変換するＡ
／Ｄ変換装置で測定されたサンプル値に含まれる誤差を
校正することもできる。以上の構成により、時間誤差、
ゲイン、及びオフセットの校正手段として、遅延回路や
可変抵抗などの素子を設ける必要が無くなり、誤差の校
正が容易にできる。また、誤差を校正できる範囲が、遅
延回路など素子の性能に依存しないので、精度の高い校
正ができる。

【００９４】図１５は、第４の実施形態である、アナロ
グ信号を出力する半導体デバイスを試験する半導体デバ
イス試験装置を示す。この半導体デバイス試験装置は、
演算装置９７及びＡ／Ｄ変換装置１００を有する波形デ
ィジタイザ９５、記録媒体３８、パターン発生器９１、
波形整形器９２、比較器９３、及び半導体デバイス接触
部９４を有するパフォーマンスボード９６を備える。こ
の実施形態において、キャリブレーション装置７０は、
記録媒体３８に記録されているプログラムに基づいて演
算装置９７を用いて実現される。ここで、演算装置９７
は、ワークステーションなどの汎用コンピュータが好ま
しい。

【００９５】試験されるべきアナログ信号を出力する半
導体デバイス９８が、半導体デバイス接触部９４に載置
される。例えば、半導体デバイス接触部９４は、半導体
デバイス９８の入出力端子と電気的に接続するソケット
であってよい。パターン発生器９１は、半導体デバイス
９８に供給する半導体デバイス入力信号４２を生成し、
波形整形器９２に出力する。また、パターン発生器９１
は、半導体デバイス９８から出力されるべき理論値を比
較器９３に出力する。波形整形器９２は、半導体デバイ
ス９８の特性に応じて、半導体デバイス入力信号４２を
整形して、半導体デバイス接触部９４に出力する。半導
体デバイス接触部９４は、波形整形器９２から供給され
る半導体デバイス入力信号４０を半導体デバイス９８に
出力する。半導体デバイス９８は、入力した半導体デバ
イス入力信号４０に基づいてアナログ信号５０を半導体
デバイス接触部９４に出力する。半導体デバイス接触部
９４は、被測定信号であるアナログ信号５０をＡ／Ｄ変
換装置１００に出力する。Ａ／Ｄ変換装置１００は、半
導体デバイス接触部９４から供給されたアナログ信号５
０をディジタル信号に変換する。

【００９６】Ａ／Ｄ変換装置１００は、図４を用いて説
明した第１の実施形態のＡ／Ｄ変換装置１００であり、
入力したアナログ信号５０を平均化処理とインターリー
ブ処理のいずれか一方で処理する。更に、Ａ／Ｄ変換装
置１００は、第３の実施形態で示した複数のＡ／Ｄ変換
器の間に生じる時間誤差の校正をするキャリブレーショ
ン装置７０を備えることにより誤差の校正された出力信
号９０を出力できる。比較器９３は、誤差の校正された
出力信号９０と、パターン発生器９１から供給される理
論値とに基づいて半導体デバイス９８の良否を判定し、
判定信号５２を出力する。この構成により、１つの試験
装置で平均化処理およびインターリーブ処理の２つの処
理ができる。また、複数のＡ／Ｄ変換器間に生じる時間
誤差の校正が容易な半導体デバイス試験装置を実現でき
る。

【００９７】図１６は、第５の実施形態である、アナロ
グ信号を出力する複数の半導体デバイスを同時に試験す
る半導体デバイス試験装置を示す。この半導体デバイス
試験装置は、演算装置９７及びＡ／Ｄ変換装置１００を
有する波形ディジタイザ９５、記録媒体３８、パターン
発生器９１、波形整形器９２、比較器９３、及び半導体
デバイス接触部（９４ａ〜９４ｄ）を有するパフォーマ
ンスボード９６を備える。この実施形態において、キャ
リブレーション装置７０は、記録媒体３８に記録されて
いるプログラムに基づいて演算装置９７を用いて実現さ
れる。ここで、演算装置９７は、ワークステーションな
どの汎用コンピュータが好ましい。

【００９８】パターン発生器９１は、半導体デバイス
（９８ａ〜９８ｄ）に供給する半導体デバイス入力信号
４２を生成し、波形整形器９２に出力する。また、パタ
ーン発生器９１は、半導体デバイス（９８ａ〜９８ｄ）
から出力されるべき理論値を比較器９３に出力する。波
形整形器９２は、半導体デバイス（９８ａ〜９８ｄ）の
特性に応じて、パターン発生器９１から供給される半導
体デバイス入力信号４２を整形し、半導体デバイス接触
部（９４ａ〜９４ｄ）に出力する。半導体デバイス接触
部（９４ａ〜９４ｄ）は、波形整形器９２から供給され
る半導体デバイス入力信号４０を半導体デバイス（９８
ａ〜９８ｄ）の各々へ供給する。半導体デバイス（９８
ａ〜９８ｄ）は、入力した半導体デバイス入力信号４０
に基づいてアナログ信号（５０ａ〜５０ｄ）を半導体デ
バイス接触部（９４ａ〜９４ｄ）に出力する。半導体デ
バイス接触部（９４ａ〜９４ｄ）は、アナログ信号（５
０ａ〜５０ｄ）を、Ａ／Ｄ変換装置１００に出力する。

【００９９】Ａ／Ｄ変換装置１２０は、図８を用いて説
明した第２の実施形態のＡ／Ｄ変換装置１２０であり、
入力したアナログ信号（５０ａ〜５０ｄ）を平均化処理
とインターリーブ処理のいずれか一方で処理する。更
に、Ａ／Ｄ変換装置１２０は、第３の実施形態で示した
複数のＡ／Ｄ変換器の間に生じる時間誤差の校正をする
キャリブレーション装置７０を備えることにより誤差の
校正された出力信号（９０ａ〜９０ｄ）を出力できる。
比較器９３は、誤差の校正された出力信号（９０ａ〜９
０ｄ）とパターン発生器９１から供給される理論値とに
基づいて半導体デバイス９８の良否を判定し、判定信号
（５２ａ〜５２ｄ）を出力する。図８を用いて説明した
Ａ／Ｄ変換装置１２０は、アナログ信号分配器３２を有
するので、アナログ信号の処理の内容に応じて、処理に
用いる１つ又は複数のＡ／Ｄ変換器を選択して利用する
ことができる。また、１つの試験装置で平均化処理およ
びインターリーブ処理の２つの処理ができる。また、複
数のＡ／Ｄ変換器間に生じる時間誤差の校正が容易な半
導体デバイス試験装置を実現できる。

【０１００】上記説明から明らかなように、複数のＡ／
Ｄ変換器を同時にサンプリング動作させる平均化処理
と、複数のＡ／Ｄ変換器を交互にサンプリング動作させ
るインターリーブ処理を１つのＡ／Ｄ変換装置１２０で
実現できる。また、アナログ信号の処理内容に応じて、
処理に用いるＡ／Ｄ変換器を選択的に変更できる。ま
た、複数のＡ／Ｄ変換器間に生じる時間誤差の校正を、
演算装置を用いて行うことができる。従って、遅延回路
を用いずに時間誤差の校正ができる。

【０１０１】以上、本発明を実施の形態を用いて説明し
たが、本発明の技術的範囲は上記実施の形態に記載の範
囲には限定されない。上記実施の形態に、多様な変更又
は改良を加えることができることが当業者に明らかであ
る。その様な変更又は改良を加えた形態も本発明の技術
的範囲に含まれ得ることが、特許請求の範囲の記載から
明らかである。

【０１０２】

【発明の効果】上記説明から明らかなように、本発明に
よれば、複数のＡ／Ｄ変換器を効率よく使用するＡ／Ｄ
変換装置を提供することができる。

【図面の簡単な説明】

【図１】従来のＡ／Ｄ変換装置を示す。

【図２】従来の複数のアナログ信号入力部を備えるＡ／
Ｄ変換装置を示す。

【図３】インターリーブ処理を示すブロック図。

【図４】第１の実施形態である、Ａ／Ｄ変換装置を示
す。

【図５】サンプリングクロック信号発生器を示す。

【図６】Ａ／Ｄ変換器がそなえるサンプリングクロック
信号発生器が発生するサンプリングクロック信号のタイ
ミングチャートを示す。

【図７】Ａ／Ｄ変換器の他の実施形態を示す。

【図８】第２の実施形態である、複数のアナログ信号入
力部を備えるＡ／Ｄ変換装置を示す。

【図９】複数のアナログ信号入力部を備えるＡ／Ｄ変換
装置が備える、アナログ信号分配器の１つの形態を示
す。

【図１０】アナログ信号分配器の分配形態を示す。

【図１１】第２の実施形態であるＡ／Ｄ変換装置が備え
るサンプリングクロック信号発生器が発生するサンプリ
ングクロック信号のタイミングチャートを示す。

【図１２】２つのＡ／Ｄ変換器間に生じるサンプリング
タイミングの時間誤差を示す。

【図１３】第３の実施形態であるキャリブレーション装
置を備える、Ａ／Ｄ変換装置を示す。

【図１４】キャリブレーション装置のブロック図を示
す。

【図１５】第１の実施形態であるＡ／Ｄ変換装置と第３
の実施形態であるキャリブレーション装置を備えるアナ
ログ信号を出力する半導体デバイスを試験する半導体デ
バイス試験装置を示す。

【図１６】第２の実施形態であるＡ／Ｄ変換装置と第３
の実施形態であるキャリブレーション装置を備えるアナ
ログ信号を出力する半導体デバイスを試験する半導体デ
バイス試験装置を示す。

【符号の説明】

１０（１０ａ、１０ｂ、１０ｃ、１０ｄ）…アナログ信
号入力部 １２（１２ａ、１２ｂ、１２ｃ、１２ｄ）…Ａ／Ｄ変換
器 １４…サンプリングクロック信号発生器 １６…基準クロック信号発生器 １８…処理部 １８ａ…インターリーブ処理部 １８ｂ…平均化処理部 ２０（２０ａ、２０ｂ、２０ｃ、２０ｄ）…記憶部 ２２…モード指定信号発生器 ２４…遅延回路 ２６…加算器 ２８（２８ａ、２８ｂ）…マルチプレクサ ３０…セレクタ ３２…アナログ信号分配器 ３４…分配制御信号発生器 ３８…記録媒体 ４０、４２…半導体デバイス入力信号 ５０（５０ａ、５０ｂ、５０ｃ、５０ｄ）…アナログ信
号 ５２…判定信号 ５４…基準クロック信号 ５６ａ、５６ｂ、５６ｃ、５６ｄ…サンプリングクロッ
ク信号 ５８…モード指定信号 ６０…分配制御信号 ７０…キャリブレーション装置 ７０ａ…誤差算出部 ７０ｂ…誤差校正部 ７２…誤差算出部 ７４…誤差校正値算出部 ７４ａ…時間誤差校正値算出部 ７４ｂ…ゲイン校正値算出部 ７４ｃ…オフセット校正値算出部 ７６…読み出し部 ７８…ゲイン・オフセット校正部 ８０…時間誤差校正部 ８２ａ、８２ｂ …試験信号のサンプル値 ８４ａ、８４ｂ …被測定信号のサンプル値 ８６ａ…時間誤差τ ８６ｂ…ゲイン ８６ｃ…オフセット ８８ａ…時間誤差校正値 ８８ｂ…ゲイン校正値 ８８ｃ…オフセット校正値 ９０（９０ａ、９０ｂ、９０ｃ、９０ｄ）…出力信号 ９１…パターン発生器 ９２…波形整形器 ９３…比較器 ９４…半導体デバイス接触部 ９５…波形ディジタイザ ９６…パフォーマンスボード ９７…演算装置 ９８…半導体デバイス １００ Ａ／Ｄ変換装置

Claims (20)

【特許請求の範囲】
1. 【請求項１】 アナログ信号をサンプリングして、ディ
   ジタル信号に変換するＡ／Ｄ変換装置であって、 前記アナログ信号を入力するアナログ信号入力部と、 前記アナログ信号入力部が入力した前記アナログ信号を
   サンプリングして前記ディジタル信号に変換する複数の
   Ａ／Ｄ変換器と、 前記複数のＡ／Ｄ変換器を同期してサンプリング動作さ
   せる平均化処理用サンプリングクロック信号と、前記複
   数のＡ／Ｄ変換器を交互にサンプリング動作させるイン
   ターリーブ処理用サンプリングクロック信号のいずれか
   一方を前記複数のＡ／Ｄ変換器へ供給するサンプリング
   クロック信号発生器と、 前記平均化処理用サンプリングクロック信号に基づいて
   サンプリング動作した前記Ａ／Ｄ変換器から出力された
   前記ディジタル信号を平均化処理する平均化処理部と、 前記インターリーブ処理用サンプリングクロック信号に
   基づいてサンプリング動作した前記Ａ／Ｄ変換器から出
   力された前記ディジタル信号をインターリーブ処理する
   インターリーブ処理部とを備えることを特徴とするＡ／
   Ｄ変換装置。
2. 【請求項２】 前記平均化処理または前記インターリー
   ブ処理のいずれか一方の処理モードを指定するモード指
   定信号を発生するモード指定信号発生器を更に備え、 前記モード指定信号に基づいて、前記平均化処理部また
   は前記インターリーブ処理部のいずれか一方が選択され
   ることを特徴とする請求項１に記載のＡ／Ｄ変換装置。
3. 【請求項３】 基準クロック信号を発生する基準クロッ
   ク信号発生器を更に備え、 前記モード指定信号により平均化処理が指定される場合
   に、前記サンプリングクロック信号発生器は、前記基準
   クロック信号に同期した前記平均化処理用サンプリング
   クロック信号を前記複数のＡ／Ｄ変換器の各々に供給
   し、 前記モード指定信号によりインターリーブ処理が指定さ
   れる場合に、前記サンプリングクロック信号発生器は、
   前記基準クロック信号に基づいて、互いに位相が異なる
   前記インターリーブ処理用サンプリングクロック信号を
   前記複数のＡ／Ｄ変換器の各々に供給することを特徴と
   する請求項２に記載のＡ／Ｄ変換装置。
4. 【請求項４】 前記複数のＡ／Ｄ変換器の各々から出力
   されるディジタル信号を記憶する複数の記憶部を更に備
   え、 前記平均化処理部及び前記インターリーブ処理部は、前
   記記憶部に記憶された前記ディジタル信号に基づいて処
   理することを特徴とする請求項１から３のいずれかに記
   載のＡ／Ｄ変換装置。
5. 【請求項５】 前記複数のＡ／Ｄ変換器は、第１Ａ／Ｄ
   変換器及び第２Ａ／Ｄ変換器を含み、 前記第１Ａ／Ｄ変換器がサンプリングしたタイミングに
   対して前記第２Ａ／Ｄ変換器がサンプリングするべき所
   定のタイミングと、前記第２Ａ／Ｄ変換器が実際にサン
   プリングしたタイミングとの時間のずれである時間誤差
   を算出する誤差算出部と、 算出された前記時間誤差に基づいて、前記第２Ａ／Ｄ変
   換器の前記時間誤差を校正する演算に用いる時間誤差校
   正値を算出する誤差校正値算出部と、 測定されるべきアナログ信号である被測定信号をサンプ
   リングして得られたディジタル信号が格納されている前
   記記憶部から前記ディジタル信号を読み出す読み出し部
   と、 前記読み出し部により、前記記憶部から読み出された前
   記ディジタル信号と前記時間誤差校正値に基づいて、前
   記被測定信号をサンプリングしたときに前記第２Ａ／Ｄ
   変換器に生じる前記時間誤差を校正する演算を行う誤差
   校正部とを更に備えることを特徴とする請求項４に記載
   のＡ／Ｄ変換装置。
6. 【請求項６】 アナログ信号をサンプリングして、ディ
   ジタル信号に変換するＡ／Ｄ変換装置であって、 前記アナログ信号を入力するアナログ信号入力部と、 前記アナログ信号をサンプリングして前記ディジタル信
   号に変換する第１Ａ／Ｄ変換器から出力される前記ディ
   ジタル信号と、前記アナログ信号をサンプリングして前
   記ディジタル信号に変換する第２Ａ／Ｄ変換器から出力
   される前記ディジタル信号とを加算する加算器と、 前記第１Ａ／Ｄ変換器から出力される前記ディジタル信
   号と、前記第２Ａ／Ｄ変換器から出力される前記ディジ
   タル信号とを交互に入力して順次出力するマルチプレク
   サと、 前記加算器の出力値、または前記マルチプレクサの出力
   値のいずれか一方を選択するセレクタとを備えることを
   特徴とするＡ／Ｄ変換装置。
7. 【請求項７】 アナログ信号をサンプリングして、ディ
   ジタル信号に変換するＡ／Ｄ変換装置であって、 異なる前記アナログ信号が各々入力される複数のアナロ
   グ信号入力部と、 前記アナログ信号をサンプリングして、前記ディジタル
   信号に変換する複数のＡ／Ｄ変換器と、 前記アナログ信号の前記ディジタル処理の内容に応じ
   て、前記アナログ信号を、前記複数のＡ／Ｄ変換器のい
   ずれか１つ又は複数の前記Ａ／Ｄ変換器に分配するアナ
   ログ信号分配器とを備えることを特徴とするＡ／Ｄ変換
   装置。
8. 【請求項８】 前記複数のＡ／Ｄ変換器が、前記複数の
   アナログ信号入力部に各々対応して設けられ、 前記アナログ信号分配器が、１つの前記アナログ信号入
   力部から入力された前記アナログ信号を、複数の前記Ａ
   ／Ｄ変換器に分配することを特徴とする請求項７に記載
   のＡ／Ｄ変換装置。
9. 【請求項９】 前記複数のＡ／Ｄ変換器を同期してサン
   プリング動作させる平均化処理用サンプリングクロック
   信号と、前記複数のＡ／Ｄ変換器を交互にサンプリング
   動作させるインターリーブ処理用サンプリングクロック
   信号のいずれか一方を前記複数のＡ／Ｄ変換器へ供給す
   るサンプリングクロック信号発生器と、 前記平均化処理用サンプリングクロック信号に基づいて
   サンプリング動作した前記Ａ／Ｄ変換器から出力された
   前記ディジタル信号を平均化処理する平均化処理部と、 前記インターリーブ処理用サンプリングクロック信号に
   基づいてサンプリング動作した前記Ａ／Ｄ変換器から出
   力された前記ディジタル信号をインターリーブ処理する
   インターリーブ処理部とを更に備えることを特徴とする
   請求項７または８に記載のＡ／Ｄ変換装置。
10. 【請求項１０】 前記平均化処理または前記インターリ
    ーブ処理のいずれか一方の処理モードを指定するモード
    指定信号を発生するモード指定信号発生器を更に備え、 前記モード指定信号に基づいて、前記平均化処理部また
    は前記インターリーブ処理部のいずれか一方が選択さ
    れ、 選択された前記処理に基づいて、前記アナログ信号を前
    記複数のＡ／Ｄ変換器のいずれか１つ又は複数の前記Ａ
    ／Ｄ変換器に分配することを指定する分配制御信号を前
    記アナログ信号分配器に与える分配制御信号発生器を更
    に備えることを特徴とする請求項９に記載のＡ／Ｄ変換
    装置。
11. 【請求項１１】 アナログ信号をサンプリングしてディ
    ジタル信号に変換する第１Ａ／Ｄ変換器と、アナログ信
    号をサンプリングしてディジタル信号に変換する第２Ａ
    ／Ｄ変換器との間に生じる誤差を校正するキャリブレー
    ション装置であって、 前記第１Ａ／Ｄ変換器がサンプリングしたタイミングに
    対して、前記第２Ａ／Ｄ変換器がサンプリングするべき
    所定のタイミングと、前記第２Ａ／Ｄ変換器が実際にサ
    ンプリングしたタイミングとの時間のずれである時間誤
    差を算出するのに用いる試験信号をサンプリングして得
    たサンプル値に基づいて、前記時間誤差を算出する誤差
    算出部と、 算出された前記時間誤差に基づいて、前記第２Ａ／Ｄ変
    換器の前記時間誤差を校正する演算に用いる時間誤差校
    正値を算出する誤差校正値算出部と、 測定されるべきアナログ信号である被測定信号をサンプ
    リングして得られたサンプル値が格納されている記憶部
    から前記サンプル値を読み出す読み出し部と、 前記読み出し部により、前記記憶部から読み出された前
    記サンプル値と前記時間誤差校正値に基づいて、前記被
    測定信号をサンプリングしたときに第２Ａ／Ｄ変換器に
    生じる前記時間誤差を校正する演算を行う誤差校正部と
    を備えることを特徴とするキャリブレーション装置。
12. 【請求項１２】 前記誤差校正部は、前記読み出し部に
    より前記記憶部から読み出される前記被測定信号のサン
    プル値を離散フーリエ変換し、前記離散フーリエ変換に
    より得られた離散フーリエ変換値と、前記時間誤差校正
    値とに基づいて演算して前記時間誤差を校正することを
    特徴とする請求項１１に記載のキャリブレーション装
    置。
13. 【請求項１３】 前記誤差算出部は、前記第１Ａ／Ｄ変
    換器および前記第２Ａ／Ｄ変換器のゲインおよびオフセ
    ットを算出し、 前記誤差校正値算出部は、 前記ゲインに基づいて前記第１Ａ／Ｄ変換器および前記
    第２Ａ／Ｄ変換器のゲイン校正値を算出するゲイン校正
    値算出部と、 前記オフセットに基づいて前記第１Ａ／Ｄ変換器および
    前記第２Ａ／Ｄ変換器のオフセット校正値を算出するオ
    フセット校正値算出部とを有し、 前記誤差校正部は、前記読み出し部により前記記憶部か
    ら読み出された前記被測定信号のサンプル値と、前記ゲ
    イン校正値および前記オフセット校正値に基づいて、前
    記第１Ａ／Ｄ変換器および前記第２Ａ／Ｄ変換器の前記
    ゲインおよび前記オフセットを校正するゲイン・オフセ
    ット校正部を有することを特徴とする請求項１１または
    １２に記載のキャリブレーション装置。
14. 【請求項１４】 前記ゲイン・オフセット校正部は、前
    記第２Ａ／Ｄ変換器によりサンプリングされた前記被測
    定信号のサンプル値に前記ゲイン校正値を乗じた値に、
    オフセット校正値を加える演算をすることを特徴とする
    請求項１３に記載のキャリブレーション装置。
15. 【請求項１５】 アナログ信号をサンプリングしてディ
    ジタル信号に変換する第１Ａ／Ｄ変換器と、アナログ信
    号をサンプリングしてディジタル信号に変換する第２Ａ
    ／Ｄ変換器との間に生じる誤差を校正する誤差校正方法
    であって、 前記第１Ａ／Ｄ変換器がサンプリングしたタイミングに
    対して前記第２Ａ／Ｄ変換器がサンプリングするべき所
    定のタイミングと、前記第２Ａ／Ｄ変換器が実際にサン
    プリングしたタイミングとの時間のずれである時間誤差
    を算出するステップと、 前記時間誤差に基づいて前記時間誤差を校正する演算に
    用いる時間誤差校正値を算出するステップと、 測定されるべき被測定信号をサンプリングして得たサン
    プル値と、前記時間誤差校正値とに基づいて、前記被測
    定信号をサンプリングしたときに生じる前記時間誤差を
    校正するステップとを備えることを特徴とする誤差校正
    方法。
16. 【請求項１６】 前記誤差校正方法は、前記第１Ａ／Ｄ
    変換器と前記第２Ａ／Ｄ変換器のゲインおよびオフセッ
    トを算出するステップと、 算出された前記ゲインおよび前記オフセットに基づい
    て、ゲインおよびオフセットを校正する演算に用いるゲ
    イン校正値およびオフセット校正値を算出するステップ
    と、 前記被測定信号をサンプリングして得られたサンプル値
    と、前記ゲイン校正値および前記オフセット校正値とに
    基づいて、前記第１Ａ／Ｄ変換器および前記第２Ａ／Ｄ
    変換器の前記ゲインおよび前記オフセットを校正するス
    テップとを更に備えることを特徴とする請求項１５に記
    載の誤差校正方法。
17. 【請求項１７】 演算装置を用いて、第１Ａ／Ｄ変換器
    がサンプリングしたタイミングに対して第２Ａ／Ｄ変換
    器がサンプリングするべき所定のタイミングと、前記第
    ２Ａ／Ｄ変換器が実際にサンプリングしたタイミングと
    の時間のずれである時間誤差を校正するプログラムを記
    録した記録媒体であって、前記プログラムは、 前記演算装置に前記時間誤差を算出させるモジュール
    と、 算出された前記時間誤差に基づいて、前記第２Ａ／Ｄ変
    換器の前記時間誤差を校正する演算に用いる時間誤差校
    正値を算出させるモジュールと、 測定されるべき被測定信号をサンプリングして得たサン
    プル値と、前記時間誤差校正値に基づいて、前記被測定
    信号をサンプリングしたときに生じる前記時間誤差を校
    正させるモジュールとを備えることを特徴とする前記時
    間誤差を校正するプログラムを記録した演算装置で読み
    取り可能な記録媒体。
18. 【請求項１８】 前記プログラムは、 前記演算装置にゲインおよびオフセットを算出させるモ
    ジュールと、 算出された前記ゲインおよび前記オフセットに基づい
    て、ゲインおよびオフセットを校正する演算に用いるゲ
    イン校正値およびオフセット校正値を算出させるモジュ
    ールと、 前記被測定信号をサンプリングして得られたサンプル値
    と、前記ゲイン校正値および前記オフセット校正値に基
    づいて、前記第１Ａ／Ｄ変換器および前記第２Ａ／Ｄ変
    換器の前記ゲインおよび前記オフセットを校正させるモ
    ジュールとを更に備えることを特徴とする請求項１７に
    記載の記録媒体。
19. 【請求項１９】 アナログ信号を出力する半導体デバイ
    スを試験する半導体デバイス試験装置であって、 前記半導体デバイスを試験するための半導体デバイス入
    力信号を生成するパターン発生器と、 前記パターン発生器から出力される前記半導体デバイス
    入力信号を前記半導体デバイスに与えるパフォーマンス
    ボードと、 前記半導体デバイスから出力される前記アナログ信号を
    入力するアナログ信号入力部と、 前記アナログ信号入力部から入力される前記アナログ信
    号をサンプリングして前記ディジタル信号に変換する複
    数のＡ／Ｄ変換器と、 前記複数のＡ／Ｄ変換器を同期してサンプリング動作さ
    せる平均化処理用サンプリングクロック信号と、前記複
    数のＡ／Ｄ変換器を交互にサンプリング動作させるイン
    ターリーブ処理用サンプリングクロック信号のいずれか
    一方のサンプリングクロック信号を前記複数のＡ／Ｄ変
    換器へ供給するサンプリングクロック信号発生器と、 前記平均化処理用サンプリングクロック信号に基づいて
    サンプリング動作したＡ／Ｄ変換器から出力されたディ
    ジタル信号を平均化処理する平均化処理部と、前記イン
    ターリーブ処理用サンプリングクロック信号に基づいて
    サンプリング動作したＡ／Ｄ変換器から出力されたディ
    ジタル信号をインターリーブ処理するインターリーブ処
    理部とを備えることを特徴とする半導体デバイス試験装
    置。
20. 【請求項２０】 前記複数のＡ／Ｄ変換器が、第１Ａ／
    Ｄ変換器および第２Ａ／Ｄ変換器を含み、前記第１Ａ／
    Ｄ変換器がサンプリングしたタイミングに対して前記第
    ２Ａ／Ｄ変換器がサンプリングするべき所定のタイミン
    グと、前記第２Ａ／Ｄ変換器が実際にサンプリングした
    タイミングとの時間のずれである時間誤差を算出する誤
    差算出部と、 算出された前記時間誤差に基づいて、前記第２Ａ／Ｄ変
    換器の前記時間誤差を校正する演算に用いる時間誤差校
    正値を算出する誤差校正値算出部と、 測定されるべきアナログ信号である被測定信号をサンプ
    リングして得られたサンプル値が格納されている記憶部
    から前記サンプル値を読み出す読み出し部と、 前記読み出し部により、前記記憶部から読み出された前
    記サンプル値と前記時間誤差校正値に基づいて、前記被
    測定信号をサンプリングしたときに前記第２Ａ／Ｄ変換
    器に生じる前記時間誤差を校正する演算を行う誤差校正
    部とを更に備えることを特徴とする請求項１９に記載の
    半導体デバイス試験装置。