JPH09252251A - 多相クロック信号発生回路およびアナログ・ディジタル変換器 - Google Patents
多相クロック信号発生回路およびアナログ・ディジタル変換器Info
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- JPH09252251A JPH09252251A JP8059434A JP5943496A JPH09252251A JP H09252251 A JPH09252251 A JP H09252251A JP 8059434 A JP8059434 A JP 8059434A JP 5943496 A JP5943496 A JP 5943496A JP H09252251 A JPH09252251 A JP H09252251A
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Abstract
(57)【要約】
【課題】 インタリーブ方式のアナログ・ディジタル変
換器では、複数のサンプル・ホールド回路およびアナロ
グ・ディジタル変換回路を用いるが、その動作特性のバ
ラツキにより全体のアナログ・ディジタル変換特性が劣
化する。 【解決手段】 インタリーブ順序を可変にする。このた
めに、複数のアナログ・ディジタル変換回路に供給され
る多相クロック信号の位相を可変制御する。インタリー
ブ順序をさまざまに変化させ、このなかで全体のアナロ
グ・ディジタル変換器の特性が最適になった時点のイン
タリーブ順序を採用する。 【効果】 アナログ・ディジタル変換特性が改善され
る。
換器では、複数のサンプル・ホールド回路およびアナロ
グ・ディジタル変換回路を用いるが、その動作特性のバ
ラツキにより全体のアナログ・ディジタル変換特性が劣
化する。 【解決手段】 インタリーブ順序を可変にする。このた
めに、複数のアナログ・ディジタル変換回路に供給され
る多相クロック信号の位相を可変制御する。インタリー
ブ順序をさまざまに変化させ、このなかで全体のアナロ
グ・ディジタル変換器の特性が最適になった時点のイン
タリーブ順序を採用する。 【効果】 アナログ・ディジタル変換特性が改善され
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル・オシ
ロスコープあるいは波形アナライザに利用するに適す
る。本発明は、高速かつ高い精度でアナログ信号をディ
ジタル信号に変換する技術に関する。
ロスコープあるいは波形アナライザに利用するに適す
る。本発明は、高速かつ高い精度でアナログ信号をディ
ジタル信号に変換する技術に関する。
【０００２】
【従来の技術】高速サンプリング・レートのアナログ・
ディジタル変換器を実現するために、複数のアナログ・
ディジタル変換回路を用い、位相がずれた多相クロック
信号を与えるインタリーブ方式がある（参考文献：A.Mo
ntjo,et.al "Accuracy in Interleaved ADC Systems."H
P Journal,PP38-46,OCT 1993;C.Conroy,et.al"An 85MS-
S Parallel Pipeline A/D Converter in１μm CMOS,"IE
EE J,solid-state Circuits,April,1993) 。この従来例
を図１５を参照して説明する。図１５は従来例装置のブ
ロック構成図である。図１５は４個のアナログ・ディジ
タル変換回路１１〜１４を用いた場合の例である。アナ
ログ・ディジタル変換回路１１〜１４およびサンプル・
ホールド回路１〜４は同じ特性であることが前提であ
る。図１６はアナログ・ディジタル変換回路１１〜１４
の入出力状況を示す図である。横軸に入力電圧をとり、
縦軸に出力コードをとる。図１７は多重化器６の真理値
を示す図である。図１８はクロック信号発生器５から発
生する多相のクロック信号ＣＫ１〜ＣＫ４を示す図であ
る。各々の最大サンプリング・レートをｆとすると、ク
ロック信号発生器５では、図１８に示すように周期Ｔ＝
１／ｆの４相のクロック信号ＣＫ１〜ＣＫ４を発生す
る。
ディジタル変換器を実現するために、複数のアナログ・
ディジタル変換回路を用い、位相がずれた多相クロック
信号を与えるインタリーブ方式がある（参考文献：A.Mo
ntjo,et.al "Accuracy in Interleaved ADC Systems."H
P Journal,PP38-46,OCT 1993;C.Conroy,et.al"An 85MS-
S Parallel Pipeline A/D Converter in１μm CMOS,"IE
EE J,solid-state Circuits,April,1993) 。この従来例
を図１５を参照して説明する。図１５は従来例装置のブ
ロック構成図である。図１５は４個のアナログ・ディジ
タル変換回路１１〜１４を用いた場合の例である。アナ
ログ・ディジタル変換回路１１〜１４およびサンプル・
ホールド回路１〜４は同じ特性であることが前提であ
る。図１６はアナログ・ディジタル変換回路１１〜１４
の入出力状況を示す図である。横軸に入力電圧をとり、
縦軸に出力コードをとる。図１７は多重化器６の真理値
を示す図である。図１８はクロック信号発生器５から発
生する多相のクロック信号ＣＫ１〜ＣＫ４を示す図であ
る。各々の最大サンプリング・レートをｆとすると、ク
ロック信号発生器５では、図１８に示すように周期Ｔ＝
１／ｆの４相のクロック信号ＣＫ１〜ＣＫ４を発生す
る。
【０００３】サンプル・ホールド回路１およびアナログ
・ディジタル変換回路１１は、クロック信号ＣＫ１のタ
イミングでサンプル・ホールドおよびアナログ・ディジ
タル変換を行う。サンプル・ホールド回路２およびアナ
ログ・ディジタル変換回路１２は、クロック信号ＣＫ２
のタイミングでサンプル・ホールドおよびアナログ・デ
ィジタル変換を行う。サンプル・ホールド回路３および
アナログ・ディジタル変換回路１３は、クロック信号Ｃ
Ｋ３のタイミングでサンプル・ホールドおよびアナログ
・ディジタル変換を行う。サンプル・ホールド回路４お
よびアナログ・ディジタル変換回路１４は、クロック信
号ＣＫ４のタイミングでサンプル・ホールドおよびアナ
ログ・ディジタル変換を行う。
・ディジタル変換回路１１は、クロック信号ＣＫ１のタ
イミングでサンプル・ホールドおよびアナログ・ディジ
タル変換を行う。サンプル・ホールド回路２およびアナ
ログ・ディジタル変換回路１２は、クロック信号ＣＫ２
のタイミングでサンプル・ホールドおよびアナログ・デ
ィジタル変換を行う。サンプル・ホールド回路３および
アナログ・ディジタル変換回路１３は、クロック信号Ｃ
Ｋ３のタイミングでサンプル・ホールドおよびアナログ
・ディジタル変換を行う。サンプル・ホールド回路４お
よびアナログ・ディジタル変換回路１４は、クロック信
号ＣＫ４のタイミングでサンプル・ホールドおよびアナ
ログ・ディジタル変換を行う。
【０００４】後段の多重化器６で、各アナログ・ディジ
タル変換回路１１〜１４の出力を適切に選択すれば、全
体としてサンプリング・レート４ｆのアナログ・ディジ
タル変換器が実現できる。このような方式により、一般
にＮ個のアナログ・ディジタル変換回路１１〜１Ｎのイ
ンタリーブでサンプリング・レートＮｆを実現できる。
タル変換回路１１〜１４の出力を適切に選択すれば、全
体としてサンプリング・レート４ｆのアナログ・ディジ
タル変換器が実現できる。このような方式により、一般
にＮ個のアナログ・ディジタル変換回路１１〜１Ｎのイ
ンタリーブでサンプリング・レートＮｆを実現できる。
【０００５】従来例で示したインタリーブ方式のアナロ
グ・ディジタル変換器は、各アナログ・ディジタル変換
回路をインタリーブする順番が固定である。例えば、図
１５の従来例装置ではアナログ・ディジタル変換回路１
１→１２→１３→１４→１１→…の順番でインタリーブ
している。
グ・ディジタル変換器は、各アナログ・ディジタル変換
回路をインタリーブする順番が固定である。例えば、図
１５の従来例装置ではアナログ・ディジタル変換回路１
１→１２→１３→１４→１１→…の順番でインタリーブ
している。
【０００６】
【発明が解決しようとする課題】しかし、この方式には
以下のような問題点がある。まず、サンプル・ホールド
回路１〜Ｎおよびアナログ・ディジタル変換回路１１〜
１Ｎは、同じ特性のものを用いることを前提としている
が、現実にはオフセットあるいはゲインなどの特性に不
整合が発生してしまう場合が多い。図１９はアナログ・
ディジタル変換回路１１〜１Ｎのオフセット誤差を示す
図であり、横軸にアナログ入力をとり、縦軸にディジタ
ル出力をとる。図１９に示すように、理想の特性と現実
の特性との間にはオフセット誤差が生じている。図２０
はアナログ・ディジタル変換回路１１〜１Ｎのゲイン誤
差を示す図であり、横軸にアナログ入力をとり、縦軸に
ディジタル出力をとる。図１９に示したオフセット誤差
と同様に、理想の特性と現実の特性との間には図２０に
示すようにゲイン誤差が生じている。これらの特性の不
整合は、インタリーブ方式のアナログ・ディジタル変換
器全体の特性（Ｓ／Ｎ、有効ビット数）の著しい劣化を
生じさせる。
以下のような問題点がある。まず、サンプル・ホールド
回路１〜Ｎおよびアナログ・ディジタル変換回路１１〜
１Ｎは、同じ特性のものを用いることを前提としている
が、現実にはオフセットあるいはゲインなどの特性に不
整合が発生してしまう場合が多い。図１９はアナログ・
ディジタル変換回路１１〜１Ｎのオフセット誤差を示す
図であり、横軸にアナログ入力をとり、縦軸にディジタ
ル出力をとる。図１９に示すように、理想の特性と現実
の特性との間にはオフセット誤差が生じている。図２０
はアナログ・ディジタル変換回路１１〜１Ｎのゲイン誤
差を示す図であり、横軸にアナログ入力をとり、縦軸に
ディジタル出力をとる。図１９に示したオフセット誤差
と同様に、理想の特性と現実の特性との間には図２０に
示すようにゲイン誤差が生じている。これらの特性の不
整合は、インタリーブ方式のアナログ・ディジタル変換
器全体の特性（Ｓ／Ｎ、有効ビット数）の著しい劣化を
生じさせる。
【０００７】また、図２１はクロック・スキューを示す
図であるが、例えば、図１５の従来例に示した４相クロ
ック信号ＣＫ１〜ＣＫ４は配線遅延の影響などで正確に
（３６０°／４＝）９０°位相がずれたクロック信号に
ならず、いわゆるクロック・スキューが生じる場合が多
い。図２１のクロック信号ＣＫ１ｉ〜ＣＫ４ｉは理想の
クロック信号波形を示している。それに対してクロック
信号ＣＫ１〜ＣＫ４は現実のクロック信号波形を示して
いる。現実のクロック信号ＣＫ１〜ＣＫ４には、クロッ
ク・スキューＴ２、Ｔ３、Ｔ４が生じている。このクロ
ック・スキューもインタリーブ方式のアナログ・ディジ
タル変換器全体の特性の劣化を生じさせる。
図であるが、例えば、図１５の従来例に示した４相クロ
ック信号ＣＫ１〜ＣＫ４は配線遅延の影響などで正確に
（３６０°／４＝）９０°位相がずれたクロック信号に
ならず、いわゆるクロック・スキューが生じる場合が多
い。図２１のクロック信号ＣＫ１ｉ〜ＣＫ４ｉは理想の
クロック信号波形を示している。それに対してクロック
信号ＣＫ１〜ＣＫ４は現実のクロック信号波形を示して
いる。現実のクロック信号ＣＫ１〜ＣＫ４には、クロッ
ク・スキューＴ２、Ｔ３、Ｔ４が生じている。このクロ
ック・スキューもインタリーブ方式のアナログ・ディジ
タル変換器全体の特性の劣化を生じさせる。
【０００８】本発明は、このような背景に行われたもの
であって、インタリーブ順序を可変することができる多
相クロック信号発生回路、アナログ・ディジタル変換器
および高速ディジタル回路の調整方法を提供することを
目的とする。本発明は、複数のアナログ・ディジタル変
換回路間の特性の不整合に伴う全体のアナログ・ディジ
タル変換器の特性劣化を補償することができる多相クロ
ック信号発生回路、アナログ・ディジタル変換器および
高速ディジタル回路の調整方法を提供することを目的と
する。
であって、インタリーブ順序を可変することができる多
相クロック信号発生回路、アナログ・ディジタル変換器
および高速ディジタル回路の調整方法を提供することを
目的とする。本発明は、複数のアナログ・ディジタル変
換回路間の特性の不整合に伴う全体のアナログ・ディジ
タル変換器の特性劣化を補償することができる多相クロ
ック信号発生回路、アナログ・ディジタル変換器および
高速ディジタル回路の調整方法を提供することを目的と
する。
【０００９】
【課題を解決するための手段】本発明の第一の観点は、
複数Ｎ個の端子に〔２π／Ｎ〕ずつ位相が異なるクロッ
ク信号を供給する多相クロック信号発生回路である。本
発明の特徴とするところは、外部からの制御信号にした
がってこれらのクロック信号の位相を制御する手段を備
えたところにある。
複数Ｎ個の端子に〔２π／Ｎ〕ずつ位相が異なるクロッ
ク信号を供給する多相クロック信号発生回路である。本
発明の特徴とするところは、外部からの制御信号にした
がってこれらのクロック信号の位相を制御する手段を備
えたところにある。
【００１０】前記制御する手段は、前記Ｎ個の端子に供
給する位相を任意に入替えるスイッチ回路を設けたとこ
ろにある。
給する位相を任意に入替えるスイッチ回路を設けたとこ
ろにある。
【００１１】本発明の第二の観点は、この多相クロック
信号発生回路をアナログ信号のサンプリング・クロック
信号源として備えたことを特徴とするアナログ・ディジ
タル変換器である。
信号発生回路をアナログ信号のサンプリング・クロック
信号源として備えたことを特徴とするアナログ・ディジ
タル変換器である。
【００１２】これにより、例えば、インタリーブ方式の
アナログ・ディジタル変換器に用いれば、各アナログ・
ディジタル変換器の特性の誤差によって生じた不整合を
補償するようにクロック信号の供給位相を入替えること
ができる。
アナログ・ディジタル変換器に用いれば、各アナログ・
ディジタル変換器の特性の誤差によって生じた不整合を
補償するようにクロック信号の供給位相を入替えること
ができる。
【００１３】このアナログ・ディジタル変換器は、前記
サンプリング・クロック信号源から発生する多相クロッ
ク信号のそれぞれの位相にしたがってアナログ信号をサ
ンプル・ホールドする複数のサンプル・ホールド回路
と、この複数のサンプル・ホールド回路毎に設けられア
ナログ信号をディジタル信号に変換する複数のアナログ
・ディジタル変換回路と、この複数のアナログ・ディジ
タル変換回路の出力を一つのディジタル信号に多重化す
る多重化器とを備え、前記複数のサンプル・ホールド回
路の入力に共通に接続され前記サンプリング・クロック
信号源のクロック信号周期より短い周期でアナログ信号
をサンプル・ホールドする手段を備える構成とすること
が望ましい。
サンプリング・クロック信号源から発生する多相クロッ
ク信号のそれぞれの位相にしたがってアナログ信号をサ
ンプル・ホールドする複数のサンプル・ホールド回路
と、この複数のサンプル・ホールド回路毎に設けられア
ナログ信号をディジタル信号に変換する複数のアナログ
・ディジタル変換回路と、この複数のアナログ・ディジ
タル変換回路の出力を一つのディジタル信号に多重化す
る多重化器とを備え、前記複数のサンプル・ホールド回
路の入力に共通に接続され前記サンプリング・クロック
信号源のクロック信号周期より短い周期でアナログ信号
をサンプル・ホールドする手段を備える構成とすること
が望ましい。
【００１４】このように、多重化器を備えることによ
り、複数のアナログ・ディジタル変換回路をパラレルに
扱うことができるため、シリアルに扱う場合に比べてパ
ラレル数で分周された比較的低速なサンプリング・クロ
ック信号を用いることができる。
り、複数のアナログ・ディジタル変換回路をパラレルに
扱うことができるため、シリアルに扱う場合に比べてパ
ラレル数で分周された比較的低速なサンプリング・クロ
ック信号を用いることができる。
【００１５】あるいは、前記サンプリング・クロック信
号源から発生する多相クロック信号のそれぞれの位相に
したがってアナログ信号をサンプル・ホールドする複数
のサンプル・ホールド回路と、この複数のサンプル・ホ
ールド回路毎に設けられアナログ信号をディジタル信号
に変換する複数のアナログ・ディジタル変換回路と、こ
の複数のアナログ・ディジタル変換回路の出力を一つの
ディジタル信号に多重化する多重化器とを備え、前記複
数のアナログ・ディジタル変換回路と前記多重化器との
間にそれぞれメモリを備える構成とすることもできる。
号源から発生する多相クロック信号のそれぞれの位相に
したがってアナログ信号をサンプル・ホールドする複数
のサンプル・ホールド回路と、この複数のサンプル・ホ
ールド回路毎に設けられアナログ信号をディジタル信号
に変換する複数のアナログ・ディジタル変換回路と、こ
の複数のアナログ・ディジタル変換回路の出力を一つの
ディジタル信号に多重化する多重化器とを備え、前記複
数のアナログ・ディジタル変換回路と前記多重化器との
間にそれぞれメモリを備える構成とすることもできる。
【００１６】このように、多重化器の入力側にパラレル
に複数のメモリを備えることにより、多重化器の出力側
にシリアルに一つのメモリを備える場合に比較してパラ
レル数で分周された比較的低速なメモリを用いることが
できる。
に複数のメモリを備えることにより、多重化器の出力側
にシリアルに一つのメモリを備える場合に比較してパラ
レル数で分周された比較的低速なメモリを用いることが
できる。
【００１７】または、前記サンプリング・クロック信号
源から発生する多相クロック信号のそれぞれの位相にし
たがってアナログ信号をサンプル・ホールドする複数の
サンプル・ホールド回路と、この複数のサンプル・ホー
ルド回路毎に設けられアナログ信号をディジタル信号に
変換する複数のアナログ・ディジタル変換回路と、この
複数のアナログ・ディジタル変換回路の出力を一時保持
するメモリとを備える構成とすることもできる。
源から発生する多相クロック信号のそれぞれの位相にし
たがってアナログ信号をサンプル・ホールドする複数の
サンプル・ホールド回路と、この複数のサンプル・ホー
ルド回路毎に設けられアナログ信号をディジタル信号に
変換する複数のアナログ・ディジタル変換回路と、この
複数のアナログ・ディジタル変換回路の出力を一時保持
するメモリとを備える構成とすることもできる。
【００１８】このように、パラレルに備えられたメモリ
の内容をそれぞれ独立に読出すことにより、高速に読出
すことが要求される場合に対応することができる。
の内容をそれぞれ独立に読出すことにより、高速に読出
すことが要求される場合に対応することができる。
【００１９】本発明の第三の観点は、前記多相クロック
信号発生回路の出力クロック信号により動作する高速デ
ィジタル回路の調整方法である。本発明の特徴とすると
ころは、その高速ディジタル回路の動作特性を監視しな
がら前記スイッチ回路を操作し、その動作特性が最適と
なる位置で前記スイッチ回路を固定するところにある。
前記高速ディジタル回路は、アナログ・ディジタル変換
器であることができる。
信号発生回路の出力クロック信号により動作する高速デ
ィジタル回路の調整方法である。本発明の特徴とすると
ころは、その高速ディジタル回路の動作特性を監視しな
がら前記スイッチ回路を操作し、その動作特性が最適と
なる位置で前記スイッチ回路を固定するところにある。
前記高速ディジタル回路は、アナログ・ディジタル変換
器であることができる。
【００２０】これにより、高速ディジタル回路の出力を
監視し、その動作特性が最適となる多相クロック信号を
選択するような制御を行うことができる。
監視し、その動作特性が最適となる多相クロック信号を
選択するような制御を行うことができる。
【００２１】すなわち、本発明の多相クロック信号発生
回路は、制御信号入力をさまざまに変化させることによ
り、さまざまな位相のクロック信号を発生させることが
できる。本発明をアナログ・ディジタル変換器に用いた
場合には、例えば、入力として正弦波を与えながらその
出力のＳ／Ｎを測定するといったテストをさまざまな位
相のクロック信号について行い、その中で最もＳ／Ｎの
よい位相のクロック信号を最終的に採用する方法を採る
ことができる。
回路は、制御信号入力をさまざまに変化させることによ
り、さまざまな位相のクロック信号を発生させることが
できる。本発明をアナログ・ディジタル変換器に用いた
場合には、例えば、入力として正弦波を与えながらその
出力のＳ／Ｎを測定するといったテストをさまざまな位
相のクロック信号について行い、その中で最もＳ／Ｎの
よい位相のクロック信号を最終的に採用する方法を採る
ことができる。
【００２２】
【００２３】
（第一実施例）本発明実施例の構成を図１を参照して説
明する。図１は本発明実施例装置のブロック構成図であ
る。
明する。図１は本発明実施例装置のブロック構成図であ
る。
【００２４】本発明は、多重化器６の４個の端子ｓ１〜
ｓ４および４個のサンプル・ホールド回路１〜４に〔２
π／Ｎ、Ｎ＝４〕ずつ位相が異なるクロック信号を供給
する多相クロック信号発生回路３０である。
ｓ４および４個のサンプル・ホールド回路１〜４に〔２
π／Ｎ、Ｎ＝４〕ずつ位相が異なるクロック信号を供給
する多相クロック信号発生回路３０である。
【００２５】ここで、本発明の特徴とするところは、外
部からの制御信号ｃｎｔｒｌにしたがってこれらのクロ
ック信号の位相を制御する手段としてのスイッチ回路１
０を備えたところにある。スイッチ回路１０には、４個
の端子ｓ１〜ｓ４および４個のサンプル・ホールド回路
１〜４に供給する位相を任意に入替える手段が設けられ
ている。
部からの制御信号ｃｎｔｒｌにしたがってこれらのクロ
ック信号の位相を制御する手段としてのスイッチ回路１
０を備えたところにある。スイッチ回路１０には、４個
の端子ｓ１〜ｓ４および４個のサンプル・ホールド回路
１〜４に供給する位相を任意に入替える手段が設けられ
ている。
【００２６】本発明実施例では、アナログ・ディジタル
変換器に、この多相クロック信号発生回路３０をアナロ
グ信号のサンプリング・クロック信号源として備えてい
る。
変換器に、この多相クロック信号発生回路３０をアナロ
グ信号のサンプリング・クロック信号源として備えてい
る。
【００２７】図１では、４個のサンプル・ホールド回路
１〜４およびアナログ・ディジタル変換回路１１〜１４
を用いた例を示しているが、その個数を限定するもので
はなく、Ｎ個のサンプル・ホールド回路１〜Ｎおよびア
ナログ・ディジタル変換器１１〜１Ｎを用いることもで
きる。クロック信号発生器５は、ジョンソンカウンタに
より実現している。
１〜４およびアナログ・ディジタル変換回路１１〜１４
を用いた例を示しているが、その個数を限定するもので
はなく、Ｎ個のサンプル・ホールド回路１〜Ｎおよびア
ナログ・ディジタル変換器１１〜１Ｎを用いることもで
きる。クロック信号発生器５は、ジョンソンカウンタに
より実現している。
【００２８】スイッチ回路１０を図２を参照して説明す
る。図２はスイッチ回路の内部構成を示す図である。ス
イッチ回路１０は図２に示すように、クロック信号ＣＫ
１〜ＣＫ４とクロック信号Ｐ１〜Ｐ４とのつなぎ方を制
御信号ｃｎｔｒｌによって変更できるようになってい
る。従来例ではインタリーブの順番がアナログ・ディジ
タル変換回路１→２→３→４と固定であったが、サンプ
ル・ホールド回路１〜４間およびアナログ・ディジタル
変換器１１〜１４間に特性の不整合があるとき、または
クロック信号ＣＫ１〜ＣＫ４にクロック・スキューがあ
るとき、インタリーブの順番を変えることで、これらの
影響によるアナログ・ディジタル変換器全体の特性の劣
化が軽減されることがあることを発明者らはシミュレー
ションにより発見した。
る。図２はスイッチ回路の内部構成を示す図である。ス
イッチ回路１０は図２に示すように、クロック信号ＣＫ
１〜ＣＫ４とクロック信号Ｐ１〜Ｐ４とのつなぎ方を制
御信号ｃｎｔｒｌによって変更できるようになってい
る。従来例ではインタリーブの順番がアナログ・ディジ
タル変換回路１→２→３→４と固定であったが、サンプ
ル・ホールド回路１〜４間およびアナログ・ディジタル
変換器１１〜１４間に特性の不整合があるとき、または
クロック信号ＣＫ１〜ＣＫ４にクロック・スキューがあ
るとき、インタリーブの順番を変えることで、これらの
影響によるアナログ・ディジタル変換器全体の特性の劣
化が軽減されることがあることを発明者らはシミュレー
ションにより発見した。
【００２９】すなわち、サンプル・ホールド回路１〜４
およびアナログ・ディジタル変換回路１１〜１４間にあ
る特性の不整合、クロック信号ＣＫ１〜ＣＫ４間にある
クロック・スキューを仮定すると、例えば、インタリー
ブの順番をアナログ・ディジタル変換回路１→２→３→
４とするよりも、アナログ・ディジタル変換回路２→４
→１→３とした方が全体の特性が良いことがあるという
ことをシミュレーションにより発見した。
およびアナログ・ディジタル変換回路１１〜１４間にあ
る特性の不整合、クロック信号ＣＫ１〜ＣＫ４間にある
クロック・スキューを仮定すると、例えば、インタリー
ブの順番をアナログ・ディジタル変換回路１→２→３→
４とするよりも、アナログ・ディジタル変換回路２→４
→１→３とした方が全体の特性が良いことがあるという
ことをシミュレーションにより発見した。
【００３０】インタリーブの順番をさまざまに変えてい
る動作例を図３ないし図１０を参照して説明する。図
３、図５、図７、図９はスイッチ回路１０の接続例を示
す図であり、図４、図６、図８、図１０は各接続例にと
もなうクロック信号波形を示す図である。図３および図
４は、アナログ・ディジタル変換回路１→２→３→４、
図５および図６は、アナログ・ディジタル変換回路３→
１→４→２、図７および図８は、アナログ・ディジタル
変換回路１→２→４→３、図９および図１０は、アナロ
グ・ディジタル変換回路２→１→４→３の順でインタリ
ーブしている。
る動作例を図３ないし図１０を参照して説明する。図
３、図５、図７、図９はスイッチ回路１０の接続例を示
す図であり、図４、図６、図８、図１０は各接続例にと
もなうクロック信号波形を示す図である。図３および図
４は、アナログ・ディジタル変換回路１→２→３→４、
図５および図６は、アナログ・ディジタル変換回路３→
１→４→２、図７および図８は、アナログ・ディジタル
変換回路１→２→４→３、図９および図１０は、アナロ
グ・ディジタル変換回路２→１→４→３の順でインタリ
ーブしている。
【００３１】スイッチ回路１０の他の実現例を図１１に
示す。図１１はスイッチ回路１０の他の実現例を示す図
である。図１１に示すように、スイッチ回路１０は４個
の選択回路４１〜４４を備え、それぞれ制御信号ｃｎｔ
ｒｌ1 〜ｃｎｔｒｌ4 によってクロック信号ＣＫ１〜Ｃ
Ｋ４のいずれかを選択することによっても実現できる。
示す。図１１はスイッチ回路１０の他の実現例を示す図
である。図１１に示すように、スイッチ回路１０は４個
の選択回路４１〜４４を備え、それぞれ制御信号ｃｎｔ
ｒｌ1 〜ｃｎｔｒｌ4 によってクロック信号ＣＫ１〜Ｃ
Ｋ４のいずれかを選択することによっても実現できる。
【００３２】このように図１に示した構成のアナログ・
ディジタル変換器を用いるとき、アナログ・ディジタル
変換器の使用時の最初に制御信号ｃｎｔｒｌをさまざま
に変更し、基準のアナログ入力Ｖｉｎを入力し、そのと
きのディジタル出力Ｄから各々の場合のアナログ・ディ
ジタル変換器全体のＳ／Ｎを求める。最適なＳ／Ｎが得
られる場合の制御信号ｃｎｔｒｌに固定してこの状態で
アナログ・ディジタル変換器を使用する。インタリーブ
の順番を変えることで、全体のアナログ・ディジタル変
換器の特性を向上させることができる。
ディジタル変換器を用いるとき、アナログ・ディジタル
変換器の使用時の最初に制御信号ｃｎｔｒｌをさまざま
に変更し、基準のアナログ入力Ｖｉｎを入力し、そのと
きのディジタル出力Ｄから各々の場合のアナログ・ディ
ジタル変換器全体のＳ／Ｎを求める。最適なＳ／Ｎが得
られる場合の制御信号ｃｎｔｒｌに固定してこの状態で
アナログ・ディジタル変換器を使用する。インタリーブ
の順番を変えることで、全体のアナログ・ディジタル変
換器の特性を向上させることができる。
【００３３】ここで、Ｎ＝８（８個のアナログ・ディジ
タル変換回路１１〜１８のインタリーブ）で各アナログ
・ディジタル変換回路１１〜１８は６ビット分解能とし
たときのシミュレーション結果を示す。各アナログ・デ
ィジタル変換回路１１〜１８はオフセット誤差がある以
外は、ゲインその他の特性は一致していると仮定した。
タル変換回路１１〜１８のインタリーブ）で各アナログ
・ディジタル変換回路１１〜１８は６ビット分解能とし
たときのシミュレーション結果を示す。各アナログ・デ
ィジタル変換回路１１〜１８はオフセット誤差がある以
外は、ゲインその他の特性は一致していると仮定した。
【００３４】 アナログ・ディジタル変換回路１１のオフセット −１．７５ＬＳＢ アナログ・ディジタル変換回路１２のオフセット −１．２５ＬＳＢ アナログ・ディジタル変換回路１３のオフセット −０．７５ＬＳＢ アナログ・ディジタル変換回路１４のオフセット −０．２５ＬＳＢ アナログ・ディジタル変換回路１５のオフセット ０．２５ＬＳＢ アナログ・ディジタル変換回路１６のオフセット ０．７５ＬＳＢ アナログ・ディジタル変換回路１７のオフセット １．２５ＬＳＢ アナログ・ディジタル変換回路１８のオフセット １．７５ＬＳＢ としたときに、 アナログ・ディジタル変換回路１→２→３→４→５→６
→７→８ の順にインタリーブするよりも アナログ・ディジタル変換回路４→７→１→６→３→８
→２→５ の順にインタリーブした方がトータルのアナログ・ディ
ジタル変換器のＳ／Ｎが５ｄＢ程度向上した。
→７→８ の順にインタリーブするよりも アナログ・ディジタル変換回路４→７→１→６→３→８
→２→５ の順にインタリーブした方がトータルのアナログ・ディ
ジタル変換器のＳ／Ｎが５ｄＢ程度向上した。
【００３５】本発明実施例では、４個のサンプル・ホー
ルド回路１〜４およびアナログ・ディジタル変換器１１
〜１４を用いる構成を示したが、その個数を限定するも
のではない。一般にＮ（Ｎ≧３）個の場合にも適用でき
る。
ルド回路１〜４およびアナログ・ディジタル変換器１１
〜１４を用いる構成を示したが、その個数を限定するも
のではない。一般にＮ（Ｎ≧３）個の場合にも適用でき
る。
【００３６】本発明応用例を図１２ないし図１４を参照
して説明する。図１２ないし図１４は本発明応用例のブ
ロック構成図である。図１２の応用例は、サンプル・ホ
ールド回路１〜４の入力に共通に接続されクロック信号
ＣＫによりアナログ信号をサンプル・ホールドするサン
プル・ホールド回路２０を備えた構成である。
して説明する。図１２ないし図１４は本発明応用例のブ
ロック構成図である。図１２の応用例は、サンプル・ホ
ールド回路１〜４の入力に共通に接続されクロック信号
ＣＫによりアナログ信号をサンプル・ホールドするサン
プル・ホールド回路２０を備えた構成である。
【００３７】図１２に示した応用例は、図１に示した構
成に比べて、サンプリング・レート４ｆで動作するサン
プル・ホールド回路２０を持たなければならない。しか
し、この応用例では、サンプル・ホールド回路２０の出
力はホールド動作時に一定なので、クロック信号ＣＫ１
〜ＣＫ４に多少のクロック・スキューがあってもインタ
リーブ方式のアナログ・ディジタル変換器全体のＳ／Ｎ
が劣化することがない構成になっている。すなわち、図
１に示した構成では、オフセット誤差、ゲイン誤差、ク
ロック・スキューによってアナログ・ディジタル変換器
全体の特性が劣化するが、図１２に示した構成では、ク
ロック・スキューはＳ／Ｎを劣化させず、オフセット誤
差、ゲイン誤差のみが問題となる。
成に比べて、サンプリング・レート４ｆで動作するサン
プル・ホールド回路２０を持たなければならない。しか
し、この応用例では、サンプル・ホールド回路２０の出
力はホールド動作時に一定なので、クロック信号ＣＫ１
〜ＣＫ４に多少のクロック・スキューがあってもインタ
リーブ方式のアナログ・ディジタル変換器全体のＳ／Ｎ
が劣化することがない構成になっている。すなわち、図
１に示した構成では、オフセット誤差、ゲイン誤差、ク
ロック・スキューによってアナログ・ディジタル変換器
全体の特性が劣化するが、図１２に示した構成では、ク
ロック・スキューはＳ／Ｎを劣化させず、オフセット誤
差、ゲイン誤差のみが問題となる。
【００３８】図１３に示した応用例は、アナログ・ディ
ジタル変換回路１１〜１４と多重化器６との間にそれぞ
れメモリ２１〜２４を備えた構成である。アナログ・デ
ィジタル変換器をディジタル・オシロスコープ、波形ア
ナライザに使用するとき、ディジタル出力をメモリに取
り込んで使用する場合が多い。例えば、図１に示した構
成では、ディジタル出力Ｄの後にメモリを設け、一定量
のデータを取り込んだ後に、それをディスプレイに表示
するなどの使い方をする。この場合に、ディジタル出力
Ｄはサンプリング・レート４ｆで出力されるので高速の
メモリが必要である。しかし、図１３に示した構成で
は、ディジタル出力Ｄ１〜Ｄ４はサンプリング・レート
ｆで出力されるので、低速のメモリでよい。
ジタル変換回路１１〜１４と多重化器６との間にそれぞ
れメモリ２１〜２４を備えた構成である。アナログ・デ
ィジタル変換器をディジタル・オシロスコープ、波形ア
ナライザに使用するとき、ディジタル出力をメモリに取
り込んで使用する場合が多い。例えば、図１に示した構
成では、ディジタル出力Ｄの後にメモリを設け、一定量
のデータを取り込んだ後に、それをディスプレイに表示
するなどの使い方をする。この場合に、ディジタル出力
Ｄはサンプリング・レート４ｆで出力されるので高速の
メモリが必要である。しかし、図１３に示した構成で
は、ディジタル出力Ｄ１〜Ｄ４はサンプリング・レート
ｆで出力されるので、低速のメモリでよい。
【００３９】図１４に示した応用例は、多重化器６を廃
し、アナログ・ディジタル変換回路１１〜１４の出力を
一時保持するメモリ２１〜２４を備えた構成である。こ
の場合には、図１３に示した構成に比べてメモリ２１〜
２４の内容を各々独立（並列）に読み出せるので、高速
読み出しが可能である。
し、アナログ・ディジタル変換回路１１〜１４の出力を
一時保持するメモリ２１〜２４を備えた構成である。こ
の場合には、図１３に示した構成に比べてメモリ２１〜
２４の内容を各々独立（並列）に読み出せるので、高速
読み出しが可能である。
【００４０】
【発明の効果】以上説明したように、本発明によれば、
インタリーブ順序を可変することができる。これによ
り、複数のサンプル・ホールド回路およびアナログ・デ
ィジタル変換回路間の特性の不整合に伴う全体のアナロ
グ・ディジタル変換器の特性劣化を補償することができ
る。
インタリーブ順序を可変することができる。これによ
り、複数のサンプル・ホールド回路およびアナログ・デ
ィジタル変換回路間の特性の不整合に伴う全体のアナロ
グ・ディジタル変換器の特性劣化を補償することができ
る。
【図１】本発明実施例装置のブロック構成図。
【図２】スイッチ回路の内部構成を示す図。
【図３】スイッチ回路の接続例を示す図。
【図４】接続例にともなうクロック信号波形を示す図。
【図５】スイッチ回路の接続例を示す図。
【図６】接続例にともなうクロック信号波形を示す図。
【図７】スイッチ回路の接続例を示す図。
【図８】接続例にともなうクロック信号波形を示す図。
【図９】スイッチ回路の接続例を示す図。
【図１０】接続例にともなうクロック信号波形を示す
図。
図。
【図１１】スイッチ回路の他の実現例を示す図。
【図１２】本発明応用例のブロック構成図。
【図１３】本発明応用例のブロック構成図。
【図１４】本発明応用例のブロック構成図。
【図１５】従来例装置のブロック構成図。
【図１６】アナログ・ディジタル変換回路の入出力状況
を示す図。
を示す図。
【図１７】多重化器の真理値を示す図。
【図１８】クロック信号発生器から発生する多相のクロ
ック信号を示す図。
ック信号を示す図。
【図１９】アナログ・ディジタル変換回路のオフセット
誤差を示す図。
誤差を示す図。
【図２０】アナログ・ディジタル変換回路のゲイン誤差
を示す図。
を示す図。
【図２１】クロック・スキューを示す図。
１〜４、２０ サンプル・ホールド回路 ５ クロック信号発生器 ６ 多重化器 １０ スイッチ回路 １１〜１４ アナログ・ディジタル変換回路 ２１〜２４ メモリ ３０ 多相クロック信号発生回路 ４１〜４４ 選択回路 ＣＫ、ＣＫ１〜ＣＫ４、ＣＫ１ｉ〜ＣＫ４ｉ、Ｐ１〜Ｐ
４ クロック信号 ｃｎｔｒｌ、ｃｎｔｒｌ1 〜ｃｎｔｒｌ4 制御信号 Ｄ ディジタル出力 Ｔ２〜Ｔ４ クロック・スキュー Ｖｉｎ アナログ入力
４ クロック信号 ｃｎｔｒｌ、ｃｎｔｒｌ1 〜ｃｎｔｒｌ4 制御信号 Ｄ ディジタル出力 Ｔ２〜Ｔ４ クロック・スキュー Ｖｉｎ アナログ入力
Claims (8)
- 【請求項１】 複数Ｎ個の端子に〔２π／Ｎ〕ずつ位相
が異なるクロック信号を供給する多相クロック信号発生
回路において、 外部からの制御信号にしたがってこれらのクロック信号
の位相を制御する手段を備えたことを特徴とする多相ク
ロック信号発生回路。 - 【請求項２】 前記制御する手段は、前記Ｎ個の端子に
供給する位相を任意に入替えるスイッチ回路を設けた請
求項１記載の多相クロック信号発生回路。 - 【請求項３】 請求項１または２記載の多相クロック信
号発生回路をアナログ信号のサンプリング・クロック信
号源として備えたことを特徴とするアナログ・ディジタ
ル変換器。 - 【請求項４】 前記サンプリング・クロック信号源から
発生する多相クロック信号のそれぞれの位相にしたがっ
てアナログ信号をサンプル・ホールドする複数のサンプ
ル・ホールド回路と、この複数のサンプル・ホールド回
路毎に設けられアナログ信号をディジタル信号に変換す
る複数のアナログ・ディジタル変換回路と、この複数の
アナログ・ディジタル変換回路の出力を一つのディジタ
ル信号に多重化する多重化器とを備え、前記複数のサン
プル・ホールド回路の入力に共通に接続され前記サンプ
リング・クロック信号源のクロック信号周期より短い周
期でアナログ信号をサンプル・ホールドする手段を備え
た請求項３記載のアナログ・ディジタル変換器。 - 【請求項５】 前記サンプリング・クロック信号源から
発生する多相クロック信号のそれぞれの位相にしたがっ
てアナログ信号をサンプル・ホールドする複数のサンプ
ル・ホールド回路と、この複数のサンプル・ホールド回
路毎に設けられアナログ信号をディジタル信号に変換す
る複数のアナログ・ディジタル変換回路と、この複数の
アナログ・ディジタル変換回路の出力を一つのディジタ
ル信号に多重化する多重化器とを備え、前記複数のアナ
ログ・ディジタル変換回路と前記多重化器との間にそれ
ぞれメモリを備えた請求項３記載のアナログ・ディジタ
ル変換器。 - 【請求項６】 前記サンプリング・クロック信号源から
発生する多相クロック信号のそれぞれの位相にしたがっ
てアナログ信号をサンプル・ホールドする複数のサンプ
ル・ホールド回路と、この複数のサンプル・ホールド回
路毎に設けられアナログ信号をディジタル信号に変換す
る複数のアナログ・ディジタル変換回路と、この複数の
アナログ・ディジタル変換回路の出力を一時保持するメ
モリとを備えた請求項３記載のアナログ・ディジタル変
換器。 - 【請求項７】 請求項１記載の多相クロック信号発生回
路の出力クロック信号により動作する高速ディジタル回
路の調整方法において、 その高速ディジタル回路の動作特性を監視しながら前記
スイッチ回路を操作し、その動作特性が最適となる位置
で前記スイッチ回路を固定することを特徴とする高速デ
ィジタル回路の調整方法。 - 【請求項８】 前記高速ディジタル回路は、アナログ・
ディジタル変換器である請求項７記載の高速ディジタル
回路の調整方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8059434A JPH09252251A (ja) | 1996-03-15 | 1996-03-15 | 多相クロック信号発生回路およびアナログ・ディジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8059434A JPH09252251A (ja) | 1996-03-15 | 1996-03-15 | 多相クロック信号発生回路およびアナログ・ディジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09252251A true JPH09252251A (ja) | 1997-09-22 |
Family
ID=13113173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8059434A Pending JPH09252251A (ja) | 1996-03-15 | 1996-03-15 | 多相クロック信号発生回路およびアナログ・ディジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09252251A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004049161A1 (de) * | 2004-10-08 | 2006-04-20 | Infineon Technologies Ag | Zeitversetzt arbeitender Analog-Digital-Wandler |
| US7132971B2 (en) | 2003-07-10 | 2006-11-07 | Samsung Electronics Co., Ltd. | Analog-to-digital interfacing device and method of analog-to-digital interfacing |
| JP2007311882A (ja) * | 2006-05-16 | 2007-11-29 | Anritsu Corp | 信号解析装置 |
| JP2008148026A (ja) * | 2006-12-11 | 2008-06-26 | Anritsu Corp | Ａ／ｄ変換装置 |
| JP2010068349A (ja) * | 2008-09-11 | 2010-03-25 | Fujitsu Ltd | データ受信回路 |
| WO2010052905A1 (ja) * | 2008-11-05 | 2010-05-14 | パナソニック株式会社 | デジタル変換装置及び電力変換装置 |
| WO2010053070A1 (ja) | 2008-11-05 | 2010-05-14 | 日本電気株式会社 | 電子回路システム、トラックホールド回路モジュール、電子回路の動作制御方法及びそのプログラム |
| JPWO2014061253A1 (ja) * | 2012-10-19 | 2016-09-05 | 旭化成エレクトロニクス株式会社 | Ｄ／ａ変換器 |
| CN107819467A (zh) * | 2016-09-12 | 2018-03-20 | 美国亚德诺半导体公司 | 具有可编程的相位的时间交错式adc |
| WO2021205531A1 (ja) * | 2020-04-07 | 2021-10-14 | 日本電信電話株式会社 | トラック・アンド・ホールド回路 |
-
1996
- 1996-03-15 JP JP8059434A patent/JPH09252251A/ja active Pending
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7132971B2 (en) | 2003-07-10 | 2006-11-07 | Samsung Electronics Co., Ltd. | Analog-to-digital interfacing device and method of analog-to-digital interfacing |
| US7239260B2 (en) | 2003-07-10 | 2007-07-03 | Samsung Electronics Co., Ltd | Analog-to-digital interfacing device and method of analog-to-digital interfacing |
| GB2403858B (en) * | 2003-07-10 | 2007-08-22 | Samsung Electronics Co Ltd | Analog-to-digital interfacing device and method of analog-to-digital interfacing |
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| DE102004049161A1 (de) * | 2004-10-08 | 2006-04-20 | Infineon Technologies Ag | Zeitversetzt arbeitender Analog-Digital-Wandler |
| DE102004049161B4 (de) * | 2004-10-08 | 2009-10-29 | Infineon Technologies Ag | Zeitversetzt arbeitender Analog-Digital-Wandler |
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| JP2010068349A (ja) * | 2008-09-11 | 2010-03-25 | Fujitsu Ltd | データ受信回路 |
| WO2010052905A1 (ja) * | 2008-11-05 | 2010-05-14 | パナソニック株式会社 | デジタル変換装置及び電力変換装置 |
| WO2010053070A1 (ja) | 2008-11-05 | 2010-05-14 | 日本電気株式会社 | 電子回路システム、トラックホールド回路モジュール、電子回路の動作制御方法及びそのプログラム |
| JP2010136360A (ja) * | 2008-11-05 | 2010-06-17 | Panasonic Corp | デジタル変換装置及び電力変換装置 |
| US8415984B2 (en) | 2008-11-05 | 2013-04-09 | Nec Corporation | Electronic circuit system, track hold circuit module, electronic circuit operation control method, and program thereof |
| JP5605226B2 (ja) * | 2008-11-05 | 2014-10-15 | 日本電気株式会社 | 電子回路システム、トラックホールド回路モジュール、電子回路の動作制御方法及びそのプログラム |
| JPWO2014061253A1 (ja) * | 2012-10-19 | 2016-09-05 | 旭化成エレクトロニクス株式会社 | Ｄ／ａ変換器 |
| CN107819467A (zh) * | 2016-09-12 | 2018-03-20 | 美国亚德诺半导体公司 | 具有可编程的相位的时间交错式adc |
| CN107819467B (zh) * | 2016-09-12 | 2021-11-02 | 美国亚德诺半导体公司 | 具有可编程的相位的时间交错式adc |
| WO2021205531A1 (ja) * | 2020-04-07 | 2021-10-14 | 日本電信電話株式会社 | トラック・アンド・ホールド回路 |
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