JPH05136694A - アナログ・デイジタル変換信号処理装置 - Google Patents
アナログ・デイジタル変換信号処理装置Info
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- JPH05136694A JPH05136694A JP32141891A JP32141891A JPH05136694A JP H05136694 A JPH05136694 A JP H05136694A JP 32141891 A JP32141891 A JP 32141891A JP 32141891 A JP32141891 A JP 32141891A JP H05136694 A JPH05136694 A JP H05136694A
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- analog
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- signal
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Abstract
(57)【要約】
【目的】 ２つのＡＤ変換器を使用して２つのデ−タを
交互に得てメモリに書き込む方式において、メモリの書
き込みクロックをＡＤ変換のサンプリング周期の整数倍
とした時に生じる２つのＡＤ変換器の誤差の相違による
不都合を除去する。 【構成】 複数のＡＤ変換部を含むＡＤＣにメモリを接
続する。基準クロック信号発生器５の出力に基づいて周
期の異なる複数の書き込みクロック信号を形成するため
の分周器７を設ける。ＡＤＣクロック入力端子に基準ク
ロック信号に基づいてＡＤ変換クロック信号ＡＤＣＫを
与える時に、分周器７の分周比の切り換えに対応させて
ＡＤ変換クロック信号を変調させる。この結果、２つの
ＡＤ変換部から選択された１つの出力デ−タのみをメモ
リ４に書き込むことが可能になる。
交互に得てメモリに書き込む方式において、メモリの書
き込みクロックをＡＤ変換のサンプリング周期の整数倍
とした時に生じる２つのＡＤ変換器の誤差の相違による
不都合を除去する。 【構成】 複数のＡＤ変換部を含むＡＤＣにメモリを接
続する。基準クロック信号発生器５の出力に基づいて周
期の異なる複数の書き込みクロック信号を形成するため
の分周器７を設ける。ＡＤＣクロック入力端子に基準ク
ロック信号に基づいてＡＤ変換クロック信号ＡＤＣＫを
与える時に、分周器７の分周比の切り換えに対応させて
ＡＤ変換クロック信号を変調させる。この結果、２つの
ＡＤ変換部から選択された１つの出力デ−タのみをメモ
リ４に書き込むことが可能になる。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタルストレージ
スコープ（以下、ＤＳＯと呼ぶ）に好適なアナログ・デ
ィジタル変換信号処理装置に関する。
スコープ（以下、ＤＳＯと呼ぶ）に好適なアナログ・デ
ィジタル変換信号処理装置に関する。
【０００２】
【従来の技術】従来のＤＳＯのアナログ・ディジタル変
換信号処理装置は、図１に示すように、アナログ信号入
力端子１と、入力増幅器２と、フラッシュ型アナログ・
ディジタル変換器（以下、ＡＤＣと呼ぶ）３と、アクイ
ジョン（acquisition ）メモリ４とを順に接続すること
によって構成されている。入力端子１のアナログ入力信
号はＡＤＣ３においてディジタルデータに変換されてメ
モリ４に書き込まれ、メモリ４の内容は表示装置に送ら
れる。
換信号処理装置は、図１に示すように、アナログ信号入
力端子１と、入力増幅器２と、フラッシュ型アナログ・
ディジタル変換器（以下、ＡＤＣと呼ぶ）３と、アクイ
ジョン（acquisition ）メモリ４とを順に接続すること
によって構成されている。入力端子１のアナログ入力信
号はＡＤＣ３においてディジタルデータに変換されてメ
モリ４に書き込まれ、メモリ４の内容は表示装置に送ら
れる。
【０００３】ところで、入力端子１に供給される入力信
号の種類に応じてメモリ４の書き込みクロック信号（以
下、ＷＥと呼ぶ）の繰り返し周波数を変える必要があ
る。即ち、入力信号が低速変化する場合には、ＷＥの周
波数を低くし、入力信号が高速変化する場合には、ＷＥ
の周波数を高くする。これにより、メモリ４の記憶容量
を有効に使用することが可能になる。
号の種類に応じてメモリ４の書き込みクロック信号（以
下、ＷＥと呼ぶ）の繰り返し周波数を変える必要があ
る。即ち、入力信号が低速変化する場合には、ＷＥの周
波数を低くし、入力信号が高速変化する場合には、ＷＥ
の周波数を高くする。これにより、メモリ４の記憶容量
を有効に使用することが可能になる。
【０００４】ＷＥの周波数を変えるために、基準クロッ
ク信号発生器５とメモリ４のＷＥ入力端子６との間に分
周器７及びパルス発生器８から成る書き込みクロック信
号発生回路６ａが接続されている。基準クロック信号発
生器５はＤＳＯシステムのクロック発生器を兼用してい
るので、システムクロック発生器と呼ぶこともできる。
基準クロック信号発生器５から発生する一定周波数の基
準クロック信号（以下、ＣＫr と呼ぶ）は分周器７で例
えば分周比１／１、１／２、１／５、１／１０のように
分周される。パルス発生器８は分周器７の出力に応答し
て図２に示すようなＷＥを形成し、メモリ４のＷＥ入力
端子６に与える。ＡＤＣ３のクロック信号入力端子９は
分周器を介さないで基準クロック信号発生器５に接続さ
れている。従って、ＡＤＣ３は常に最高のクロック周波
数で駆動され、低速から高速までのあらゆる入力信号を
ディジタル信号に高速変換する。
ク信号発生器５とメモリ４のＷＥ入力端子６との間に分
周器７及びパルス発生器８から成る書き込みクロック信
号発生回路６ａが接続されている。基準クロック信号発
生器５はＤＳＯシステムのクロック発生器を兼用してい
るので、システムクロック発生器と呼ぶこともできる。
基準クロック信号発生器５から発生する一定周波数の基
準クロック信号（以下、ＣＫr と呼ぶ）は分周器７で例
えば分周比１／１、１／２、１／５、１／１０のように
分周される。パルス発生器８は分周器７の出力に応答し
て図２に示すようなＷＥを形成し、メモリ４のＷＥ入力
端子６に与える。ＡＤＣ３のクロック信号入力端子９は
分周器を介さないで基準クロック信号発生器５に接続さ
れている。従って、ＡＤＣ３は常に最高のクロック周波
数で駆動され、低速から高速までのあらゆる入力信号を
ディジタル信号に高速変換する。
【０００５】フラッシュ型ＡＤＣ３は、交互に出力ライ
ンに接続される複数のＡＤＣを含む。この種のＡＤＣと
して例えばソニ−株式会社製の２ステップ・パラレル方
式の８ビットのＣＭＯＳ Ａ／Ｄコンバ−タのＩＣであ
るＣＸＤ１１７５ＡＭ／ＡＰがある。図３は上記の２ス
テップパラレル方式のＡＤＣ３を原理的に示す。このＡ
ＤＣ３は、図１の入力増幅器２に接続されるアナログ信
号入力端子１０と、ＡＤ変換に対して上位ビットを担当
する上位ＡＤ変換部１１と、ＡＤ変換に対して下位ビッ
トを担当する下位ＡＤ変換部１２と、基準電圧源１３
と、タイミング信号発生回路（クロックジエネレ−タ）
１４と、ラッチ制御信号１５と、上位ラッチ回路１８
と、下位ラッチ回路１９とから成る。
ンに接続される複数のＡＤＣを含む。この種のＡＤＣと
して例えばソニ−株式会社製の２ステップ・パラレル方
式の８ビットのＣＭＯＳ Ａ／Ｄコンバ−タのＩＣであ
るＣＸＤ１１７５ＡＭ／ＡＰがある。図３は上記の２ス
テップパラレル方式のＡＤＣ３を原理的に示す。このＡ
ＤＣ３は、図１の入力増幅器２に接続されるアナログ信
号入力端子１０と、ＡＤ変換に対して上位ビットを担当
する上位ＡＤ変換部１１と、ＡＤ変換に対して下位ビッ
トを担当する下位ＡＤ変換部１２と、基準電圧源１３
と、タイミング信号発生回路（クロックジエネレ−タ）
１４と、ラッチ制御信号１５と、上位ラッチ回路１８
と、下位ラッチ回路１９とから成る。
【０００６】上位ＡＤ変換部１１は４ビットの上位４サ
ンプリング・コンパレ−タ（以下、上位コンパレ−タと
呼ぶ）１６と、４ビットの上位エンコ−ダ１７とから成
り、上位ビット出力を形成し、これを上位ラッチ回路１
８を介してメモリ４に送る。
ンプリング・コンパレ−タ（以下、上位コンパレ−タと
呼ぶ）１６と、４ビットの上位エンコ−ダ１７とから成
り、上位ビット出力を形成し、これを上位ラッチ回路１
８を介してメモリ４に送る。
【０００７】下位ＡＤ変換部１２は、第１及び第２の下
位サンプリング・コンパレ−タ（以下、下位コンパレ−
タと呼ぶ）２０、２１と、第１及び第２の下位エンコ−
ダ２２、２３とから成る。第１及び第２のコンパレ−タ
２０、２１は入力信号を交互にサンプリングし、この比
較出力を発生する。第１及び第２の下位コンパレ−タ２
０、２１に接続された第１及び第２の下位エンコ−ダ２
２、２３から得られる下位４ビットの出力は下位ラッチ
回路１９に交互にラッチされ、メモリ４に送られる。な
お、下位ラッチ回路１９の入力側にマルチプレクサを設
けて交互にデ−タを取り込むようにすることもできる。
位サンプリング・コンパレ−タ（以下、下位コンパレ−
タと呼ぶ）２０、２１と、第１及び第２の下位エンコ−
ダ２２、２３とから成る。第１及び第２のコンパレ−タ
２０、２１は入力信号を交互にサンプリングし、この比
較出力を発生する。第１及び第２の下位コンパレ−タ２
０、２１に接続された第１及び第２の下位エンコ−ダ２
２、２３から得られる下位４ビットの出力は下位ラッチ
回路１９に交互にラッチされ、メモリ４に送られる。な
お、下位ラッチ回路１９の入力側にマルチプレクサを設
けて交互にデ−タを取り込むようにすることもできる。
【０００８】２ステップ・パラレル方式のＡＤＣは周知
であるので、詳しい説明は省き、図４の波形図を参照し
てこの動作の概略を説明する。タイミング信号発生回路
１４は、ＡＤＣＫに応答して図４でＣＫ0 、ＣＫ1 、Ｃ
Ｋ2 で示すタイミング信号を発生する。図示を簡略化す
るために図４では一本の線でタイミング信号が示されて
いるが、実際にはデュ−テイ比が５０％の方形波パルス
である。ＣＫ1 、Ｃｋ2 はＣＫ0 の２倍の周期を有す
る。また、ＣＫ１、ＣＫ2 は交互に発生している。ＣＫ
0 、ＣＫ1 、ＣＫ2 によってコンパレ−タ１６、２０、
２１を制御することによって図４のＤＡＴＡの欄に示す
ようなデ−タが出力される。図４のＤＡＴＡに示されて
いる数字の１及び２は、図３の第１及び第２の下位コン
パレータ２０、２１の出力との対応を示す。図４ではＷ
ＥがＡＤＣＫの周波数の１／５の周波数で発生している
ので、ｔ1 及びｔ3 時点では第２の下位コンパレータ２
１の出力と上位コンパレータ１６の出力とに基づくデー
タがメモリ４に書き込まれ、ｔ2 及びｔ4 時点では第１
の下位コンパレータ２０の出力と上位コンパレータ１６
の出力とに基づくデータがメモリ４に書き込まれる。
であるので、詳しい説明は省き、図４の波形図を参照し
てこの動作の概略を説明する。タイミング信号発生回路
１４は、ＡＤＣＫに応答して図４でＣＫ0 、ＣＫ1 、Ｃ
Ｋ2 で示すタイミング信号を発生する。図示を簡略化す
るために図４では一本の線でタイミング信号が示されて
いるが、実際にはデュ−テイ比が５０％の方形波パルス
である。ＣＫ1 、Ｃｋ2 はＣＫ0 の２倍の周期を有す
る。また、ＣＫ１、ＣＫ2 は交互に発生している。ＣＫ
0 、ＣＫ1 、ＣＫ2 によってコンパレ−タ１６、２０、
２１を制御することによって図４のＤＡＴＡの欄に示す
ようなデ−タが出力される。図４のＤＡＴＡに示されて
いる数字の１及び２は、図３の第１及び第２の下位コン
パレータ２０、２１の出力との対応を示す。図４ではＷ
ＥがＡＤＣＫの周波数の１／５の周波数で発生している
ので、ｔ1 及びｔ3 時点では第２の下位コンパレータ２
１の出力と上位コンパレータ１６の出力とに基づくデー
タがメモリ４に書き込まれ、ｔ2 及びｔ4 時点では第１
の下位コンパレータ２０の出力と上位コンパレータ１６
の出力とに基づくデータがメモリ４に書き込まれる。
【０００９】図１の分周器７は種々の分周比に設定でき
るように構成されている。入力信号が高速で変化する場
合には分周比が１即ち非分周状態に設定される。入力信
号の変化の速度が低くなるにつれて１／２、１／３、１
／４、１／５のように分周比を変える。
るように構成されている。入力信号が高速で変化する場
合には分周比が１即ち非分周状態に設定される。入力信
号の変化の速度が低くなるにつれて１／２、１／３、１
／４、１／５のように分周比を変える。
【００１０】
【発明が解決しようとする課題】ところで、図３の第１
及び第２の下位コンパレータ２０、２１は夫々誤差を有
し、且つこれ等の値は必ずしも同一でない。第１及び第
２の下位コンパレータ２０、２１の誤差が同一でないと
次の様な問題が生じる。
及び第２の下位コンパレータ２０、２１は夫々誤差を有
し、且つこれ等の値は必ずしも同一でない。第１及び第
２の下位コンパレータ２０、２１の誤差が同一でないと
次の様な問題が生じる。
【００１１】図１の分周器７の分周比を奇数分の１（例
えば１／５）に設定すると、書き込みクロック信号ＷＥ
のパルスの立下りが図４から明らかなように第１の下位
コンパレータ２０に基づく第１のデータと第２の下位コ
ンパレータ２１に基づく第２のデータとを交互にメモリ
４に書き込む位置に発生する。今、理解を容易にするた
めに、図１のアナログ信号入力端子１に一定の直流を供
給し、これをＡＤ変換してメモリ４に書き込み、これを
読み出してＤＡ変換して表示装置に表示したとすれば、
図５に説明的に示すようなぎざぎざの波形が表示され
る。図５の波形のぎざぎざは図３の第１及び第２の下位
コンパレータ２０、２１の変換誤差の相違に基づくもの
である。
えば１／５）に設定すると、書き込みクロック信号ＷＥ
のパルスの立下りが図４から明らかなように第１の下位
コンパレータ２０に基づく第１のデータと第２の下位コ
ンパレータ２１に基づく第２のデータとを交互にメモリ
４に書き込む位置に発生する。今、理解を容易にするた
めに、図１のアナログ信号入力端子１に一定の直流を供
給し、これをＡＤ変換してメモリ４に書き込み、これを
読み出してＤＡ変換して表示装置に表示したとすれば、
図５に説明的に示すようなぎざぎざの波形が表示され
る。図５の波形のぎざぎざは図３の第１及び第２の下位
コンパレータ２０、２１の変換誤差の相違に基づくもの
である。
【００１２】一方、分周器７の分周比を偶数分の１（例
えば１／２）に設定した場合には、第１及び第２の下位
コンパレータ２０、２１のいずれか一方に基づくＡＤＣ
出力データのみがメモリ４に書き込まれる。このため、
図５に示すように第１及び第２の下位コンパレータ２
０、２１の誤差の相違による出力変化は生じない。しか
し、図１の入力端子１のアナログ信号をブロック化して
ＡＤ変換する場合に、書き込みクロック信号ＷＥと第１
及び第２の下位コンパレータ２０、２１の出力に基づく
データとの間にずれが生じることがある。図７はこのず
れを説明するものであり、時点ｔ1 以前では分周比１／
２で第１のデータブロックを得、これをメモリ４に書き
込む。このｔ1 以前の第１のデータブロックでは、書き
込みクロック信号ＷＥの発生時点において第１の下位コ
ンパレータ２０に基づくデータがメモリ４に書き込まれ
る。しかし、ｔ1 以後において分周器７の分周比を例え
ば１／１０に切り換えてメモリ４にデータを書き込んだ
後のｔ2 以後において再び分周比をｔ1 以前と同一の１
／２に設定し、第２のデータブロックをメモリ４に書き
込む場合に、書き込みクロック信号ＷＥと第１及び第２
の下位コンパレータ２０、２１との関係がｔ1 以前と同
一になるとは限らない。図７ではｔ2 以後において第２
の下位コンパレータ２１に基づくデータがメモリ４に書
き込まれている。ｔ1 以前とｔ2 以後において入力信号
が同一値の理想的な直流であったとしても、メモリ４に
書き込まれた第１及び第２のデータブロックを夫々ＤＡ
変換して表示装置に表示すると、図６に示すように第１
のデータブロックによる表示Ａと第２のデータブロック
による表示Ｂとの間に差が生じる。このように、データ
ブロック毎に第１及び第２の下位コンパレータ２０、２
１の誤差による差が生じると、波形の表示位置が画面更
新毎に上下方向に変化し、見苦しくなる。
えば１／２）に設定した場合には、第１及び第２の下位
コンパレータ２０、２１のいずれか一方に基づくＡＤＣ
出力データのみがメモリ４に書き込まれる。このため、
図５に示すように第１及び第２の下位コンパレータ２
０、２１の誤差の相違による出力変化は生じない。しか
し、図１の入力端子１のアナログ信号をブロック化して
ＡＤ変換する場合に、書き込みクロック信号ＷＥと第１
及び第２の下位コンパレータ２０、２１の出力に基づく
データとの間にずれが生じることがある。図７はこのず
れを説明するものであり、時点ｔ1 以前では分周比１／
２で第１のデータブロックを得、これをメモリ４に書き
込む。このｔ1 以前の第１のデータブロックでは、書き
込みクロック信号ＷＥの発生時点において第１の下位コ
ンパレータ２０に基づくデータがメモリ４に書き込まれ
る。しかし、ｔ1 以後において分周器７の分周比を例え
ば１／１０に切り換えてメモリ４にデータを書き込んだ
後のｔ2 以後において再び分周比をｔ1 以前と同一の１
／２に設定し、第２のデータブロックをメモリ４に書き
込む場合に、書き込みクロック信号ＷＥと第１及び第２
の下位コンパレータ２０、２１との関係がｔ1 以前と同
一になるとは限らない。図７ではｔ2 以後において第２
の下位コンパレータ２１に基づくデータがメモリ４に書
き込まれている。ｔ1 以前とｔ2 以後において入力信号
が同一値の理想的な直流であったとしても、メモリ４に
書き込まれた第１及び第２のデータブロックを夫々ＤＡ
変換して表示装置に表示すると、図６に示すように第１
のデータブロックによる表示Ａと第２のデータブロック
による表示Ｂとの間に差が生じる。このように、データ
ブロック毎に第１及び第２の下位コンパレータ２０、２
１の誤差による差が生じると、波形の表示位置が画面更
新毎に上下方向に変化し、見苦しくなる。
【００１３】図３では１つの上位コンパレ−タ１６と２
つの下位コンパレータ２０、２１でＡＤ変換部を構成し
たが、これに限ることなく、上位と下位のすべてを担当
する複数のＡＤＣを並列接続し、これ等のＡＤＣを交互
に動作させ、これ等の出力を交互に取り出してメモリに
書き込む方式、又は３つ以上の下位コンパレータ又はＡ
ＤＣを設け、これ等の出力を順次選択してメモリに書き
込む方式においても、図５及び図６に示すような問題が
生じる。
つの下位コンパレータ２０、２１でＡＤ変換部を構成し
たが、これに限ることなく、上位と下位のすべてを担当
する複数のＡＤＣを並列接続し、これ等のＡＤＣを交互
に動作させ、これ等の出力を交互に取り出してメモリに
書き込む方式、又は３つ以上の下位コンパレータ又はＡ
ＤＣを設け、これ等の出力を順次選択してメモリに書き
込む方式においても、図５及び図６に示すような問題が
生じる。
【００１４】そこで、本発明の目的はメモリの書き込み
クロックの周期の切換えにも拘らず複数のＡＤＣ又はＡ
Ｄ変換部の誤差の相違に基づく不都合が生じないアナロ
グ・ディジタル変換信号処理装置を提供することにあ
る。
クロックの周期の切換えにも拘らず複数のＡＤＣ又はＡ
Ｄ変換部の誤差の相違に基づく不都合が生じないアナロ
グ・ディジタル変換信号処理装置を提供することにあ
る。
【００１５】
【課題を解決するための手段】上記目的を達成するため
の本発明は、アナログ入力信号を交互にディジタル信号
に変換する第１及び第２のアナログ・ディジタル変換部
を含み、前記第１の下位アナログ・ディジタル変換部の
出力と前記第２のアナログ・ディジタル変換部の出力に
対応する第１及び第２のデータを交互に出力するアナロ
グ・ディジタル変換手段と、前記アナログ・ディジタル
変換手段の出力データを記憶するメモリと、基準クロッ
ク信号を発生する基準クロック信号発生手段と、前記メ
モリに前記アナログ・ディジタル変換手段の出力データ
を書き込むための少なくとも第１及び第２の書き込みク
ロック信号を選択的に発生するものであって、前記第１
の書き込みクロック信号を前記基準クロック信号に同期
して前記アナログ・ディジタル変換手段の出力データの
転送周期即ち第１及び第２のデ−タの交互出力の転送周
期と同一の第１の周期で発生し、前記第２の書き込みク
ロック信号を前記基準クロック信号に同期して前記第１
の周期の整数倍の第２の周期で発生するように形成され
ている書き込みクロック信号発生回路と、前記第１及び
第２のアナログ・ディジタル変換部を制御するためのタ
イミング信号発生回路と、前記タイミング信号発生回路
に前記基準クロック信号に基づいてアナログ・ディジタ
ル変換クロック信号を供給するものであって、前記書き
込みクロック信号発生回路から前記第１の書き込みクロ
ック信号が発生している時には前記第１及び第２のアナ
ログ・ディジタル変換部の出力に対応する第１及び第２
のデータが前記メモリに交互に書き込まれ、且つ前記書
き込みクロック信号発生回路から前記第２の書き込みク
ロック信号が発生している時には前記第１及び第２のデ
ータの内の特定された一方が前記メモリに書き込まれる
ように前記アナログ・ディジタル変換クロック信号を制
御する回路を含んでいるアナログ・ディジタル変換クロ
ック信号供給手段とを備えたアナログ・ディジタル変換
信号処理装置に係わるものである。この発明の第１及び
第２のアナログ・ディジタル変換手段は、図３の第１及
び第２の下位コンパレ−タ２０、２１又は図１３のＡＤ
Ｃ６３、６４に対応している。 なお、請求項２に示す
ように、アナログ・ディジタル変換出力のラッチ回路を
設け、偶数番目又は奇数番目のデータのみをメモリに書
き込むことができる。また、請求項３に示すようにラッ
チ回路によって偶数番目のデータを抽出してメモリに書
き込むように構成すると共に、書き込みクロック信号の
周期が基準周期の奇数倍の場合に基準クロック信号のパ
ルスの間引きを行って書き込みクロックの１周期にアナ
ログ・ディジタル変換クロック信号のパルスを偶数個発
生させるための変則分周器を設けることができる。ま
た、請求項４に示すように第３のアナログ・ディジタル
変換手段を設け、この出力と第１及び第２のアナログ・
ディジタル変換部の出力との合成デ−タを出力するよう
に構成することができる。また請求項５に示すように並
列接続された第１及び第２のアナログ・ディジタル変換
器を交互に動作させる場合にも請求項１及び２と同一の
制御方法を適用することができる。
の本発明は、アナログ入力信号を交互にディジタル信号
に変換する第１及び第２のアナログ・ディジタル変換部
を含み、前記第１の下位アナログ・ディジタル変換部の
出力と前記第２のアナログ・ディジタル変換部の出力に
対応する第１及び第２のデータを交互に出力するアナロ
グ・ディジタル変換手段と、前記アナログ・ディジタル
変換手段の出力データを記憶するメモリと、基準クロッ
ク信号を発生する基準クロック信号発生手段と、前記メ
モリに前記アナログ・ディジタル変換手段の出力データ
を書き込むための少なくとも第１及び第２の書き込みク
ロック信号を選択的に発生するものであって、前記第１
の書き込みクロック信号を前記基準クロック信号に同期
して前記アナログ・ディジタル変換手段の出力データの
転送周期即ち第１及び第２のデ−タの交互出力の転送周
期と同一の第１の周期で発生し、前記第２の書き込みク
ロック信号を前記基準クロック信号に同期して前記第１
の周期の整数倍の第２の周期で発生するように形成され
ている書き込みクロック信号発生回路と、前記第１及び
第２のアナログ・ディジタル変換部を制御するためのタ
イミング信号発生回路と、前記タイミング信号発生回路
に前記基準クロック信号に基づいてアナログ・ディジタ
ル変換クロック信号を供給するものであって、前記書き
込みクロック信号発生回路から前記第１の書き込みクロ
ック信号が発生している時には前記第１及び第２のアナ
ログ・ディジタル変換部の出力に対応する第１及び第２
のデータが前記メモリに交互に書き込まれ、且つ前記書
き込みクロック信号発生回路から前記第２の書き込みク
ロック信号が発生している時には前記第１及び第２のデ
ータの内の特定された一方が前記メモリに書き込まれる
ように前記アナログ・ディジタル変換クロック信号を制
御する回路を含んでいるアナログ・ディジタル変換クロ
ック信号供給手段とを備えたアナログ・ディジタル変換
信号処理装置に係わるものである。この発明の第１及び
第２のアナログ・ディジタル変換手段は、図３の第１及
び第２の下位コンパレ−タ２０、２１又は図１３のＡＤ
Ｃ６３、６４に対応している。 なお、請求項２に示す
ように、アナログ・ディジタル変換出力のラッチ回路を
設け、偶数番目又は奇数番目のデータのみをメモリに書
き込むことができる。また、請求項３に示すようにラッ
チ回路によって偶数番目のデータを抽出してメモリに書
き込むように構成すると共に、書き込みクロック信号の
周期が基準周期の奇数倍の場合に基準クロック信号のパ
ルスの間引きを行って書き込みクロックの１周期にアナ
ログ・ディジタル変換クロック信号のパルスを偶数個発
生させるための変則分周器を設けることができる。ま
た、請求項４に示すように第３のアナログ・ディジタル
変換手段を設け、この出力と第１及び第２のアナログ・
ディジタル変換部の出力との合成デ−タを出力するよう
に構成することができる。また請求項５に示すように並
列接続された第１及び第２のアナログ・ディジタル変換
器を交互に動作させる場合にも請求項１及び２と同一の
制御方法を適用することができる。
【００１６】
【発明の作用及び効果】請求項１の発明によれば、第２
の書き込みクロック信号が発生している時には、第１及
び第２のアナログ・ディジタル変換部の特定された一方
に対応するデータのみがメモリに書き込まれるので、第
１及び第２のアナログ・ディジタル変換部の誤差の相違
による図５又は図６に示すような問題が生じない。請求
項２の発明によれば、分周比が偶数分の１の場合におい
て第１及び第２の下位アナログ・ディジタル変換部の対
応データの一方のみを特定してメモリ４に書き込み、図
６に示すような問題の発生を抑えることができる。請求
項３の発明によれば、分周比が奇数分の１の場合におい
ても偶数分の１と同様な動作をさせることができる。請
求項４の発明によれば、精度の高いＡＤ変換を比較的簡
単な構成で行うことができる。請求項５の発明によれ
ば、並列接続された第１及び第２のアナログ・ディジタ
ル変換器を交互に動作させることによって生じる図５又
は図６に示すような問題を請求項１と同様に解決するこ
とができる。
の書き込みクロック信号が発生している時には、第１及
び第２のアナログ・ディジタル変換部の特定された一方
に対応するデータのみがメモリに書き込まれるので、第
１及び第２のアナログ・ディジタル変換部の誤差の相違
による図５又は図６に示すような問題が生じない。請求
項２の発明によれば、分周比が偶数分の１の場合におい
て第１及び第２の下位アナログ・ディジタル変換部の対
応データの一方のみを特定してメモリ４に書き込み、図
６に示すような問題の発生を抑えることができる。請求
項３の発明によれば、分周比が奇数分の１の場合におい
ても偶数分の１と同様な動作をさせることができる。請
求項４の発明によれば、精度の高いＡＤ変換を比較的簡
単な構成で行うことができる。請求項５の発明によれ
ば、並列接続された第１及び第２のアナログ・ディジタ
ル変換器を交互に動作させることによって生じる図５又
は図６に示すような問題を請求項１と同様に解決するこ
とができる。
【００１７】
【第１の実施例】次に、図８〜図１０を参照して本発明
の第１の実施例に関わるＤＳＯのアナログ・ディジタル
変換信号処理装置を説明する。但し、図８及び後述する
実施例を示す図１１及び図１３において、図１と共通す
る部分には同一の符号を付してその説明を省略する。
の第１の実施例に関わるＤＳＯのアナログ・ディジタル
変換信号処理装置を説明する。但し、図８及び後述する
実施例を示す図１１及び図１３において、図１と共通す
る部分には同一の符号を付してその説明を省略する。
【００１８】図８における入力端子１、増幅器２、ＡＤ
Ｃ３、メモリ４、基準クロック信号発生器５、分周器７
及びパルス発生器８を含む書き込みクロック信号発生回
路６ａは図１において示すものと実質的に同一である。
図８のアナログ・ディジタル変換信号処理装置は、図１
の回路にＡＤＣクロック信号供給手段としての回路３０
と、これを制御するための制御信号発生回路３１とを付
加したものである。このＡＤＣクロック信号供給回路３
０は、３入力のＯＲゲート３２と、クロックゲート制御
部３３と、Ｄ型フリップフロップ３４と、タイミング調
整用遅延ライン３５とから成る。ＯＲゲート３２の第１
の入力端子は遅延ライン３５を介して基準クロック信号
発生器５に接続され、第２及び第３の入力端子はクロッ
クゲート制御部３３の第１及び第２の出力ライン３６、
３７に接続されている。
Ｃ３、メモリ４、基準クロック信号発生器５、分周器７
及びパルス発生器８を含む書き込みクロック信号発生回
路６ａは図１において示すものと実質的に同一である。
図８のアナログ・ディジタル変換信号処理装置は、図１
の回路にＡＤＣクロック信号供給手段としての回路３０
と、これを制御するための制御信号発生回路３１とを付
加したものである。このＡＤＣクロック信号供給回路３
０は、３入力のＯＲゲート３２と、クロックゲート制御
部３３と、Ｄ型フリップフロップ３４と、タイミング調
整用遅延ライン３５とから成る。ＯＲゲート３２の第１
の入力端子は遅延ライン３５を介して基準クロック信号
発生器５に接続され、第２及び第３の入力端子はクロッ
クゲート制御部３３の第１及び第２の出力ライン３６、
３７に接続されている。
【００１９】クロックゲート制御部３３は、ＮＯＴ回路
３８と、４ビットのシフトレジスタ３９と、ＮＯＴ回路
４０と、第１、第２及び第３のＡＮＤゲート４１、４
２、４３と、Ｄ型フリップフロップ４４とから成る。シ
フトレジスタ３９はＤ型フリップフロップの組み合わせ
から成り、シフトパルス入力端子としてのクロック入力
端子ＣＫはＮＯＴ回路３８を介して基準クロック信号発
生器５に接続されている。シフトレジスタ３９のデータ
入力端子Ｄは電源端子＋５Ｖに接続され、クリア入力端
子ＣＬＲはパルス発生器８即ちＷＥ信号ラインに接続さ
れている。シフトレジスタ３９は出力端子［Ｑ3 、Ｑ2
、Ｑ1 、Ｑ0 ］に［００００］［０００１］［００１
１］［０１１１］を順に発生する。第１のＡＮＤゲート
４１の一方の入力端子はシフトレジスタ３９の第１段目
の出力端子Ｑ0 に接続され、その他方の入力端子はＮＯ
Ｔ回路４０を介してシフトレジスタ３９の第２段目の出
力端子Ｑ1 に接続されている。第２のＡＮＤゲート４２
の一方の入力端子はフリップフロップ４４の出力端子Ｑ
に接続され、その他方の入力端子は第１のＡＮＤゲート
４１に接続され、その出力端子は第１の出力ライン３６
を介してＯＲゲート３２に接続されている。第３のＡＮ
Ｄゲート４３の一方の入力端子はシフトレジスタ３９の
第４段目（最終段）の出力端子Ｑ3 に接続され、その他
方の入力端子は制御信号発生回路３１に接続されてい
る。フリップフロップ４４のクロック入力端子ＣＫはパ
ルス発生器８即ちＷＥラインに接続され、データ入力端
子Ｄはフリップフロップ３４の出力端子Ｑに接続されて
いる。
３８と、４ビットのシフトレジスタ３９と、ＮＯＴ回路
４０と、第１、第２及び第３のＡＮＤゲート４１、４
２、４３と、Ｄ型フリップフロップ４４とから成る。シ
フトレジスタ３９はＤ型フリップフロップの組み合わせ
から成り、シフトパルス入力端子としてのクロック入力
端子ＣＫはＮＯＴ回路３８を介して基準クロック信号発
生器５に接続されている。シフトレジスタ３９のデータ
入力端子Ｄは電源端子＋５Ｖに接続され、クリア入力端
子ＣＬＲはパルス発生器８即ちＷＥ信号ラインに接続さ
れている。シフトレジスタ３９は出力端子［Ｑ3 、Ｑ2
、Ｑ1 、Ｑ0 ］に［００００］［０００１］［００１
１］［０１１１］を順に発生する。第１のＡＮＤゲート
４１の一方の入力端子はシフトレジスタ３９の第１段目
の出力端子Ｑ0 に接続され、その他方の入力端子はＮＯ
Ｔ回路４０を介してシフトレジスタ３９の第２段目の出
力端子Ｑ1 に接続されている。第２のＡＮＤゲート４２
の一方の入力端子はフリップフロップ４４の出力端子Ｑ
に接続され、その他方の入力端子は第１のＡＮＤゲート
４１に接続され、その出力端子は第１の出力ライン３６
を介してＯＲゲート３２に接続されている。第３のＡＮ
Ｄゲート４３の一方の入力端子はシフトレジスタ３９の
第４段目（最終段）の出力端子Ｑ3 に接続され、その他
方の入力端子は制御信号発生回路３１に接続されてい
る。フリップフロップ４４のクロック入力端子ＣＫはパ
ルス発生器８即ちＷＥラインに接続され、データ入力端
子Ｄはフリップフロップ３４の出力端子Ｑに接続されて
いる。
【００２０】フリップフロップ３４は分周比１／２の分
周器として設けられたものであり、そのクロック入力端
子ＣＫはＯＲゲート３２の出力端子即ちＡＤＣＫライン
に接続され、そのデータ入力端子Ｄはその反転出力端子
に接続されている。このフリップフロップ３４の出力端
子ＱからＡＤ変換の位相を示す信号（以下、ＡＤ ＰＨ
ＡＳＥと呼ぶ）が出力される。
周器として設けられたものであり、そのクロック入力端
子ＣＫはＯＲゲート３２の出力端子即ちＡＤＣＫライン
に接続され、そのデータ入力端子Ｄはその反転出力端子
に接続されている。このフリップフロップ３４の出力端
子ＱからＡＤ変換の位相を示す信号（以下、ＡＤ ＰＨ
ＡＳＥと呼ぶ）が出力される。
【００２１】制御信号発生回路３１は分周器７における
分周比に対応した信号を出力するものであり、一般には
ＣＰＵ（中央処理装置）にて構成されている。本実施例
においては分周器７の分周比を１／１、１／２、１／
５、１／１０及び１／１０n （但しｎは２以上の整数）
に設定することができる。分周器７の分周比を１／１
（非分周）及び１／２の場合には、制御信号発生回路３
１が高レベル（Ｈ）出力又は低レベル（Ｌ）出力のいず
れかを発生する。即ち、この場合の出力は不特定で差し
支えない。分周器７の分周比が１／５の時には、制御信
号発生回路３１は高レベル出力即ち論理の１を発生し、
分周比が１／１０及び１／１０n の場合には、低レベル
出力即ち論理の０を発生する。
分周比に対応した信号を出力するものであり、一般には
ＣＰＵ（中央処理装置）にて構成されている。本実施例
においては分周器７の分周比を１／１、１／２、１／
５、１／１０及び１／１０n （但しｎは２以上の整数）
に設定することができる。分周器７の分周比を１／１
（非分周）及び１／２の場合には、制御信号発生回路３
１が高レベル（Ｈ）出力又は低レベル（Ｌ）出力のいず
れかを発生する。即ち、この場合の出力は不特定で差し
支えない。分周器７の分周比が１／５の時には、制御信
号発生回路３１は高レベル出力即ち論理の１を発生し、
分周比が１／１０及び１／１０n の場合には、低レベル
出力即ち論理の０を発生する。
【００２２】図８の回路において入力信号の高速変化を
観測するためにメモリ４に高速でデータを書き込む場合
には、通常、分周器７の分周比が１／１に設定される。
この様に分周比が１／１の場合には、基準クロック信号
発生手段としての基準クロック信号発生器５の出力の周
期Ｔと同一の第１の周期を有する第１の書き込みクロッ
ク信号ＷＥが発生し、シフトレジスタ３９はＷＥの立下
り毎にクリアされる。この様にクリアされるとシフトレ
ジスタ３９の全ての出力端子Ｑ0〜Ｑ3 が低レベルとな
り、結局、第２及び第３のＡＮＤゲート４２、４３の出
力即ち第１及び第２の出力ライン３６、３７の第１及び
第２のクロックゲート制御信号（以下、ＣＫ ＧＡＴＥ
1 及びＣＫ ＧＡＴＥ2 と呼ぶ）が低レベルとなる。Ｏ
Ｒゲート３２の第２及び第３の入力端子が常に低レベル
であるので、この第１の入力端子に入力する基準クロッ
ク信号ＣＫr が低レベルになる毎にＯＲゲート３２の出
力が低レベルになる。即ち、基準クロック信号ＣＫr と
同一の周期を有するＡＤ変換クロック信号ＡＤＣＫがＡ
ＤＣ３の端子９に与えられる。ＡＤＣ３は図３に示すよ
うに構成されているので、下位エンコーダ２３から得ら
れる出力は第１及び第２の下位コンパレータ２０、２１
の出力を交互に配置したものに対応する。この分周比１
／１の場合には図５に示す第１及び第２の下位コンパレ
ータ２０、２１の誤差の相違による表示変化が生じる。
しかし、これは高速処理を優先したために生じるやむを
得ない現象である。
観測するためにメモリ４に高速でデータを書き込む場合
には、通常、分周器７の分周比が１／１に設定される。
この様に分周比が１／１の場合には、基準クロック信号
発生手段としての基準クロック信号発生器５の出力の周
期Ｔと同一の第１の周期を有する第１の書き込みクロッ
ク信号ＷＥが発生し、シフトレジスタ３９はＷＥの立下
り毎にクリアされる。この様にクリアされるとシフトレ
ジスタ３９の全ての出力端子Ｑ0〜Ｑ3 が低レベルとな
り、結局、第２及び第３のＡＮＤゲート４２、４３の出
力即ち第１及び第２の出力ライン３６、３７の第１及び
第２のクロックゲート制御信号（以下、ＣＫ ＧＡＴＥ
1 及びＣＫ ＧＡＴＥ2 と呼ぶ）が低レベルとなる。Ｏ
Ｒゲート３２の第２及び第３の入力端子が常に低レベル
であるので、この第１の入力端子に入力する基準クロッ
ク信号ＣＫr が低レベルになる毎にＯＲゲート３２の出
力が低レベルになる。即ち、基準クロック信号ＣＫr と
同一の周期を有するＡＤ変換クロック信号ＡＤＣＫがＡ
ＤＣ３の端子９に与えられる。ＡＤＣ３は図３に示すよ
うに構成されているので、下位エンコーダ２３から得ら
れる出力は第１及び第２の下位コンパレータ２０、２１
の出力を交互に配置したものに対応する。この分周比１
／１の場合には図５に示す第１及び第２の下位コンパレ
ータ２０、２１の誤差の相違による表示変化が生じる。
しかし、これは高速処理を優先したために生じるやむを
得ない現象である。
【００２３】図８において分周器７の分周比が１／２に
設定された場合には各部が図９に示すように変化する。
メモリ４の書き込みクロック端子６には図９のＷＥで示
す第２の書き込みクロック信号が入力する。このＷＥは
基準クロック信号ＣＫr を１／２分周したものである。
ＡＤＣ３のクロック入力端子９には図９のＡＤＣＫで示
すクロック信号が入力する。図９のＡＤＣＫの高レベル
のパルス幅がｔ4 〜ｔ7 で他の区間よりも長くなってい
る。これは図３に示す第１及び第２の下位コンパレータ
２０、２１の内の特定された一方の出力のみを有効に利
用するためである。もし、ＡＤＣＫがｔ4 〜ｔ7 区間を
持たなければ、図６及び図７で説明した問題点が生じ
る。この実施例では分周器７の分周比が１／１以外のと
きに図３における第１の下位コンパレータ２０の出力に
基づくデータのみを有効に利用する。図９のＤＡＴＡの
波形に付けられた数字１及び２は図４及び図７の場合と
同様に第１及び第２の下位コンパレータ２０、２１に対
応するＡＤＣ３の出力データを示す。
設定された場合には各部が図９に示すように変化する。
メモリ４の書き込みクロック端子６には図９のＷＥで示
す第２の書き込みクロック信号が入力する。このＷＥは
基準クロック信号ＣＫr を１／２分周したものである。
ＡＤＣ３のクロック入力端子９には図９のＡＤＣＫで示
すクロック信号が入力する。図９のＡＤＣＫの高レベル
のパルス幅がｔ4 〜ｔ7 で他の区間よりも長くなってい
る。これは図３に示す第１及び第２の下位コンパレータ
２０、２１の内の特定された一方の出力のみを有効に利
用するためである。もし、ＡＤＣＫがｔ4 〜ｔ7 区間を
持たなければ、図６及び図７で説明した問題点が生じ
る。この実施例では分周器７の分周比が１／１以外のと
きに図３における第１の下位コンパレータ２０の出力に
基づくデータのみを有効に利用する。図９のＤＡＴＡの
波形に付けられた数字１及び２は図４及び図７の場合と
同様に第１及び第２の下位コンパレータ２０、２１に対
応するＡＤＣ３の出力データを示す。
【００２４】書き込みクロック信号ＷＥの最初の立ち下
がり時点ｔ2 においてＡＤＣ３の出力データが第１のデ
ータと第２のデータとの内のいずれであるかを判定する
ためにフリップフロップ３４が使用されている。フリッ
プフロップ３４は分周比が１／２の分周器として機能す
る。今、第１の下位コンパレータ２０に対応する第１の
データに注目すると、図９のＤＡＴＡから明らかなよう
にＡＤＣＫの周期の２倍の周期で第１のデータが発生す
る。従って、分周器として機能するフリップフロップ３
４の出力ＡＤ ＰＨＡＳＥはＡＤＣ３の出力データの配
列の情報を含んでいることになる。この実施例ではフリ
ップフロップ３４の出力ＡＤ ＰＨＡＳＥの低レベルが
第１のデータに対応し、ｔ1 〜ｔ3 区間のような高レベ
ルが第２のデータに対応している。
がり時点ｔ2 においてＡＤＣ３の出力データが第１のデ
ータと第２のデータとの内のいずれであるかを判定する
ためにフリップフロップ３４が使用されている。フリッ
プフロップ３４は分周比が１／２の分周器として機能す
る。今、第１の下位コンパレータ２０に対応する第１の
データに注目すると、図９のＤＡＴＡから明らかなよう
にＡＤＣＫの周期の２倍の周期で第１のデータが発生す
る。従って、分周器として機能するフリップフロップ３
４の出力ＡＤ ＰＨＡＳＥはＡＤＣ３の出力データの配
列の情報を含んでいることになる。この実施例ではフリ
ップフロップ３４の出力ＡＤ ＰＨＡＳＥの低レベルが
第１のデータに対応し、ｔ1 〜ｔ3 区間のような高レベ
ルが第２のデータに対応している。
【００２５】クロックゲート制御部３３は、図９のＷＥ
の第１番目の立下り時点ｔ2 においてフリップフロップ
３４の出力ＡＤ ＰＨＡＳＥが第２のデータを示す高レ
ベルの時に、ｔ5 直後にくる基準クロックＣＫr の微小
遅延信号の低レベル区間の通過をＯＲゲート３２で阻止
するための第１のゲート制御信号ＣＫ ＧＡＴＥ1 を形
成し、更に別の目的のための第２のゲート制御信号ＣＫ
ＧＡＴＥ2 を形成する。もし本発明に係わるＡＤ変換
クロック信号供給回路３０が設けられていない場合に
は、図９のｔ5 からτ時間後にＡＤＣＫは低レベルに立
下る。これに対し、本発明に基づいてＡＤ変換クロック
信号供給回路３０を設けると、ｔ4 からｔ7 までＡＤＣ
Ｋの高レベル状態が保持される。
の第１番目の立下り時点ｔ2 においてフリップフロップ
３４の出力ＡＤ ＰＨＡＳＥが第２のデータを示す高レ
ベルの時に、ｔ5 直後にくる基準クロックＣＫr の微小
遅延信号の低レベル区間の通過をＯＲゲート３２で阻止
するための第１のゲート制御信号ＣＫ ＧＡＴＥ1 を形
成し、更に別の目的のための第２のゲート制御信号ＣＫ
ＧＡＴＥ2 を形成する。もし本発明に係わるＡＤ変換
クロック信号供給回路３０が設けられていない場合に
は、図９のｔ5 からτ時間後にＡＤＣＫは低レベルに立
下る。これに対し、本発明に基づいてＡＤ変換クロック
信号供給回路３０を設けると、ｔ4 からｔ7 までＡＤＣ
Ｋの高レベル状態が保持される。
【００２６】クロックゲート制御部３３の動作を更に詳
しく説明すると、フリップフロップ４４はＷＥの立上り
に応答して前後のフリップフロップ３４の出力ＡＤ Ｐ
ＨＡＳＥを読み込み、図９のＦＦ44に示す出力パルスを
ｔ3 〜ｔ8 期間に発生する。シフトレジスタ３９はＷＥ
の立下りでクリアされ、その直後の基準クロックＣＫr
の立下りで＋５Ｖの高レベルデータを読み込み、出力端
子Ｑ0 が図９に示すように高レベルになる。Ｑ0 の高レ
ベルはｔ5 〜ｔ6 期間保持され、ｔ6 でクリアされる。
分周比１／２の場合にはシフトレジスタ３９は２Ｔの周
期でクリアされるので、出力端子Ｑ1 、Ｑ2 、Ｑ3 は常
に低レベル（Ｌ）に保たれる。Ｑ1 の低レベルに応答し
てＮＯＴ回路４０の出力は高レベルであるので、ＡＮＤ
ゲート４１の出力ＣＬＩＰは図９に示すようにＱ0 と実
質的に同一になる。ＡＮＤゲート４２は図９のＣＫ Ｇ
ＡＴＥ1 に示すようにＦＦ44とＣＬＩＰの論理積出力パ
ルスをｔ5 〜ｔ6 区間で発生する。ＣＫ ＧＡＴＥ1 が
ｔ5 〜ｔ6 区間で高レベル（Ｈ）になると、ＯＲゲート
３２の出力即ちＡＤＣＫがこの区間で低レベル（Ｌ）に
なることが阻止され、ＡＤＣＫはｔ4 〜ｔ7 期間で高レ
ベルになる。この結果、書き込みクロック信号ＷＥが次
に発生する時点ｔ6 でのＡＤＣ３の出力データは第１の
下位コンパレータ２０に対応する第１のデータとなる。
また、これから後のＷＥの立下り時点に対応するＡＤＣ
３の出力データは全て第１のデータとなる。
しく説明すると、フリップフロップ４４はＷＥの立上り
に応答して前後のフリップフロップ３４の出力ＡＤ Ｐ
ＨＡＳＥを読み込み、図９のＦＦ44に示す出力パルスを
ｔ3 〜ｔ8 期間に発生する。シフトレジスタ３９はＷＥ
の立下りでクリアされ、その直後の基準クロックＣＫr
の立下りで＋５Ｖの高レベルデータを読み込み、出力端
子Ｑ0 が図９に示すように高レベルになる。Ｑ0 の高レ
ベルはｔ5 〜ｔ6 期間保持され、ｔ6 でクリアされる。
分周比１／２の場合にはシフトレジスタ３９は２Ｔの周
期でクリアされるので、出力端子Ｑ1 、Ｑ2 、Ｑ3 は常
に低レベル（Ｌ）に保たれる。Ｑ1 の低レベルに応答し
てＮＯＴ回路４０の出力は高レベルであるので、ＡＮＤ
ゲート４１の出力ＣＬＩＰは図９に示すようにＱ0 と実
質的に同一になる。ＡＮＤゲート４２は図９のＣＫ Ｇ
ＡＴＥ1 に示すようにＦＦ44とＣＬＩＰの論理積出力パ
ルスをｔ5 〜ｔ6 区間で発生する。ＣＫ ＧＡＴＥ1 が
ｔ5 〜ｔ6 区間で高レベル（Ｈ）になると、ＯＲゲート
３２の出力即ちＡＤＣＫがこの区間で低レベル（Ｌ）に
なることが阻止され、ＡＤＣＫはｔ4 〜ｔ7 期間で高レ
ベルになる。この結果、書き込みクロック信号ＷＥが次
に発生する時点ｔ6 でのＡＤＣ３の出力データは第１の
下位コンパレータ２０に対応する第１のデータとなる。
また、これから後のＷＥの立下り時点に対応するＡＤＣ
３の出力データは全て第１のデータとなる。
【００２７】もし、図９のＷＥの第１番目の立下りにお
いてＡＤＣ３から第１の下位コンパレ−タ２０の出力に
対応する第１のデ−タが出力していると仮定すれば、Ｃ
ＫＧＡＴＥ1 からｔ4 〜ｔ7 に示すような高レベル出力
が発生しない。この結果、ＡＤＣＫの調整は実行されな
い。これにより、ＷＥの全ての立下り時点が第１のデ−
タに対応する。
いてＡＤＣ３から第１の下位コンパレ−タ２０の出力に
対応する第１のデ−タが出力していると仮定すれば、Ｃ
ＫＧＡＴＥ1 からｔ4 〜ｔ7 に示すような高レベル出力
が発生しない。この結果、ＡＤＣＫの調整は実行されな
い。これにより、ＷＥの全ての立下り時点が第１のデ−
タに対応する。
【００２８】図９のＷＥの第１番目の立下りでメモリ４
に第１のデ−タが書き込まれるか第２のデ−タが書き込
まれるかは不確定であり、図９の場合にはＷＥの第１番
目の立下りで第２のデ−タがメモリ４に書き込まれてい
る。しかし、一般にＤＳＯでは起動時のデ−タを省くこ
とが可能なので、問題が実質的に発生しない。また、必
要に応じてメモリ４に対するデ−タの有効書き込み期間
の前にダミ−のＷＥを発生させ、有効書き込み期間の前
でｔ4 〜ｔ7 区間の調整即ち補正を行うことができる。
に第１のデ−タが書き込まれるか第２のデ−タが書き込
まれるかは不確定であり、図９の場合にはＷＥの第１番
目の立下りで第２のデ−タがメモリ４に書き込まれてい
る。しかし、一般にＤＳＯでは起動時のデ−タを省くこ
とが可能なので、問題が実質的に発生しない。また、必
要に応じてメモリ４に対するデ−タの有効書き込み期間
の前にダミ−のＷＥを発生させ、有効書き込み期間の前
でｔ4 〜ｔ7 区間の調整即ち補正を行うことができる。
【００２９】図１０は図８の分周器７の分周比を１／５
に設定し、第３の書き込みクロック信号を発生させる場
合の各部動作を図９と同様に示す。分周比が１／５の場
合には、制御信号発生回路３１から高レベル（Ｈ）の制
御信号が発生し、これがＡＮＤゲ−ト４３に単に加えら
れている。分周比が１／５であるので、書き込みクロッ
ク信号ＷＥは基準クロック信号ＣＫr の周期Ｔの５倍の
周期で発生する。図１０においてもＷＥの最初の立下り
時点ｔ2 におけるＡＤＣ３の出力は第２の下位コンパレ
−タ２１の出力に基づく第２のデ−タであるので、フリ
ップフロップ４４の出力ＦＦ44はｔ3 時点で高レベルに
なる。この結果、図９の場合と同様に図１０においても
ｔ5 〜ｔ6 区間でＣＫ ＧＡＴＥ1 が高レベルになる。
ｔ5 〜ｔ6 区間での高レベルのＣＫ ＧＡＴＥ1 の発生
原理は図９と同一であるので説明を省略する。
に設定し、第３の書き込みクロック信号を発生させる場
合の各部動作を図９と同様に示す。分周比が１／５の場
合には、制御信号発生回路３１から高レベル（Ｈ）の制
御信号が発生し、これがＡＮＤゲ−ト４３に単に加えら
れている。分周比が１／５であるので、書き込みクロッ
ク信号ＷＥは基準クロック信号ＣＫr の周期Ｔの５倍の
周期で発生する。図１０においてもＷＥの最初の立下り
時点ｔ2 におけるＡＤＣ３の出力は第２の下位コンパレ
−タ２１の出力に基づく第２のデ−タであるので、フリ
ップフロップ４４の出力ＦＦ44はｔ3 時点で高レベルに
なる。この結果、図９の場合と同様に図１０においても
ｔ5 〜ｔ6 区間でＣＫ ＧＡＴＥ1 が高レベルになる。
ｔ5 〜ｔ6 区間での高レベルのＣＫ ＧＡＴＥ1 の発生
原理は図９と同一であるので説明を省略する。
【００３０】図１０ではＷＥが５Ｔの周期で発生するの
で、シフトレジスタ３９はｔ2 時点でクリアされた後、
５Ｔ後のｔ10で再びクリアされる。この結果、ｔ5 〜ｔ
6 出力端子Ｑ0 が高レベルになった後にシフト動作が順
次に生じ、出力端子Ｑ1 、Ｑ2 、Ｑ3 が図１０に示すよ
うに順次に高レベルになる。ｔ9 〜ｔ10で出力端子Ｑ3
が高レベルになると、ＡＮＤゲ−ト４３の両入力が高レ
ベルになるため、この出力ＣＫ ＧＡＴＥ2 が図１０に
示すように高レベルになり、このｔ9 〜ｔ10期間でＯＲ
ゲ−ト３２を基準クロック信号ＣＫr の遅延信号の低レ
ベルが通過することが阻止され、ＡＤＣＫがｔ8 〜ｔ11
区間で連続的に高レベルになる。この結果、ＣＫ ＧＡ
ＴＥ2 の働きによってＡＤＣＫのパルス数が１個少なく
なる。ＷＥのパルス発生周期（５Ｔ）におけるＡＤＣＫ
のパルスはｔ10以後において常に４個即ち偶数個とな
る。この結果、ＡＤＣＫに対するＷＥの分周比は偶数分
の１即ち１／４になるので、ｔ10以後に各ＷＥの立下り
で第１の下位コンパレ−タ２０に基づく第１のデ−タが
メモリに書き込まれる。
で、シフトレジスタ３９はｔ2 時点でクリアされた後、
５Ｔ後のｔ10で再びクリアされる。この結果、ｔ5 〜ｔ
6 出力端子Ｑ0 が高レベルになった後にシフト動作が順
次に生じ、出力端子Ｑ1 、Ｑ2 、Ｑ3 が図１０に示すよ
うに順次に高レベルになる。ｔ9 〜ｔ10で出力端子Ｑ3
が高レベルになると、ＡＮＤゲ−ト４３の両入力が高レ
ベルになるため、この出力ＣＫ ＧＡＴＥ2 が図１０に
示すように高レベルになり、このｔ9 〜ｔ10期間でＯＲ
ゲ−ト３２を基準クロック信号ＣＫr の遅延信号の低レ
ベルが通過することが阻止され、ＡＤＣＫがｔ8 〜ｔ11
区間で連続的に高レベルになる。この結果、ＣＫ ＧＡ
ＴＥ2 の働きによってＡＤＣＫのパルス数が１個少なく
なる。ＷＥのパルス発生周期（５Ｔ）におけるＡＤＣＫ
のパルスはｔ10以後において常に４個即ち偶数個とな
る。この結果、ＡＤＣＫに対するＷＥの分周比は偶数分
の１即ち１／４になるので、ｔ10以後に各ＷＥの立下り
で第１の下位コンパレ−タ２０に基づく第１のデ−タが
メモリに書き込まれる。
【００３１】分周器７の分周比が１／５の場合におい
て、ＷＥの最初の立下り時点でＡＤＣ３から第１の下位
コンパレ−タ２０に基づく第１のデ−タが出力されてい
る時には、ｔ5 〜ｔ6 の高レベルのＣＫ ＧＡＴＥ1 が
発生しない。
て、ＷＥの最初の立下り時点でＡＤＣ３から第１の下位
コンパレ−タ２０に基づく第１のデ−タが出力されてい
る時には、ｔ5 〜ｔ6 の高レベルのＣＫ ＧＡＴＥ1 が
発生しない。
【００３２】分周器７の分周比が１／１０又は１／１０
ｎに設定された時には、制御信号発生回路３１から低レ
ベル（Ｌ）の信号が発生する。この結果、ＣＫ ＧＡＴ
Ｅ2は常に低レベル（Ｌ）に保たれる。分周比が１／１
０又は１／１０ｎの場合は偶数分の１の分周比であるの
で、図９の分周比が１／２の場合と同様にＣＫ ＧＡＴ
Ｅ2 を高レベルにすることが不要である。
ｎに設定された時には、制御信号発生回路３１から低レ
ベル（Ｌ）の信号が発生する。この結果、ＣＫ ＧＡＴ
Ｅ2は常に低レベル（Ｌ）に保たれる。分周比が１／１
０又は１／１０ｎの場合は偶数分の１の分周比であるの
で、図９の分周比が１／２の場合と同様にＣＫ ＧＡＴ
Ｅ2 を高レベルにすることが不要である。
【００３３】本実施例によれば分周比が１／１以外の分
周比の場合に、起動後の定常状態において２つの下位コ
ンパレ−タ２０、２１から選択された特定の１つに基づ
くデ−タのみがメモリ４に書き込まれる。この結果、図
５及び図６に示すような問題が発生しない。
周比の場合に、起動後の定常状態において２つの下位コ
ンパレ−タ２０、２１から選択された特定の１つに基づ
くデ−タのみがメモリ４に書き込まれる。この結果、図
５及び図６に示すような問題が発生しない。
【００３４】
【第２の実施例】次に、図１１に示す第２の実施例のＡ
Ｄ変換信号処理装置を説明する。この実施例では、ＡＤ
Ｃ３とメモリ４の入力端子との間にマルチプレクサとし
て働く第１のスイッチＳＷ1 とラッチ回路５０が設けら
れている。第１のスイッチＳＷ1の接点Ａは第１の伝送
路５１によってＡＤＣ３の出力端子に接続され、その接
点Ｂはラッチ回路５０を含む第２の伝送路即ち分岐路５
２を介してＡＤＣ３の出力端子に接続され、その共通端
子Ｃはメモリ４に接続されている。
Ｄ変換信号処理装置を説明する。この実施例では、ＡＤ
Ｃ３とメモリ４の入力端子との間にマルチプレクサとし
て働く第１のスイッチＳＷ1 とラッチ回路５０が設けら
れている。第１のスイッチＳＷ1の接点Ａは第１の伝送
路５１によってＡＤＣ３の出力端子に接続され、その接
点Ｂはラッチ回路５０を含む第２の伝送路即ち分岐路５
２を介してＡＤＣ３の出力端子に接続され、その共通端
子Ｃはメモリ４に接続されている。
【００３５】ＡＤＣ３とラッチ回路５０を制御するため
に、マルチプレクサとして働く第２のスイッチＳＷ2
と、変則分周回路５３と、１／２分周器としてのＤ型フ
リップフロップ５４と、制御信号発生回路３１ａとが設
けられている。第２のスイッチＳＷ2 の接点Ａは基準ク
ロック信号発生器５に接続され、その第２の接点Ｂは変
則分周回路５３を介して基準クロック信号発生器５に接
続され、共通端子ＣはＡＤＣ３のクロック入力端子９に
接続されていると共に、Ｄフリップフロップ５４のクロ
ック入力端子ＣＫに接続されている。フリップフロップ
５４の出力端子Ｑはラッチ回路５０のクロック入力端子
５５に接続されている。なお、ＡＤＣ３とメモリ４との
間の伝送路５１、５２は８ビットの並列伝送路であり、
ラッチ回路５０も８ビットのラッチ回路である。また、
第１のスイッチＳＷ1 は複数ビットを同時に切換えでき
る複数の電子スイッチから成る。
に、マルチプレクサとして働く第２のスイッチＳＷ2
と、変則分周回路５３と、１／２分周器としてのＤ型フ
リップフロップ５４と、制御信号発生回路３１ａとが設
けられている。第２のスイッチＳＷ2 の接点Ａは基準ク
ロック信号発生器５に接続され、その第２の接点Ｂは変
則分周回路５３を介して基準クロック信号発生器５に接
続され、共通端子ＣはＡＤＣ３のクロック入力端子９に
接続されていると共に、Ｄフリップフロップ５４のクロ
ック入力端子ＣＫに接続されている。フリップフロップ
５４の出力端子Ｑはラッチ回路５０のクロック入力端子
５５に接続されている。なお、ＡＤＣ３とメモリ４との
間の伝送路５１、５２は８ビットの並列伝送路であり、
ラッチ回路５０も８ビットのラッチ回路である。また、
第１のスイッチＳＷ1 は複数ビットを同時に切換えでき
る複数の電子スイッチから成る。
【００３６】図１１の回路において、分周器７の分周比
が１／１の場合即ちＷＥの周波数が最高に設定された場
合には、自動的に又は手動で第１及び第２のスイッチＳ
Ｗ1、ＳＷ2 を接点Ａに夫々投入する。これにより、図
１の回路と原理的に同一になり、第１及び第２の下位コ
ンパレ−タ２０、２１に基づくデ−タが交互にメモリ４
に書き込まれる。
が１／１の場合即ちＷＥの周波数が最高に設定された場
合には、自動的に又は手動で第１及び第２のスイッチＳ
Ｗ1、ＳＷ2 を接点Ａに夫々投入する。これにより、図
１の回路と原理的に同一になり、第１及び第２の下位コ
ンパレ−タ２０、２１に基づくデ−タが交互にメモリ４
に書き込まれる。
【００３７】分周器７の分周比が１／１以外の場合は、
図５及び図６に示した問題点を解決するために、第１の
スイッチＳＷ1 を接点Ｂに投入する。また、分周器７の
分周比が偶数分の１（例えば１／２、１／１０、１／１
０ｎ）の時には第２のスイッチＳＷ2 を接点Ａに投入す
る。分周比が偶数分の１の場合には、基準クロック信号
ＣＫr がそのままＡＤＣ３のクロック信号ＡＤＣＫとな
る。この結果、ＡＤＣからは第１及び第２の下位コンパ
レ−タ２０、２１に基づく第１及び第２のデ−タが交互
に出力される。フリップフロップ５４は図８のフリップ
フロップ３４と同様な役目を有するものであり、分周比
1 ／２の分周器として機能し、図９に示すＡＤ ＰＨＡ
ＳＥと同様にＡＤＣＫの２倍の周期を有するＡＤ ＰＨ
ＡＳＥを発生する。このＡＤ ＰＨＡＳＥパルスの立上
り又は立下りをクロックとしてラッチ回路５０を動作さ
せると、ＡＤＣ３の出力デ−タが１つ置きにラッチされ
る。即ちこの実施例では第１の下位コンパレ−タ２０に
基づく第１のデ−タのみがラッチ回路５０に書き込ま
れ、これがメモリ４に転送される。これにより、図９と
同様な効果が得られる。
図５及び図６に示した問題点を解決するために、第１の
スイッチＳＷ1 を接点Ｂに投入する。また、分周器７の
分周比が偶数分の１（例えば１／２、１／１０、１／１
０ｎ）の時には第２のスイッチＳＷ2 を接点Ａに投入す
る。分周比が偶数分の１の場合には、基準クロック信号
ＣＫr がそのままＡＤＣ３のクロック信号ＡＤＣＫとな
る。この結果、ＡＤＣからは第１及び第２の下位コンパ
レ−タ２０、２１に基づく第１及び第２のデ−タが交互
に出力される。フリップフロップ５４は図８のフリップ
フロップ３４と同様な役目を有するものであり、分周比
1 ／２の分周器として機能し、図９に示すＡＤ ＰＨＡ
ＳＥと同様にＡＤＣＫの２倍の周期を有するＡＤ ＰＨ
ＡＳＥを発生する。このＡＤ ＰＨＡＳＥパルスの立上
り又は立下りをクロックとしてラッチ回路５０を動作さ
せると、ＡＤＣ３の出力デ−タが１つ置きにラッチされ
る。即ちこの実施例では第１の下位コンパレ−タ２０に
基づく第１のデ−タのみがラッチ回路５０に書き込ま
れ、これがメモリ４に転送される。これにより、図９と
同様な効果が得られる。
【００３８】図１１の分周器７の分周比を奇数分の１
（例えば１／５）に設定した場合には、第２のスイッチ
ＳＷ2 を接点Ｂに投入する。変則分周回路５３は図１２
に示すようにＯＲゲ−ト３２ａと、ＮＯＴ回路３８ａ
と、シフトレジスタ３９ａと、ＡＮＤゲ−ト４３ａとか
ら成る。これ等は図８のＯＲゲ−ト３２、ＮＯＴ回路３
８、シフトレジスタ３９、ＡＮＤゲ−ト４３と実質的に
同一のものであり、同様に動作する。図１２のシフトレ
ジスタ３９ａのクロック入力端子ＣＫはＮＯＴ回路３８
ａを介して基準クロック信号発生器５に接続され、クリ
ア端子ＣＬＲはパルス発生器８に接続され、ＡＮＤゲ−
ト４３ａの一方の入力端子はシフトレジスタ３９ａの第
４段目出力端子Ｑ3 に接続され、この他方の入力端子は
制御信号発生回路３１ａに接続される。制御信号発生回
路３１ａは図８場合と同様に分周比が１／５の時に高レ
ベル信号を発生する。この結果、ＡＮＤゲ−ト４３ａか
ら図１０のＣＫ ＧＡＴＥ2 と同様な出力が発生し、Ｏ
Ｒゲ−ト３２ａの一方の入力となる。ＯＲゲ−ト３２ａ
のもう一方の入力は基準クロック信号ＣＫr であるの
で、図１０のｔ8 〜ｔ11区間と同様にＣＫr の低レベル
信号の通過がＡＮＤゲ−ト４３ａの出力で阻止される。
これにより、ＷＥの１周期におけるＡＤＣＫパルスの低
減が達成され、図１０と同一の作用効果が得られる。
（例えば１／５）に設定した場合には、第２のスイッチ
ＳＷ2 を接点Ｂに投入する。変則分周回路５３は図１２
に示すようにＯＲゲ−ト３２ａと、ＮＯＴ回路３８ａ
と、シフトレジスタ３９ａと、ＡＮＤゲ−ト４３ａとか
ら成る。これ等は図８のＯＲゲ−ト３２、ＮＯＴ回路３
８、シフトレジスタ３９、ＡＮＤゲ−ト４３と実質的に
同一のものであり、同様に動作する。図１２のシフトレ
ジスタ３９ａのクロック入力端子ＣＫはＮＯＴ回路３８
ａを介して基準クロック信号発生器５に接続され、クリ
ア端子ＣＬＲはパルス発生器８に接続され、ＡＮＤゲ−
ト４３ａの一方の入力端子はシフトレジスタ３９ａの第
４段目出力端子Ｑ3 に接続され、この他方の入力端子は
制御信号発生回路３１ａに接続される。制御信号発生回
路３１ａは図８場合と同様に分周比が１／５の時に高レ
ベル信号を発生する。この結果、ＡＮＤゲ−ト４３ａか
ら図１０のＣＫ ＧＡＴＥ2 と同様な出力が発生し、Ｏ
Ｒゲ−ト３２ａの一方の入力となる。ＯＲゲ−ト３２ａ
のもう一方の入力は基準クロック信号ＣＫr であるの
で、図１０のｔ8 〜ｔ11区間と同様にＣＫr の低レベル
信号の通過がＡＮＤゲ−ト４３ａの出力で阻止される。
これにより、ＷＥの１周期におけるＡＤＣＫパルスの低
減が達成され、図１０と同一の作用効果が得られる。
【００３９】
【第３の実施例】図１３は第３の実施例のＡＤ変換信号
処理装置を示す。図１３の回路は図８のＡＤＣ３を２つ
のＡＤＣを内蔵するＡＤ変換回路３ａに置き換えたもの
である。ＡＤ変換回路３ａは第１のサンプル・ホ−ルド
回路６１と第１のＡＤＣ６３とから成る第１のＡＤ変換
部と、第２のサンプル・ホ−ルド回路６２と第２のＡＤ
Ｃ６４とから成る第２のＡＤ変換部と、タイミング信号
発生回路６５とを有する。タイミング信号発生回路６５
は図３のタイミング信号発生回路１４と同様に、第１及
び第２のサンプル・ホ−ルド回路６１、６２及び第１及
び第２のＡＤＣ６３、６４を交互に動作させるためのタ
イミング信号を発生する。入力端子１から入力したアナ
ログ信号は増幅器２を通った後に一定のサンプリング周
期で２つのＡＤ変換部で交互にディジタル信号に変換さ
れる。第１及び第２のＡＤ変換部の誤差は必ずしも同一
でないので、図５及び図６と同様な問題が生じる。そこ
で図１３の回路においても図８と同一のＡＤ変換クロッ
ク信号供給回路３０を設け、ＡＤ変換回路３ａのクロッ
ク入力端子９ａに与えるクロック信号ＡＤＣＫを図８と
同様に制御している。これにより、図８と同様な作用効
果が得られる。
処理装置を示す。図１３の回路は図８のＡＤＣ３を２つ
のＡＤＣを内蔵するＡＤ変換回路３ａに置き換えたもの
である。ＡＤ変換回路３ａは第１のサンプル・ホ−ルド
回路６１と第１のＡＤＣ６３とから成る第１のＡＤ変換
部と、第２のサンプル・ホ−ルド回路６２と第２のＡＤ
Ｃ６４とから成る第２のＡＤ変換部と、タイミング信号
発生回路６５とを有する。タイミング信号発生回路６５
は図３のタイミング信号発生回路１４と同様に、第１及
び第２のサンプル・ホ−ルド回路６１、６２及び第１及
び第２のＡＤＣ６３、６４を交互に動作させるためのタ
イミング信号を発生する。入力端子１から入力したアナ
ログ信号は増幅器２を通った後に一定のサンプリング周
期で２つのＡＤ変換部で交互にディジタル信号に変換さ
れる。第１及び第２のＡＤ変換部の誤差は必ずしも同一
でないので、図５及び図６と同様な問題が生じる。そこ
で図１３の回路においても図８と同一のＡＤ変換クロッ
ク信号供給回路３０を設け、ＡＤ変換回路３ａのクロッ
ク入力端子９ａに与えるクロック信号ＡＤＣＫを図８と
同様に制御している。これにより、図８と同様な作用効
果が得られる。
【００４０】
【変形例】本発明は上述の実施例に限定されるものでな
く、例えば次の変形が可能なものである。 （１） ＡＤＣ３の下位コンパレ−タを２個に限らず３
個以上にする場合にも本発明を適用することが可能であ
る。また、図１３の方式において３個以上のＡＤ変換部
を設ける場合にも本発明を適用することができる。 （２） 図１１のＡＤＣ９を図１３のＡＤ変換回路３ａ
に置き換えた構成にすることができる。
く、例えば次の変形が可能なものである。 （１） ＡＤＣ３の下位コンパレ−タを２個に限らず３
個以上にする場合にも本発明を適用することが可能であ
る。また、図１３の方式において３個以上のＡＤ変換部
を設ける場合にも本発明を適用することができる。 （２） 図１１のＡＤＣ９を図１３のＡＤ変換回路３ａ
に置き換えた構成にすることができる。
【図１】従来のＡＤ変換信号処理装置を示すブロック図
である。
である。
【図２】図１の各部の状態を示す波形図である。
【図３】図１のＡＤＣの１例を詳しく示すブロック図で
ある。
ある。
【図４】分周比が１／５の場合の図１及び図３の各部の
状態を示す波形図である。
状態を示す波形図である。
【図５】分周比が１／５の場合のメモリ出力の対応表示
を示す図である。
を示す図である。
【図６】分周比１／２の場合のメモリ出力の対応表示を
示す図である。
示す図である。
【図７】分周比１／２の場合の図１の各部状態を示す波
形図である。
形図である。
【図８】第２の実施例のＡＤ変換信号処理装置を示すブ
ロック図である。
ロック図である。
【図９】分周比１／２の場合の図８の各部の状態を示す
波形図である。
波形図である。
【図１０】分周比１／５の場合の図８の各部の状態を示
す波形図である。
す波形図である。
【図１１】第３の実施例のＡＤ変換信号処理装置を示す
ブロック図である。
ブロック図である。
【図１２】図１１の変則分周回路を示すブロック図であ
る。
る。
【図１３】第３の実施例のＡＤ変換信号処理装置を示す
ブロック図である。
ブロック図である。
３ ＡＤＣ ４ メモリ ５ 基準信号発生器 ７ 分周器 ３０ ＡＤ変換クロック信号供給回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成３年１２月１９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正内容】
【００３８】 図１１の分周器７の分周比を奇数分の１
（例えば１／５）に設定した場合には、第２のスイッチ
ＳＷ２を接点Ｂに投入する。変則分周回路５３は図１２
に示すようにＯＲゲート３２ａと、遅延回路３５ａと、
ＮＯＴ回路３８ａと、シフトレジスタ３９ａと、ＡＮＤ
ゲート４３ａとから成る。これ等は図８のＯＲゲート３
２、遅延回路３５、ＮＯＴ回路３８、シフトレジスタ３
９、ＡＮＤゲート４３と実質的に同一のものであり、同
様に動作する。図１２のシフトレジスタ３９ａのクロッ
ク入力端子ＣＫはＮＯＴ回路３８ａを介して基準クロッ
ク信号発生器５に接続され、クリア端子ＣＬＲはパルス
発生器８に接続され、ＡＮＤゲート４３ａの一方の入力
端子はシフトレジスタ３９ａの第４段目出力端子Ｑ３に
接続され、この他方の入力端子は制御信号発生回路３１
ａに接続される。制御信号発生回路３１ａは図８場合と
同様に分周比が１／５の時に高レベル信号を発生する。
この結果、ＡＮＤゲート４３ａから図１０のＣＫ ＧＡ
ＴＥ２と同様な出力が発生し、ＯＲゲート３２ａの一方
の入力となる。ＯＲゲート３２ａのもう一方の入力は基
準クロック信号ＣＫｒの遅延信号であるので、図１０の
ｔ８〜ｔ１１区間と同様にＣＫｒの低レベル信号の通過
がＡＮＤゲート４３ａの出力で阻止される。これによ
り、ＷＥの１周期におけるＡＤＣＫパルスの低減が達成
され、図１０と同一の作用効果が得られる。
（例えば１／５）に設定した場合には、第２のスイッチ
ＳＷ２を接点Ｂに投入する。変則分周回路５３は図１２
に示すようにＯＲゲート３２ａと、遅延回路３５ａと、
ＮＯＴ回路３８ａと、シフトレジスタ３９ａと、ＡＮＤ
ゲート４３ａとから成る。これ等は図８のＯＲゲート３
２、遅延回路３５、ＮＯＴ回路３８、シフトレジスタ３
９、ＡＮＤゲート４３と実質的に同一のものであり、同
様に動作する。図１２のシフトレジスタ３９ａのクロッ
ク入力端子ＣＫはＮＯＴ回路３８ａを介して基準クロッ
ク信号発生器５に接続され、クリア端子ＣＬＲはパルス
発生器８に接続され、ＡＮＤゲート４３ａの一方の入力
端子はシフトレジスタ３９ａの第４段目出力端子Ｑ３に
接続され、この他方の入力端子は制御信号発生回路３１
ａに接続される。制御信号発生回路３１ａは図８場合と
同様に分周比が１／５の時に高レベル信号を発生する。
この結果、ＡＮＤゲート４３ａから図１０のＣＫ ＧＡ
ＴＥ２と同様な出力が発生し、ＯＲゲート３２ａの一方
の入力となる。ＯＲゲート３２ａのもう一方の入力は基
準クロック信号ＣＫｒの遅延信号であるので、図１０の
ｔ８〜ｔ１１区間と同様にＣＫｒの低レベル信号の通過
がＡＮＤゲート４３ａの出力で阻止される。これによ
り、ＷＥの１周期におけるＡＤＣＫパルスの低減が達成
され、図１０と同一の作用効果が得られる。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図１２
【補正方法】変更
【補正内容】
【図１２】
Claims (5)
- 【請求項１】 アナログ入力信号を交互にディジタル信
号に変換する第１及び第２のアナログ・ディジタル変換
部を含み、前記第１のアナログ・ディジタル変換部の出
力と前記第２のアナログ・ディジタル変換部の出力に対
応する第１及び第２のデータを交互に出力するアナログ
・ディジタル変換手段と、 前記アナログ・ディジタル変換手段の出力データを記憶
するメモリと、 基準クロック信号を発生する基準クロック信号発生手段
と、 前記メモリに前記アナログ・ディジタル変換手段の出力
データを書き込むための少なくとも第１及び第２の書き
込みクロック信号を選択的に発生するものであって、前
記第１の書き込みクロック信号を前記基準クロック信号
に同期して前記アナログ・ディジタル変換手段の出力デ
ータの転送周期と同一の第１の周期で発生し、前記第２
の書き込みクロック信号を前記基準クロック信号に同期
して前記第１の周期の整数倍の第２の周期で発生するよ
うに形成されている書き込みクロック信号発生回路と、 前記第１及び第２のアナログ・ディジタル変換部を制御
するためのタイミング信号発生回路と、 前記タイミング信号発生回路に前記基準クロック信号に
基づいてアナログ・ディジタル変換クロック信号を供給
するものであって、前記書き込みクロック信号発生回路
から前記第１の書き込みクロック信号が発生している時
には前記第１及び第２のデータが前記メモリに交互に書
き込まれ、且つ前記書き込みクロック信号発生回路から
前記第２の書き込みクロック信号が発生している時には
前記第１及び第２のデータの内の特定された一方が前記
メモリに書き込まれるように前記アナログ・ディジタル
変換クロック信号を制御する回路を含んでいるアナログ
・ディジタル変換クロック信号供給手段とを備えたアナ
ログ・ディジタル変換信号処理装置。 - 【請求項２】 アナログ入力信号を交互にディジタル信
号に変換する第１及び第２のアナログ・ディジタル変換
部を含み、前記第１のアナログ・ディジタル変換部の出
力と前記第２のアナログ・ディジタル変換部の出力に対
応する第１及び第２のデータを交互に出力するアナログ
・ディジタル変換手段と、 前記アナログ・ディジタル変換データを記憶するメモリ
と、 基準クロック信号を発生する基準クロック信号発生手段
と、 前記メモリに前記アナログ・ディジタル変換手段の出力
データを書き込むための少なくとも第１及び第２の書き
込みクロック信号を選択的に発生するものであって、前
記第１の書き込みクロック信号を前記基準クロック信号
に同期して前記アナログ・ディジタル変換手段の出力デ
ータの転送周期と同一の第１の周期で発生し、前記第２
の書き込みクロック信号を前記基準クロック信号に同期
して前記第１の周期の偶数倍の第２の周期で発生するよ
うに形成されている書き込みクロック信号発生回路と、 前記第１及び第２のアナログ・ディジタル変換部を制御
するためのタイミング信号発生回路と、 前記アナログ・ディジタル変換手段の出力伝送路と、 前記出力伝送路の分岐路に接続されたラッチ回路と、 前記出力伝送路と前記ラッチ回路とを前記メモリに択一
的に接続するものであり、前記第１の書き込みクロック
信号の発生時に前記出力伝送路を前記ラッチ回路を介さ
ずに前記メモリに接続し、前記第２の書き込みクロック
信号の発生時に前記ラッチ回路を前記メモリに接続する
スイッチ手段と、 前記基準クロック信号をアナログ・ディジタル変換クロ
ックとして前記タイミング信号発生回路に伝送するため
の伝送手段と、 前記アナログ・ディジタルクロック信号を１／２分周比
に分周して前記ラッチ回路のクロック信号とするラッチ
用分周器と、 を備えたアナログ・ディジタル変換信号処理装置。 - 【請求項３】 前記書き込みクロック信号発生回路は、
更に前記第１の周期の奇数倍の第３の書き込みクロック
信号を発生するように形成されており、更に、 前記第
３の書き込みクロック信号の発生時に前記第３の書き込
みクロック信号の１周期中に発生する前記基準クロック
信号の奇数個のパルスの内の１つを間引いて偶数個パル
スとする変則分周回路と、 前記第１及び第２の書き込みクロック信号が発生してい
る時には前記基準クロック信号からなるアナログ・ディ
ジタル変換クロック信号を前記タイミング信号発生回路
と前記ラッチ用分周器に供給し、前記第３の書き込みク
ロック信号が発生している時には前記変則分周回路を前
記タイミング信号発生回路及び前記ラッチ用分周器に接
続するスイッチ手段と、 を備えた請求項２記載のアナログ・ディジタル変換信号
処理装置。 - 【請求項４】 更に第３のアナログ・ディジタル変換部
を含み、前記第３のアナログ・ディジタル変換部の出力
と前記第１及び第２のアナログ・ディジタル変換部の出
力との夫々の合成デ−タを出力するように構成されてい
ることを特徴とする請求項１又は２又は３記載のアナロ
グ・ディジタル変換信号処理装置。 - 【請求項５】 アナログ信号入力端子と、 前記入力端子に夫々接続され、且つ互いに並列的に接続
された第１及び第２のアナログ・ディジタル変換器と、 前記第１及び第２のアナログ・ディジタル変換器を交互
に動作させるためのタイミング信号を発生するタイミン
グ信号発生回路と、 前記第１及び第２のアナログ・ディジタル変換器の出力
データを記憶するメモリと、 基準クロック信号を発生する基準クロック信号発生手段
と、 前記第１及び第２のアナログ・ディジタル変換器から出
力された第１及び第２のデータを前記メモリに書き込む
ための少なくとも第１及び第２の書き込みクロック信号
を選択的に発生するものであって、前記第１の書き込み
クロック信号を前記基準クロック信号に同期して前記第
１又は第２のデータの転送周期の１／２の周期から成る
第１の周期で発生し、前記第２の書き込みクロック信号
を前記基準クロック信号に同期して前記第１の周期の整
数倍の第２の周期で発生するように形成されている書き
込みクロック信号発生回路と、 前記タイミング信号発生回路に前記基準クロック信号に
基づいてアナログ・ディジタル変換クロック信号を供給
するものであって、前記書き込みクロック信号発生回路
から前記第１の書き込みクロック信号が発生している時
には前記第１及び第２のアナログ・ディジタル変換器か
ら得られた前記第１及び第２のデータが前記メモリに交
互に書き込まれ、且つ前記書き込みクロック信号発生回
路から前記第２の書き込みクロック信号が発生している
時には前記第１及び第２のデータの内の特定された一方
が前記メモリに書き込まれるように前記アナログ・ディ
ジタル変換クロック信号を制御する回路を含んでいるア
ナログ・ディジタル変換クロック信号供給手段とを備え
たアナログ・ディジタル変換信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32141891A JPH05136694A (ja) | 1991-11-08 | 1991-11-08 | アナログ・デイジタル変換信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32141891A JPH05136694A (ja) | 1991-11-08 | 1991-11-08 | アナログ・デイジタル変換信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05136694A true JPH05136694A (ja) | 1993-06-01 |
Family
ID=18132330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32141891A Pending JPH05136694A (ja) | 1991-11-08 | 1991-11-08 | アナログ・デイジタル変換信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05136694A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115267327A (zh) * | 2022-07-25 | 2022-11-01 | 青岛艾诺智能仪器有限公司 | 一种同步跟踪的谐波测量装置及方法 |
-
1991
- 1991-11-08 JP JP32141891A patent/JPH05136694A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115267327A (zh) * | 2022-07-25 | 2022-11-01 | 青岛艾诺智能仪器有限公司 | 一种同步跟踪的谐波测量装置及方法 |
| CN115267327B (zh) * | 2022-07-25 | 2023-04-11 | 青岛艾诺智能仪器有限公司 | 一种同步跟踪的谐波测量装置及方法 |
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