SU855732A1 - Регистр сдвига - Google Patents
Регистр сдвига Download PDFInfo
- Publication number
- SU855732A1 SU855732A1 SU792800917A SU2800917A SU855732A1 SU 855732 A1 SU855732 A1 SU 855732A1 SU 792800917 A SU792800917 A SU 792800917A SU 2800917 A SU2800917 A SU 2800917A SU 855732 A1 SU855732 A1 SU 855732A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- elements
- input
- inputs
- output
- outputs
- Prior art date
Links
Landscapes
- Shift Register Type Memory (AREA)
- Pulse Circuits (AREA)
Description
(54) РЕГИСТР СДВИГА
1
Изобретение относитс к вычислительной технике и может быть использовано при построении регистров сдвига.
Известен сдвигающий регистр, каж- . дый разр д чейки которого состоит нз двух синхронных элементов, а к первому элементу каждого разр да присоедин етс дополнительный расширитель из элементо1 И-ИЛИ. Регистр имеет общую шину установки нул и две шинУ сдвигающих импульсов, по одной из которых поступает пр мой сигнал, а по другой - инвертирс5ванный 11 .
Наиболее близким по технической сущности к изобретению вл етс однофазный двухтактный регистр с параллельно-последовательным сдвигом, содержащий разр дные шины и подключенные к ним разр дные чейки, кажда из которых выполнена из двух вхо .довых элементов И с инвертором на первом входе и соединены последовательно с элементом ИЛИ С2.
Недостатком таких сдвигающих регистров вл етс сложность схемного выполнени .
Цель изобретени - упрощение регистра сдвига.
Поставленна цель достигаетс тем,; что в регистре сдвига, содержащем чейки пам ти, кажда из KOTOJ JX выполнена на последовательно соединенных элементах ИЛИ и И, формирователь тактовых импульсов, первый и второй входы которого соединены соответственно с тактовой шиной и шиной сброса, вторые входы элементов И
10 четных чеек пам ти подключены к первому выходу формировател тактовых импульсов, ко второму выходу которого подсоединены вторые входы элементов И нечетных чеек пам ти, выход
15 элемента И каждой чейки пам ти :соединен с первым входом элемента ИЛИ 1данной чейки пам ти н с первым входом элемента ИЛИ последующей чейки пам ти.
20
Кроме того, формирователь тактовых импульсов содержит последовательно включенные первый элемент И, первый элемент ИЛИ и Т-тригг«р, элементы задержки , второй и третий элементы ИЛИ,
25 инвертор, второй и третий элементы И, выходы которых соединены с выходами формировател тактошлс импульсов, одни из входов второго и третьего элементов И подключены, соответст30 венно к выходам второго и третьего
элементов ИЛИ, первые входы которых соединены с выходами элементов задержки , а вторые входы - с выходами Т-триггера, другие входы второго и третьего элементов И подсоединены к выходу инвертора, вход которого подключен ко второму входу формировател тактовых импульсов и к одному из входов первого элемента И другой вход которого соединен с одним из выходов Т-триггера, второй вход первого элемента ИЛИ соединен с первым входом формировател тактовых импульсов.
На фиг.1 представлена функциональна схема предлагаемого регистра сдвига; на фиг. 2 - временна диаграмма работы регистра сдвига.
Регистр сдвига содержит чейки 1-4 пам ти, которые содержат элементы И 5 и элементы ИЛИ б , выходы 7-10 чеек 1-4 пам ти, формировател 11 тактовых импульсов, который содержит элементы ИЛИ 12-14, элементы И 15-17, элементы 18 и 19 задержки , инвертор 20, Т-триггер 21, тактова шина 22 и шина 23 сброса.
Работа регистра сдвига заключаетс в следующем.
При t поступает через вход регистра на элемент ИЛИ б чейки, пам ти импульс запуска (фиг.2,а).причем подача запускающего импульса засинхронизирована с наличием на выходе элемента И 16 (фиг.2,к) высокого потенциала, а на выходе элемента И 17 (фиг.2,и; низкого потенциала , на первом входе элемента И 5 чейки 1 пам ти по вл етс высокий .сигнал, что привод т к по влению сигнала на выходе элемента И 55 (фиг.2,М). С выхода 7 чейки 1 пам ти сигнал поступает на первый вход элемента или 6 этой чейки пам ти и поддерживает высокий уровень на выходе этого элемента ИЛИ (фиг.2,а) до тех пор, пока уровень сигнала на выходе элемента И 16 не уменьшитс . С выхода 7 сигнал черед элемент ИЛИ б поступает на первый вход элемента И 5 чейки 2 пам ти,но,поскольку на выходе элемента И 17 уровень сигнал низкий, то данна чейка пам ти не возбуждаетс .
При ti на вход 22 поступает тактовый импульс (фиг.2,6) и через элемент ИЛИ 12 - на вход Т-триггера 21 После окончани t. действи импульс ( фиг.|,Ь) уровни сигнала на выходе Т-триггера 21 мен ю11с (фиг.2Я13 К .Дл того, чтобы сигналы rfa выходах элементов И 16 и 17 были смещены др относительно друга на величину переходных процессов в чейке 2 пам ти регистра (элемента И 5) включены элементы 18 и 19 задержки, так что на выходе элемента ИЛИ 13 сигнал (фиг.2,е) уменьшаетс только при tj| , тогда как уровень на выходе элемента ИЛИ 14 возрастает при t,, . В соответствии с уровн ми сигнала (фиг.2,е,ж) измен етс уровень на выходе элемента И 16 (фиг.2,ч) и И 17 (фиг.2,л).
При t,,, когда уровень на выходе элемента И 17 возрастает, увеличиваетс уровень на выходе элемента И 5 чейки 2 пам ти (фиг.2,п) и элемента ИЛИ 6 чейки 1 пам ти (фиг.1,р ) .
При tji, уменьшаютс уровни сигнала на выходах элементов И 5, ИЛИ б чейки 1 пам ти.
При tg-t и происходит
аналогична ситуаци , за счет наложени двух тактовых сигналов. При. tg-t,o последующа чейка пам ти успевает возбудитьс , но врем задержки должно выбратьс таким, чтобы оно не превышало переходные процессы одной чейки пам ти, в противном случае будет возбуждатьс несколько чеек пам ти сразу, например две, хот данный регистр допускает возбуждение двух чеек пам ти одновременно , т.е. проскакивание сигнала с предыдущей чейки пам ти на две последующих . Главное, чтобы не было просккивани сразу на три чейки пам ти. Возбуждение второй чейки 2 пам ти устран етс автоматически за счет того, что высокий потенциал остаетс только на одном из выходов элементов И 15 и 17.
При t поступает на шину 23 и на входы элементов И 15 и инвертора 20 импульс -сброса (фиг.2,6). На выходе инвертора 20 (фиг.2,,) уровень падает , так же как и на выходах элементов И 16 и 17, что приводит к обесточиванию всех чеек пам ти регистра и информаци исчезает.
Поскольку дл ввода информации необходимо, чтобы высокий сигнал был на выходе элемента И 16, а при сбросе этого может не получитьс , поэтому сигнал с выхода элемента И 1 поступает на первый вход элемента ИЛИ 12, так, что, если при сбросе сигнал находитс на единичном выходе Т-триггера 21, то импульс сброса поступает на вход Т-триггера 21 и при t,4 переводит его в другое состо ние (фиг.2,д ие). После t регистр готов к приему информации.
Использование изобретени позвол ет уменьшить число элементов на разр д сдвигающего регистра.
Claims (2)
1. Регистр сдвига, содержащий чейки пам ти, кажда из -которых выполнена на последовательно соединенных элементах ИЛИ и И, формирователь тактовых импульсов, первый
и второй входы которого соединен
соответственно с тактовой шиной и шиной сброса,о тличающийс тем,что, с целью упрощени регистра сдвига, в нем вторые входы элементов И четных чеек пам ти подключены, к первому выходу формировател тактовых импульсов, ко второму выходу которого подсоединены вторые входы элементов И нечетных чеек пам ти, выход элемента И ка одой чейки пам ти соединен с первым входом элемента ИЛИ данной чейки и с первым входом элемента ИЛИ последующей чейки пам ти .
2. Регистр по п.1, отличающий с тем, iTO формирователь тактовых имлульсов содержит последовательно включенные первый элемент И, первый элемент ИЛИ и Т-триггер, элементы задержки, второй и третий элементы ИЛИ, инвертор, второй и третий элементы И, выходы которых соединены с выходами формировател тактовых импульсов, одни из входов «второго и третьего элементов И подключены соответственно к выходам второго и третьего элементов ИЛИ, первые входы которых соединены с выходами элементов эадержки, а вторые входы с выходами Т-триггера, другие входы второго и третьего элементов И подсоединены к выходу инвертора, вход которого подключен ко второму входу формировател тактовых импульсов и к одному из входов первого элемента
и, другой вход которого соединен
с одним из выходов Т-триггера, вто- . рой вход первого элемента ИЛИ соединен с первым входом формировател тактовых импульсов.
Источники информации,
прин тью во внимание при экспертизе
1.Букреев И.Н. и др. Микроэлектронные схемы цифровых устройств, М., Советское радио, 1975, с. 129138 .
2.то же, с. 139, рис. 4.10 (прототип).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792800917A SU855732A1 (ru) | 1979-07-24 | 1979-07-24 | Регистр сдвига |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792800917A SU855732A1 (ru) | 1979-07-24 | 1979-07-24 | Регистр сдвига |
Publications (1)
Publication Number | Publication Date |
---|---|
SU855732A1 true SU855732A1 (ru) | 1981-08-15 |
Family
ID=20842634
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU792800917A SU855732A1 (ru) | 1979-07-24 | 1979-07-24 | Регистр сдвига |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU855732A1 (ru) |
-
1979
- 1979-07-24 SU SU792800917A patent/SU855732A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5361290A (en) | Clock generating circuit for use in single chip microcomputer | |
SU855732A1 (ru) | Регистр сдвига | |
SU671034A1 (ru) | Делитель частоты импульсов на семь | |
SU594530A1 (ru) | Ячейка пам ти дл регистра сдвига | |
JP3103746B2 (ja) | 半導体遅延装置 | |
SU682950A1 (ru) | Регистр сдвига | |
SU583480A1 (ru) | Параллельный однофазный регистр | |
SU652618A1 (ru) | Ячейка пам ти сдвигового регистра | |
SU488344A1 (ru) | Реверсивный распределитель | |
SU1462282A1 (ru) | Устройство дл генерировани синхроимпульсов | |
JP2978643B2 (ja) | クロック分周回路 | |
SU869004A1 (ru) | Устройство дл задержки импульсов | |
SU580634A1 (ru) | Умножитель частоты импульсов | |
SU511722A1 (ru) | Распределитель импульсов | |
SU1075413A1 (ru) | Делитель частоты с переменным коэффициентом делени | |
SU961151A1 (ru) | Недвоичный синхронный счетчик | |
SU483792A1 (ru) | Распредитель импульсов | |
SU1660142A1 (ru) | Генератор импульсов | |
SU455469A1 (ru) | Расширитель импульсов | |
SU467490A1 (ru) | Устройство поэлементного фазировани приемников дискретных сигналов | |
SU834852A2 (ru) | Генератор радиоимпульсов со случай-НыМи пАРАМЕТРАМи | |
SU1113840A1 (ru) | Устройство дл формировани символов | |
SU928635A1 (ru) | Преобразователь кода во временной интервал | |
JPS61243527A (ja) | ビツトバツフア回路 | |
SU410555A1 (ru) |