JPS61243527A - ビツトバツフア回路 - Google Patents
ビツトバツフア回路Info
- Publication number
- JPS61243527A JPS61243527A JP60084201A JP8420185A JPS61243527A JP S61243527 A JPS61243527 A JP S61243527A JP 60084201 A JP60084201 A JP 60084201A JP 8420185 A JP8420185 A JP 8420185A JP S61243527 A JPS61243527 A JP S61243527A
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- JP
- Japan
- Prior art keywords
- output
- phase
- clock
- phase difference
- write
- Prior art date
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- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、同一周波数で相互に独立した書込みクロック
と読出しクロックによって入力データの書込みおよび読
出しを行なうビットバッファ回路に関する。
と読出しクロックによって入力データの書込みおよび読
出しを行なうビットバッファ回路に関する。
発明の概要
本発明は、同一周波数の相互に独立した書込みクロック
と読出しクロックによって入力データの書込みおよび読
出しを行なうビットバッファ回路において、 先ず最初に入力データと出力データの位相差が比較的大
きい第１の位相差以上になるように設定しておき、その
後は書込み位相と出力位相が上記第１の位相差よりも小
さい第２の位相差内に近接するまで安定して動作できる
ようにしたものである。
と読出しクロックによって入力データの書込みおよび読
出しを行なうビットバッファ回路において、 先ず最初に入力データと出力データの位相差が比較的大
きい第１の位相差以上になるように設定しておき、その
後は書込み位相と出力位相が上記第１の位相差よりも小
さい第２の位相差内に近接するまで安定して動作できる
ようにしたものである。
クロック制御が頻繁に発生することを防＋ｈ Ｉ。
て、長期間安定した動作ができるという効果がある。
従来技術
従来のビット／へツファ回路は、書込みデータと読出し
データの位相差がある一定の位相差内に近接したときに
は、書込みまたは読出しクロックの一方を制御するよう
にしている。
データの位相差がある一定の位相差内に近接したときに
は、書込みまたは読出しクロックの一方を制御するよう
にしている。
従って、上記一定の位相差が小さ過ぎると書込み位相と
読出し位相が近接し過ぎて、書込み信号が安定する前に
読出されてデータエラー等を発生するおそれがあり、ま
た位相ジッタによって読出しデータの欠落やダブリを発
生するという欠点がある。一方、大きすぎる位相差でク
ロック制御を行なうと、クロック制御が頻繁に行なわれ
て、その度毎にデータエラーが発生することになる。
読出し位相が近接し過ぎて、書込み信号が安定する前に
読出されてデータエラー等を発生するおそれがあり、ま
た位相ジッタによって読出しデータの欠落やダブリを発
生するという欠点がある。一方、大きすぎる位相差でク
ロック制御を行なうと、クロック制御が頻繁に行なわれ
て、その度毎にデータエラーが発生することになる。
発明が解決しようとする問題点
本発明は、上述の状来の欠点を解決し、初期設定で書込
み、読出しの位相差を比較的大きい位相差にしておいて
、その後は書込み読出しの位相差が比較的小さい位相差
内に近接するまでは位相制御しないようにして、位相制
御が頻発しないようにする。
み、読出しの位相差を比較的大きい位相差にしておいて
、その後は書込み読出しの位相差が比較的小さい位相差
内に近接するまでは位相制御しないようにして、位相制
御が頻発しないようにする。
問題点を解決するための手段
本発明のビットバッファ回路は、入力信号のビット間隔
で入力される書込みクロックをカウント。
で入力される書込みクロックをカウント。
し、書込みクロックの入力ごとに複数の出力端子に順次
出力パルスを出す第１のリングカウンタと、 データ入力端子を並列に接続し、前記第１のリングカウ
ンタの各段の出力パルスをそれぞれのクロック入力端子
に接続した複数の書込みレジスタと、 前記書込みクロックとは独立な読出しクロックをカウン
トして複数の出力端子に順次出力パルスを出す第２のリ
ングカウンタと、 前記複数の書込みレジスタの出力をそれぞれデータ入力
端子に接続しクロック入力端子にはそれぞれ前記第２の
リングカウンタの各段の出力パルスが入力される複数の
読出しレジスタと、該複数の読出しレジスタの出力信号
を前記第２のリングカウンタの出力によって順次選択出
力するセレクタと、 前記第１と第２のリングカウンタの出力位相を比較する
ための位相比較器とを備えて、前記第１と第２のリング
カウンタの位相差が比較的大きい第１の位相差内に近接
したときは第１または第２のリングカウンタの出力位相
を制御することによって第１の位相差以上の位相差に制
御し、その後は上記第１の位相差よりも小さい第２の位
相差内に近接したときにのみ位相制御するようにして前
記問題点を解決する。
出力パルスを出す第１のリングカウンタと、 データ入力端子を並列に接続し、前記第１のリングカウ
ンタの各段の出力パルスをそれぞれのクロック入力端子
に接続した複数の書込みレジスタと、 前記書込みクロックとは独立な読出しクロックをカウン
トして複数の出力端子に順次出力パルスを出す第２のリ
ングカウンタと、 前記複数の書込みレジスタの出力をそれぞれデータ入力
端子に接続しクロック入力端子にはそれぞれ前記第２の
リングカウンタの各段の出力パルスが入力される複数の
読出しレジスタと、該複数の読出しレジスタの出力信号
を前記第２のリングカウンタの出力によって順次選択出
力するセレクタと、 前記第１と第２のリングカウンタの出力位相を比較する
ための位相比較器とを備えて、前記第１と第２のリング
カウンタの位相差が比較的大きい第１の位相差内に近接
したときは第１または第２のリングカウンタの出力位相
を制御することによって第１の位相差以上の位相差に制
御し、その後は上記第１の位相差よりも小さい第２の位
相差内に近接したときにのみ位相制御するようにして前
記問題点を解決する。
発明の実施例
次に、本発明について、図面を参照して詳細に説明する
。
。
図は、本発明の一実施例を示すブロック図である。すな
わち、データ入力端子ｌから入力される入力信号をＮ個
の書込みレジスタ７のデータ入力端子りに並列に入力さ
せる。そして、書込みクロック入力端子２から入力され
る書込みクロック（入力信号のビット間隔で入力される
）をＮ段の第１のリングカウンタ４でカウントしてＮ分
周し、複数の出力端子に１クロツクずつ位相差を持つＮ
個の出力パルスを出力し、その各段の出力パルスを前記
複数の書込みレジスタ７のクロック入力端子に順次印加
する。従って、複数の書込みレジスタ７からは、書込み
クロック幅のＮ倍の幅を持つデータが１ビット幅ずつず
れて順次出力される。
わち、データ入力端子ｌから入力される入力信号をＮ個
の書込みレジスタ７のデータ入力端子りに並列に入力さ
せる。そして、書込みクロック入力端子２から入力され
る書込みクロック（入力信号のビット間隔で入力される
）をＮ段の第１のリングカウンタ４でカウントしてＮ分
周し、複数の出力端子に１クロツクずつ位相差を持つＮ
個の出力パルスを出力し、その各段の出力パルスを前記
複数の書込みレジスタ７のクロック入力端子に順次印加
する。従って、複数の書込みレジスタ７からは、書込み
クロック幅のＮ倍の幅を持つデータが１ビット幅ずつず
れて順次出力される。
上記複数の書込みレジスタ７の出力をそれぞれ複数の読
出しレジスタ８のデータ入力端子に入力させ、複数の読
出しレジスタ８のクロック入力端子にはそれぞれ第２の
リングカウンタ５の各段の出力パルスを印加する。
出しレジスタ８のデータ入力端子に入力させ、複数の読
出しレジスタ８のクロック入力端子にはそれぞれ第２の
リングカウンタ５の各段の出力パルスを印加する。
第２のリングカウンタ５は、読出しクロック入力端子３
から入力される（入力クロックと同一周波数で独立した
）読出しクロックをカウントしてＮ分周し、複数の出力
端子に１クロツクずつ位相差を持つＮ個の出力パルスを
出力し、その各段の出力パルスを複数の読出しレジスタ
８のクロック入力端子に順次印加する。従って、複数の
読出しレジスタ８からはそれぞれＮビット幅のデータが
１ビット幅ずつずれて出力される。そして、セレクタ９
が第２のリングカウンタ５の各段の出力によって複数の
読出しレジスタ８の出力を順次切替え選択してデータ出
力端子ｌＯに出力することにより、データ出力端子ｌＯ
からは入力信号に対しである位相差を持った信号が読出
しクロックに同期して出力される。入力信号と出力信号
の位相差は、第１と第２のリングカウンタ４，５の位相
差と同じである。従って、第１または第２のリングカウ
ンタの位相を制御することによって入力信号と出力信号
の位相差を任意に設定することができる。
から入力される（入力クロックと同一周波数で独立した
）読出しクロックをカウントしてＮ分周し、複数の出力
端子に１クロツクずつ位相差を持つＮ個の出力パルスを
出力し、その各段の出力パルスを複数の読出しレジスタ
８のクロック入力端子に順次印加する。従って、複数の
読出しレジスタ８からはそれぞれＮビット幅のデータが
１ビット幅ずつずれて出力される。そして、セレクタ９
が第２のリングカウンタ５の各段の出力によって複数の
読出しレジスタ８の出力を順次切替え選択してデータ出
力端子ｌＯに出力することにより、データ出力端子ｌＯ
からは入力信号に対しである位相差を持った信号が読出
しクロックに同期して出力される。入力信号と出力信号
の位相差は、第１と第２のリングカウンタ４，５の位相
差と同じである。従って、第１または第２のリングカウ
ンタの位相を制御することによって入力信号と出力信号
の位相差を任意に設定することができる。
第１と第２のリングカウンタ４，５の位相差は、位相比
較器６によって検出され、ある一定位相差内に近接した
ときは第２のリングカウンタ５をリセットすることによ
って一定以上の位相差とすることができる。
較器６によって検出され、ある一定位相差内に近接した
ときは第２のリングカウンタ５をリセットすることによ
って一定以上の位相差とすることができる。
本実施例においては、先ず、第１と第２のリングカウン
タ４．５の位相差が位相比較器６によって検出され、そ
の位相差が比較的大きい第１の位相差Ｔｌ （例えば
、Ｎ／２−１ビット幅）内であるときは第２のリングカ
ウンタ５をリセットすることによって第２のリングカウ
ンタ５の出力位相をずらせて入力信号と出力信号の位相
差がほぼＮ／２ビット程度になるように設定し、その後
は、上記第１の位相差よりも小さい第２の位相差Ｔ２
（例えば１７２ビット幅）内に近接するまでは、位相
制御を行なわないようにする。第１の位相差Ｔｌは大き
いので、最初はクロック制御が発生し易く、各書込みレ
ジスタ７の書込みから対応する読出しレジスタ８の読出
しまでに充分な時間幅を持たせることができる。従って
安定した読出しが可能である。また、その後は、第１と
第２のリングカウンタ４，５の位相差が第２の位相差内
に近接するまでは位相制御がかからないので、クロック
制御が頻発することはない。従って、クロック制御の頻
発によるデータ誤りを防止することができるという効果
がある。
タ４．５の位相差が位相比較器６によって検出され、そ
の位相差が比較的大きい第１の位相差Ｔｌ （例えば
、Ｎ／２−１ビット幅）内であるときは第２のリングカ
ウンタ５をリセットすることによって第２のリングカウ
ンタ５の出力位相をずらせて入力信号と出力信号の位相
差がほぼＮ／２ビット程度になるように設定し、その後
は、上記第１の位相差よりも小さい第２の位相差Ｔ２
（例えば１７２ビット幅）内に近接するまでは、位相
制御を行なわないようにする。第１の位相差Ｔｌは大き
いので、最初はクロック制御が発生し易く、各書込みレ
ジスタ７の書込みから対応する読出しレジスタ８の読出
しまでに充分な時間幅を持たせることができる。従って
安定した読出しが可能である。また、その後は、第１と
第２のリングカウンタ４，５の位相差が第２の位相差内
に近接するまでは位相制御がかからないので、クロック
制御が頻発することはない。従って、クロック制御の頻
発によるデータ誤りを防止することができるという効果
がある。
発明の効果
以上のように、本発明においては、最初に書込み位相と
読出し位相とを比較的大きい位相差に設定し、その後は
比較的小さい位相差内に近接するまで位相制御を行なわ
ないように構成したから、クロック制御が頻発してデー
タ誤りを発生することを防止し、安定したバッファ動作
ができるという効果がある。
読出し位相とを比較的大きい位相差に設定し、その後は
比較的小さい位相差内に近接するまで位相制御を行なわ
ないように構成したから、クロック制御が頻発してデー
タ誤りを発生することを防止し、安定したバッファ動作
ができるという効果がある。
【図面の簡単な説明】
図は本発明の一実施例を示すブロック図である。
図において、ｌ：データ入力端子、２：書込みクロック
入力端子、３：続出しクロック入力端子、４：第１のリ
ングカウンタ、５：第２のリングカウンタ、６：位相比
較器、７：書込みレジスタ、８：読出しレジスタ、９：
セレクタ、データ出力端子。
入力端子、３：続出しクロック入力端子、４：第１のリ
ングカウンタ、５：第２のリングカウンタ、６：位相比
較器、７：書込みレジスタ、８：読出しレジスタ、９：
セレクタ、データ出力端子。
Claims (1)
- 【特許請求の範囲】 入力信号のビット間隔で入力される書込みクロックをカ
ウントし、書込みクロックの入力ごとに複数の出力端子
に順次出力パルスを出す第１のリングカウンタと、 データ入力端子を並列に接続し、前記第１のリングカウ
ンタの各段の出力パルスをそれぞれのクロック入力端子
に接続した複数の書込みレジスタと、 前記書込みクロックとは独立な読出しクロックをカウン
トして複数の出力端子に順次出力パルスを出す第２のリ
ングカウンタと、 前記複数の書込みレジスタの出力をそれぞれデータ入力
端子に接続しクロック入力端子にはそれぞれ前記第２の
リングカウンタの各段の出力パルスが入力される複数の
読出しレジスタと、該複数の読出しレジスタの出力信号
を前記第２のリングカウンタの出力によって順次選択出
力するセレクタと、 前記第１と第２のリングカウンタの出力位相を比較する
ための位相比較器とを備えて、 前記第１と第２のリングカウンタの位相差が比較的大き
い第１の位相差内に近接したときは第１または第２のリ
ングカウンタの出力位相を制御することによって第１の
位相差以上の位相差に制御し、その後は上記第１の位相
差よりも小さい第２の位相差内に近接したときにのみ位
相制御することを特徴とするビットバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60084201A JPH07120255B2 (ja) | 1985-04-19 | 1985-04-19 | ビットバッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60084201A JPH07120255B2 (ja) | 1985-04-19 | 1985-04-19 | ビットバッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61243527A true JPS61243527A (ja) | 1986-10-29 |
| JPH07120255B2 JPH07120255B2 (ja) | 1995-12-20 |
Family
ID=13823862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60084201A Expired - Lifetime JPH07120255B2 (ja) | 1985-04-19 | 1985-04-19 | ビットバッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120255B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63197136A (ja) * | 1987-02-12 | 1988-08-16 | Fujitsu Ltd | クロツク乗り換え回路 |
| JPH01126723A (ja) * | 1987-11-11 | 1989-05-18 | Nec Corp | メモリ回路 |
| WO1994021062A1 (en) * | 1993-03-04 | 1994-09-15 | Apple Computer, Inc. | End of packet detector and resynchronizer for serial data buses |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5075341A (ja) * | 1973-11-02 | 1975-06-20 | ||
| JPS5573981A (en) * | 1978-11-27 | 1980-06-04 | Sony Corp | Memory control circuit |
| JPS59125141A (ja) * | 1983-01-04 | 1984-07-19 | Nec Corp | バツフアメモリ回路 |
-
1985
- 1985-04-19 JP JP60084201A patent/JPH07120255B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5075341A (ja) * | 1973-11-02 | 1975-06-20 | ||
| JPS5573981A (en) * | 1978-11-27 | 1980-06-04 | Sony Corp | Memory control circuit |
| JPS59125141A (ja) * | 1983-01-04 | 1984-07-19 | Nec Corp | バツフアメモリ回路 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63197136A (ja) * | 1987-02-12 | 1988-08-16 | Fujitsu Ltd | クロツク乗り換え回路 |
| JPH0559622B2 (ja) * | 1987-02-12 | 1993-08-31 | Fujitsu Ltd | |
| JPH01126723A (ja) * | 1987-11-11 | 1989-05-18 | Nec Corp | メモリ回路 |
| WO1994021062A1 (en) * | 1993-03-04 | 1994-09-15 | Apple Computer, Inc. | End of packet detector and resynchronizer for serial data buses |
| US5493570A (en) * | 1993-03-04 | 1996-02-20 | Apple Computer, Inc. | End of packet detector and resynchronizer for serial data buses |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07120255B2 (ja) | 1995-12-20 |
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