JPH05113467A - エツジ発生回路 - Google Patents
エツジ発生回路Info
- Publication number
- JPH05113467A JPH05113467A JP3275507A JP27550791A JPH05113467A JP H05113467 A JPH05113467 A JP H05113467A JP 3275507 A JP3275507 A JP 3275507A JP 27550791 A JP27550791 A JP 27550791A JP H05113467 A JPH05113467 A JP H05113467A
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- JP
- Japan
- Prior art keywords
- edge
- delay line
- signal
- timing data
- output
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Abstract
(57)【要約】
【目的】 高価なディレイラインを削減すると共に、回
路規模を縮小したものである。 【構成】 デ−タレジスタ毎に設定されたエッジタイミ
ングデ−タとカウンタのカウント値が一致したときに各
比較器がＯＲゲ−トに出力する信号に基づいてエッジ信
号を発生するエッジ発生回路において、前記ＯＲゲ−ト
の出力に接続されたディレイラインと、このディレイラ
インに任意の遅延量を前記タイミングデ−タ毎に設定す
る記憶回路とを設けている。
路規模を縮小したものである。 【構成】 デ−タレジスタ毎に設定されたエッジタイミ
ングデ−タとカウンタのカウント値が一致したときに各
比較器がＯＲゲ−トに出力する信号に基づいてエッジ信
号を発生するエッジ発生回路において、前記ＯＲゲ−ト
の出力に接続されたディレイラインと、このディレイラ
インに任意の遅延量を前記タイミングデ−タ毎に設定す
る記憶回路とを設けている。
Description
【０００１】
【産業上の利用分野】本発明は、２レ−トにわたってタ
イミングエッジを発生することができるエッジ発生回路
に関し、更に詳しくは、回路規模の縮小化と得られるエ
ッジ信号のジッタを押さえたエッジ発生回路に関する。
イミングエッジを発生することができるエッジ発生回路
に関し、更に詳しくは、回路規模の縮小化と得られるエ
ッジ信号のジッタを押さえたエッジ発生回路に関する。
【０００２】
【従来の技術】図３は、従来のエッジ発生回路の構成ブ
ロック図である。図中、１はタイミングエッジＳ1*を発
生する第１のエッジ発生部、２はタイミングエッジＳ2*
を発生する第２のエッジ発生部、３はＯＲゲ−トで、第
１、第２のエッジ発生部１、２から入力されるタイミン
グエッジＳ1,2*に基づいてエッジ信号Ｓe を発生し、Ｒ
Ｓフリップフロップ（図省略）をセット若しくはリセッ
トする。
ロック図である。図中、１はタイミングエッジＳ1*を発
生する第１のエッジ発生部、２はタイミングエッジＳ2*
を発生する第２のエッジ発生部、３はＯＲゲ−トで、第
１、第２のエッジ発生部１、２から入力されるタイミン
グエッジＳ1,2*に基づいてエッジ信号Ｓe を発生し、Ｒ
Ｓフリップフロップ（図省略）をセット若しくはリセッ
トする。
【０００３】第１のエッジ部１において、１１はカウン
タで、クロック端子に入力されるクロック信号ＣＬＫに
基づいて時間を計数し、Ｑ端子より比較器１２のＡ端子
に計数値を出力する。１３はタイミングエッジＳ1*を発
生する時間のエッジタイミングデ−タが記憶されている
デ−タレジスタで、カウンタ１１の計数するクロックを
単位に設定されたエッジタイミングデ−タを比較器１２
のＢ端子に出力する。
タで、クロック端子に入力されるクロック信号ＣＬＫに
基づいて時間を計数し、Ｑ端子より比較器１２のＡ端子
に計数値を出力する。１３はタイミングエッジＳ1*を発
生する時間のエッジタイミングデ−タが記憶されている
デ−タレジスタで、カウンタ１１の計数するクロックを
単位に設定されたエッジタイミングデ−タを比較器１２
のＢ端子に出力する。
【０００４】比較器１２は、Ａ端子に入力されたデ−タ
レジスタ１３のエッジタイミングデ−タとＢ端子に入力
されたカウンタ１１の計数値が一致した時に信号Ｓ1 を
ディレイライン１４に出力する。ディレイライン１４
は、デ−タレジスタ１５からのエッジタイミングデ−タ
によって遅延時間が設定されるようになっていて、信号
Ｓ1 をエッジタイミングデ−タに基づいて遅延してＯＲ
ゲ−ト３の一方の入力端子に出力する。
レジスタ１３のエッジタイミングデ−タとＢ端子に入力
されたカウンタ１１の計数値が一致した時に信号Ｓ1 を
ディレイライン１４に出力する。ディレイライン１４
は、デ−タレジスタ１５からのエッジタイミングデ−タ
によって遅延時間が設定されるようになっていて、信号
Ｓ1 をエッジタイミングデ−タに基づいて遅延してＯＲ
ゲ−ト３の一方の入力端子に出力する。
【０００５】カウンタ１１の計数値及びデ−タレジスタ
１３のデ−タ値は、２レ−ト毎にクリア信号ＣＬＡによ
ってクリヤ及びデ−タがセットされるようになってい
る。このため、テストレ−ト信号Ｓr によって２レ−ト
毎にカウンタ１１は“０”になり、デ−タレジスタ１３
は、そのレ−トの新たな値が設定される。尚、第２のエ
ッジ発生部２は、第１のエッジ発生部１の構成と異なる
ところはなく、ディレイライン２４で遅延された信号Ｓ
2 をＯＲゲ−ト３のもう一方の入力端子に出力するよう
になっている。但し、第１のエッジ発生部１と第２のエ
ッジ発生部２は、交互に動作する。２１はカウンタ、２
２は比較器、２３、２５はデ−タレジスタである。
１３のデ−タ値は、２レ−ト毎にクリア信号ＣＬＡによ
ってクリヤ及びデ−タがセットされるようになってい
る。このため、テストレ−ト信号Ｓr によって２レ−ト
毎にカウンタ１１は“０”になり、デ−タレジスタ１３
は、そのレ−トの新たな値が設定される。尚、第２のエ
ッジ発生部２は、第１のエッジ発生部１の構成と異なる
ところはなく、ディレイライン２４で遅延された信号Ｓ
2 をＯＲゲ−ト３のもう一方の入力端子に出力するよう
になっている。但し、第１のエッジ発生部１と第２のエ
ッジ発生部２は、交互に動作する。２１はカウンタ、２
２は比較器、２３、２５はデ−タレジスタである。
【０００６】
【発明が解決しようとする課題】このような従来のタイ
ミング発生回路は、２組のエッジ発生回路毎にディレイ
ラインを設けて、その出力をＯＲゲ−トから得るように
したものであるため回路規模が大形化になってしまう。
また、ディレイライン毎の設定誤差があるために出力さ
れるエッジ信号にジッタが生じてしまう。
ミング発生回路は、２組のエッジ発生回路毎にディレイ
ラインを設けて、その出力をＯＲゲ−トから得るように
したものであるため回路規模が大形化になってしまう。
また、ディレイライン毎の設定誤差があるために出力さ
れるエッジ信号にジッタが生じてしまう。
【０００７】本発明は、このような点に鑑みてなされた
もので、エッジタイミングデ−タを記憶する記憶回路を
設けることで、エッジ発生部のディレイラインを共通化
し、安価な構成で回路規模を縮小するとともに、ジッタ
の発生を押さえることができるエッジ発生回路を提供す
ることを目的としている。
もので、エッジタイミングデ−タを記憶する記憶回路を
設けることで、エッジ発生部のディレイラインを共通化
し、安価な構成で回路規模を縮小するとともに、ジッタ
の発生を押さえることができるエッジ発生回路を提供す
ることを目的としている。
【０００８】
【課題を解決するための手段】このような目的を達成す
るために、本発明は、デ−タレジスタ毎に設定されたエ
ッジタイミングデ−タとカウンタのカウント値が一致し
たときに各比較器がＯＲゲ−トに出力する信号に基づい
てエッジ信号を発生するエッジ発生回路において、前記
ＯＲゲ−トの出力に接続されたディレイラインと、この
ディレイラインに任意の遅延量を前記エッジタイミング
デ−タ毎に設定する記憶回路と、を設けたことを特徴と
している。
るために、本発明は、デ−タレジスタ毎に設定されたエ
ッジタイミングデ−タとカウンタのカウント値が一致し
たときに各比較器がＯＲゲ−トに出力する信号に基づい
てエッジ信号を発生するエッジ発生回路において、前記
ＯＲゲ−トの出力に接続されたディレイラインと、この
ディレイラインに任意の遅延量を前記エッジタイミング
デ−タ毎に設定する記憶回路と、を設けたことを特徴と
している。
【０００９】
【作用】本発明の各構成要素は次のような作用をする。
ディレイラインは、ＯＲゲ−トの出力信号を記憶回路の
デ−タに基づいて一定時間遅延する。記憶回路は、カウ
ンタが設定できる時間以下の範囲を設定するエッジタイ
ミングデ−タが記憶され、エッジ信号を高精度に設定す
る。
ディレイラインは、ＯＲゲ−トの出力信号を記憶回路の
デ−タに基づいて一定時間遅延する。記憶回路は、カウ
ンタが設定できる時間以下の範囲を設定するエッジタイ
ミングデ−タが記憶され、エッジ信号を高精度に設定す
る。
【００１０】
【実施例】以下、図面を用いて本発明の一実施例を詳細
に説明する。図１は、本発明のエッジ発生回路の一実施
例を説明する構成ブロック図である。図中、図１と同一
作用をするものは同一符号を付けて説明する。４はＦｉ
Ｆｏ４１とＤ型フリップフロップ４２とで構成された記
憶回路で、ディレイライン５の遅延時間を設定する。
に説明する。図１は、本発明のエッジ発生回路の一実施
例を説明する構成ブロック図である。図中、図１と同一
作用をするものは同一符号を付けて説明する。４はＦｉ
Ｆｏ４１とＤ型フリップフロップ４２とで構成された記
憶回路で、ディレイライン５の遅延時間を設定する。
【００１１】ＦｉＦｏ４１とデ−タレジスタ１３、２３
は、ＣＰＵ（図省略）からのエッジタイミングデ−タに
よって遅延時間が設定されるようになっていて、この場
合は、デ−タレジスタ１３、２３が上位１６ビット（Ｄ
23〜Ｄ8）で設定され、ＦｉＦｏ４１が下位８ビット
（Ｄ7 〜Ｄ0 ）で設定されるようになっている。ＦｉＦ
ｏ４１のエッジタイミングデ−タは、テストレ−ト信号
Ｓによってに書き込まれ、ディレイライン５の出力する
エッジ信号によってＤ型フリップフロップ４２に読み出
される。
は、ＣＰＵ（図省略）からのエッジタイミングデ−タに
よって遅延時間が設定されるようになっていて、この場
合は、デ−タレジスタ１３、２３が上位１６ビット（Ｄ
23〜Ｄ8）で設定され、ＦｉＦｏ４１が下位８ビット
（Ｄ7 〜Ｄ0 ）で設定されるようになっている。ＦｉＦ
ｏ４１のエッジタイミングデ−タは、テストレ−ト信号
Ｓによってに書き込まれ、ディレイライン５の出力する
エッジ信号によってＤ型フリップフロップ４２に読み出
される。
【００１２】一方、デ−タレジスタ１３、２３に設定さ
れた上位１６ビットのエッジタイミングデ−タは、Ｑ端
子より比較器１２、２２に出力される。比較器１２、２
２は、このエッジタイミングデ−タとカウンタ１１、２
１の計数値が一致した時に、信号Ｓ1,2 をＯＲゲ−ト３
に出力する。
れた上位１６ビットのエッジタイミングデ−タは、Ｑ端
子より比較器１２、２２に出力される。比較器１２、２
２は、このエッジタイミングデ−タとカウンタ１１、２
１の計数値が一致した時に、信号Ｓ1,2 をＯＲゲ−ト３
に出力する。
【００１３】ＯＲゲ−ト３の出力は、Ｄ型フリップフロ
ップ４２のクロック端子に接続されると共に、遅延線５
１を介してディレイライン５に接続されている。Ｄ型フ
リップフロップ４２は、ＯＲゲ−ト３の出力信号Ｓ3 が
入力されると、ＦｉＦｏ４１から読み込んだエッジタイ
ミングデ−タをディレイライン５に出力する。遅延線５
１は、Ｄ型フリップフロップ４２のＱ出力がディレイラ
イン５に出力されるまでＯＲゲ−トの出力信号Ｓ3 を保
持していて、ディレイライン５にエッジタイミングデ−
タが設定された状態になった時に、出力信号Ｓ3 を出力
する。
ップ４２のクロック端子に接続されると共に、遅延線５
１を介してディレイライン５に接続されている。Ｄ型フ
リップフロップ４２は、ＯＲゲ−ト３の出力信号Ｓ3 が
入力されると、ＦｉＦｏ４１から読み込んだエッジタイ
ミングデ−タをディレイライン５に出力する。遅延線５
１は、Ｄ型フリップフロップ４２のＱ出力がディレイラ
イン５に出力されるまでＯＲゲ−トの出力信号Ｓ3 を保
持していて、ディレイライン５にエッジタイミングデ−
タが設定された状態になった時に、出力信号Ｓ3 を出力
する。
【００１４】図２は、本発明のタイミング発生回路の動
作を説明するためのタイミングチャ−トで、（Ａ）はテ
ストレ−ト信号Ｓr 、（Ｂ）はカウンタ１１の計数値、
（Ｃ）はカウンタ２１の計数値、（Ｄ）は比較器１２の
出力信号Ｓ1 、（Ｅ）は比較器２２の出力信号Ｓ3 、
（Ｆ）はＯＲゲ−ト３の出力信号Ｓ3 、（Ｇ）はディレ
イライン５の出力するエッジ信号Ｓe 、（Ｈ）はＦｉＦ
ｏ４１に書き込まれるエッジタイミングデ−タＤＴi
（i=1 〜n)、（Ｉ）はＦｉＦｏ４１のＱ1 出力、（Ｊ）
はＤ型フリップフロップ４２のＱ2 出力である。
作を説明するためのタイミングチャ−トで、（Ａ）はテ
ストレ−ト信号Ｓr 、（Ｂ）はカウンタ１１の計数値、
（Ｃ）はカウンタ２１の計数値、（Ｄ）は比較器１２の
出力信号Ｓ1 、（Ｅ）は比較器２２の出力信号Ｓ3 、
（Ｆ）はＯＲゲ−ト３の出力信号Ｓ3 、（Ｇ）はディレ
イライン５の出力するエッジ信号Ｓe 、（Ｈ）はＦｉＦ
ｏ４１に書き込まれるエッジタイミングデ−タＤＴi
（i=1 〜n)、（Ｉ）はＦｉＦｏ４１のＱ1 出力、（Ｊ）
はＤ型フリップフロップ４２のＱ2 出力である。
【００１５】(1) テストレ−ト信号Ｓr の入力によっ
て、ＦｉＦｏ４１は、エッジタイミングデ−タＤＴ1 が
書き込まれる。 (2) カウンタ１１は、テストレ−ト信号Ｓr の入力によ
って計数を開始し、この計数値を比較器１２のＡ端子に
出力する。 (3) 比較器１２は、カウンタ１１の計数値がＢ端子に入
力ているデ−タレジスタ１３のタイミングデ−タに一致
した時、信号Ｓ1 をＯＲゲ−ト３に出力する。
て、ＦｉＦｏ４１は、エッジタイミングデ−タＤＴ1 が
書き込まれる。 (2) カウンタ１１は、テストレ−ト信号Ｓr の入力によ
って計数を開始し、この計数値を比較器１２のＡ端子に
出力する。 (3) 比較器１２は、カウンタ１１の計数値がＢ端子に入
力ているデ−タレジスタ１３のタイミングデ−タに一致
した時、信号Ｓ1 をＯＲゲ−ト３に出力する。
【００１６】(4) ＯＲゲ−ト３は、比較器１２の出力信
号Ｓ1 に基づいた信号Ｓ3 をＤ型フリップフロップ４２
と遅延線に出力する。Ｄ型フリップフロップ４２は、ク
ロック端子に入力されるＯＲゲ−ト３の信号Ｓ3によっ
て、Ｑ2 出力をディレイライン５に出力する。尚、この
時、最初のエッジタイミングデ−タＤＴ1 は、最初のテ
ストレ−ト信号Ｓr によってＦｉＦｏ４１から読み出さ
れた状態になっていて、特に、読み出しクロック、この
場合は、エッジ信号Ｓe は必要としない。 (5) ディレイライン５は、Ｄ型フリップフロップ４２の
Ｑ出力に基づいてＯＲゲ−ト３の出力信号Ｓ3 を遅延
し、エッジ信号Ｓe をＦｉＦｏ４１とＲＳフリップフロ
ップ（図省略）に出力する。
号Ｓ1 に基づいた信号Ｓ3 をＤ型フリップフロップ４２
と遅延線に出力する。Ｄ型フリップフロップ４２は、ク
ロック端子に入力されるＯＲゲ−ト３の信号Ｓ3によっ
て、Ｑ2 出力をディレイライン５に出力する。尚、この
時、最初のエッジタイミングデ−タＤＴ1 は、最初のテ
ストレ−ト信号Ｓr によってＦｉＦｏ４１から読み出さ
れた状態になっていて、特に、読み出しクロック、この
場合は、エッジ信号Ｓe は必要としない。 (5) ディレイライン５は、Ｄ型フリップフロップ４２の
Ｑ出力に基づいてＯＲゲ−ト３の出力信号Ｓ3 を遅延
し、エッジ信号Ｓe をＦｉＦｏ４１とＲＳフリップフロ
ップ（図省略）に出力する。
【００１７】(6) ＦｉＦｏ４１は、ディレイライン５の
出力するエッジ信号Ｓe によってエッジタイミングデ−
タが読み出される。
出力するエッジ信号Ｓe によってエッジタイミングデ−
タが読み出される。
【００１８】(7) 第２のテストレ−ト信号Ｓr が入力さ
れると、カウンタ２１は、計数を開始し、計数値を比較
器２２のＡ端子に出力する。一方、ＦｉＦｏ４１は、エ
ッジタイミングデ−タＤＴ2 が書き込まれ、そのまま、
Ｑ端子からＤ型フリップフロップ４２に出力する。 (8) 比較器２２は、カウンタ２１の計数値がＢ端子に入
力ているデ−タレジスタ２３のエッジタイミングデ−タ
に一致した時、信号Ｓ2 をＯＲゲ−ト３に出力する。
れると、カウンタ２１は、計数を開始し、計数値を比較
器２２のＡ端子に出力する。一方、ＦｉＦｏ４１は、エ
ッジタイミングデ−タＤＴ2 が書き込まれ、そのまま、
Ｑ端子からＤ型フリップフロップ４２に出力する。 (8) 比較器２２は、カウンタ２１の計数値がＢ端子に入
力ているデ−タレジスタ２３のエッジタイミングデ−タ
に一致した時、信号Ｓ2 をＯＲゲ−ト３に出力する。
【００１９】(9) ＯＲゲ−ト３は、比較器２２の出力信
号Ｓ2 に基づき、信号Ｓ3 をＤ型フリップフロップ４２
と遅延線５１に出力する。Ｄ型フリップフロップ４２
は、クロック端子に入力されるＯＲゲ−ト３の信号Ｓ3
によって、Ｑ2 出力をディレイライン５に出力する。 (10)ディレイライン５は、Ｄ型フリップフロップ４２の
Ｑ2 出力に基づいてＯＲゲ−ト３の出力信号Ｓ3 を遅延
し、エッジ信号をＲＳフリップフロップに出力する。 (11)この間に、第３のテストレ−ト信号Ｓr の入力によ
り、ＦｉＦｏ４１は、エッジタイミングデ−タＤＴ3 が
書き込まれる。 (12)このエッジタイミングデ−タＤＴ3 は、ディレイラ
イン５が出力するエッジ信号Ｓe によってＤ型フリップ
フロップ４２に読み出される。 (13)以下、(1) 〜(12)のプロセスが３レ−ト以降につい
て行われる。
号Ｓ2 に基づき、信号Ｓ3 をＤ型フリップフロップ４２
と遅延線５１に出力する。Ｄ型フリップフロップ４２
は、クロック端子に入力されるＯＲゲ−ト３の信号Ｓ3
によって、Ｑ2 出力をディレイライン５に出力する。 (10)ディレイライン５は、Ｄ型フリップフロップ４２の
Ｑ2 出力に基づいてＯＲゲ−ト３の出力信号Ｓ3 を遅延
し、エッジ信号をＲＳフリップフロップに出力する。 (11)この間に、第３のテストレ−ト信号Ｓr の入力によ
り、ＦｉＦｏ４１は、エッジタイミングデ−タＤＴ3 が
書き込まれる。 (12)このエッジタイミングデ−タＤＴ3 は、ディレイラ
イン５が出力するエッジ信号Ｓe によってＤ型フリップ
フロップ４２に読み出される。 (13)以下、(1) 〜(12)のプロセスが３レ−ト以降につい
て行われる。
【００２０】
【発明の効果】以上、詳細に説明したように本発明のエ
ッジ発生回路は、エッジタイミングデ−タを記憶する記
憶回路を設けることで、エッジ発生部のディレイライン
を共通化し、高価なディレイラインを削減すると共に、
回路規模を縮小したものである。また、共通のディレイ
ラインにしたことで、同一タイミング設定時のジッタを
押さえることができる。
ッジ発生回路は、エッジタイミングデ−タを記憶する記
憶回路を設けることで、エッジ発生部のディレイライン
を共通化し、高価なディレイラインを削減すると共に、
回路規模を縮小したものである。また、共通のディレイ
ラインにしたことで、同一タイミング設定時のジッタを
押さえることができる。
【図１】本発明のエッジ発生回路の一実施例を説明する
構成ブロック図である。
構成ブロック図である。
【図２】本発明のエッジ発生回路の動作を説明するため
のタイミングチャ−トである。
のタイミングチャ−トである。
【図３】従来のエッジ発生回路の構成ブロック図であ
る。
る。
４ 記憶回路 ４１ ＦｉＦｏ ４２ Ｄ型フリップフロップ ５ ディレイライン
Claims (1)
- 【請求項１】 デ−タレジスタ毎に設定されたエッジタ
イミングデ−タとカウンタのカウント値が一致したとき
に各比較器がＯＲゲ−トに出力する信号に基づいてエッ
ジ信号を発生するエッジ発生回路において、 前記ＯＲゲ−トの出力に接続されたディレイラインと、 このディレイラインに任意の遅延量を前記エッジタイミ
ングデ−タ毎に設定する記憶回路と、 を設けたことを特徴としたエッジ発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3275507A JPH05113467A (ja) | 1991-10-23 | 1991-10-23 | エツジ発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3275507A JPH05113467A (ja) | 1991-10-23 | 1991-10-23 | エツジ発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05113467A true JPH05113467A (ja) | 1993-05-07 |
Family
ID=17556446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3275507A Pending JPH05113467A (ja) | 1991-10-23 | 1991-10-23 | エツジ発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05113467A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101009580B1 (ko) * | 2008-12-01 | 2011-01-20 | 케이엔피솔루션(주) | 교류 상용 전원라인을 이용하는 단방향 전력선 통신장치 |
-
1991
- 1991-10-23 JP JP3275507A patent/JPH05113467A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101009580B1 (ko) * | 2008-12-01 | 2011-01-20 | 케이엔피솔루션(주) | 교류 상용 전원라인을 이용하는 단방향 전력선 통신장치 |
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