JPH0727804A - パルス幅測定回路 - Google Patents

Abstract

(57)【要約】 【目的】本発明は被測定信号のパルス幅を常に最適な測
定レンジで測定して、パルス幅を正確に測定し得るパル
ス幅測定回路を提供することを目的とする。 【構成】エッジ検出回路６の出力信号に基づいてカウン
タ回路１１に起動、停止信号を出力する制御回路７と、
起動、停止信号に基づいてカウントクロック信号ＣＬＫ
をカウントするカウンタ回路１１と、カウンタ回路１１
のカウント値を格納するデータレジスタ３と、パルス幅
を演算するプロセッサ１と、マスタークロック信号ＭＣ
ＬＫからクロック信号ＣＬＫ１〜ＣＬＫｎを分周する分
周器１７と、レンジアップ信号ＳＧ４に基づいてクロッ
ク信号ＣＬＫ１〜ＣＬＫｎを順次選択して出力するセレ
クタ回路１５とから構成される。カウンタ回路１１には
カウント値のオーバーフローにより該カウント値を下位
方向へ１ビットシフトし、セレクタ回路１５にレンジア
ップ信号ＳＧ４を出力する機能が備えられる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は各種プロセッサ装置に
搭載されるパルス幅測定回路に関するものである。

【０００２】近年のワンチップマイクロコンピュータで
は取り扱うデジタル信号の周波数やデューティが多様化
されている。このようなマイコンシステムに搭載され
て、デジタル信号のパルス幅を測定するパルス幅測定回
路では、様々なデジタル信号のパルス幅を正確に測定す
ることが必要となっている。

【０００３】

【従来の技術】従来、ワンチップマイクロコンピュータ
に搭載されるパルス幅測定回路は測定しようとするデジ
タル信号のＨレベルのパルス幅、Ｌレベルのパルス幅あ
るいは立ち上がり周期や立ち下がり周期等を測定するよ
うに構成される。

【０００４】このようなパルス幅測定回路では、被測定
信号のパルス間隔で所定周期のクロック信号のパルスが
カウンタによりいくつカウントされるかにより、被測定
信号のパルス幅が測定される。そして、測定に先立って
あらかじめ測定レンジ、すなわちクロック信号の周波数
を選択することにより１ビットあたりの分解能が選択さ
れ、選択された測定レンジに基づいて被測定信号のパル
ス幅が測定される。

【０００５】

【発明が解決しようとする課題】ところが、上記のよう
なパルス幅測定回路ではあらかじめ設定された測定レン
ジに対し被測定信号の周波数やデューティが多様に変化
する。すると、被測定信号に対し設定された測定レンジ
が最適でない場合が生じる。

【０００６】すなわち、被測定信号に対し分解能が低す
ぎる場合には測定精度が低下する。また、分解能が高す
ぎる場合にはクロック信号のパルス数をカウントするカ
ウンタがオーバーフローするため、そのカウンタから出
力されるカウント値は被測定信号のパルス幅には対応し
ない無意味なデータとなる。

【０００７】この発明の目的は、被測定信号のパルス幅
を常に最適な測定レンジで測定して、パルス幅を正確に
測定し得るパルス幅測定回路を提供することにある。

【０００８】

【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、被測定信号ＩＮの立ち上がり及び
立ち下がりを検出して出力信号を出力するエッジ検出回
路６と、前記エッジ検出回路６の出力信号に基づいてカ
ウンタ回路１１に起動信号及び停止信号を出力する制御
回路７と、前記制御回路７から起動信号が出力されてか
ら停止信号が出力されるまで、カウントクロック信号Ｃ
ＬＫをカウントするカウンタ回路１１と、前記カウンタ
回路１１のカウント値を格納するためのデータレジスタ
３と、前記データレジスタ３の格納データと、前記カウ
ントクロック信号ＣＬＫの周期に基づいて被測定信号Ｉ
Ｎのパルス幅を演算するプロセッサ１とからパルス幅測
定回路が構成される。

【０００９】そして、マスタークロック信号ＭＣＬＫを
分周して複数の周波数のクロック信号ＣＬＫ１〜ＣＬＫ
ｎを生成して出力する分周器１７と、レンジアップ信号
ＳＧ４の入力に基づいて、前記分周器１７で生成される
クロック信号ＣＬＫ１〜ＣＬＫｎの中から順次周波数の
低いクロック信号を選択して前記カウンタ回路１１に前
記カウントクロック信号ＣＬＫとして出力するセレクタ
回路１５と、前記カウントクロック信号ＣＬＫのカウン
ト動作にともなってカウント値がオーバーフローしたと
き、該カウント値を下位方向へ１ビットシフトし、前記
セレクタ回路１５に前記レンジアップ信号ＳＧ４を出力
する機能を備えたカウンタ回路１１とが備えられる。

【００１０】また、図３に示すように前記セレクタ回路
１５には前記レンジアップ信号ＳＧ４をカウントするカ
ウンタ回路１９が備えられるとともに、該カウンタ回路
１９のカウント値を格納するフラグレジスタ４が前記セ
レクタ回路１５に接続され、前記プロセッサ１では前記
カウントクロック信号ＣＬＫの周期と、前記フラグレジ
スタ４の格納データとに基づいて被測定信号ＩＮのパル
ス幅が演算される。

【００１１】

【作用】制御回路７からカウンタ回路１１に起動信号が
出力されると、カウンタ回路１１でカウントクロック信
号ＣＬＫのカウントが開始され、カウンタ回路１１のカ
ウント値がデータレジスタ３に格納される。カウンタ回
路１１でのカウント値がオーバーフローすると、カウン
タ回路１１はセレクタ回路１５にレンジアップ信号ＳＧ
４を出力し、セレクタ回路１５からカウンタ回路１１に
周波数の低いカウントクロック信号ＣＬＫが出力され
る。そして、カウンタ回路１１はカウント値を下位方向
へ１ビットシフトし、新たなカウントクロック信号ＣＬ
Ｋに基づいてカウントを行う。カウンタ回路１１に停止
信号が入力されるまで、このような動作が繰り返され
る。

【００１２】

【実施例】図２は本発明を具体化した一実施例のワンチ
ップマイクロコンピュータを示し、プロセッサ１にはパ
ルス幅測定回路２を構成するデータレジスタ３、フラグ
レジスタ４及びコントロールレジスタ５が接続されてい
る。

【００１３】前記プロセッサ１は前記コントロールレジ
スタ５に対しパルス幅測定回路２でのパルス幅測定モー
ドを書き込む。パルス幅測定回路２は書き込まれた測定
モードに基づいて入力信号ＩＮのパルス幅を測定し、そ
の測定データを前記データレジスタ３に格納する。ま
た、パルス幅測定回路２はパルス幅の測定動作時にその
測定レンジを自動的に選択し、その選択した測定レンジ
を前記フラグレジスタ４に格納する。

【００１４】そして、前記プロセッサ１はデータレジス
タ３及びフラグレジスタ４に格納されたデータを読み出
すことにより、設定された測定モードに基づく入力信号
ＩＮのパルス幅を検知する。

【００１５】前記パルス幅測定回路２の構成を図３に従
って説明すると、被測定信号である入力信号ＩＮはエッ
ジ検出回路６に入力され、同エッジ検出回路６は入力信
号ＩＮの立ち上がり及び立ち下がりを捕らえて、出力信
号ＳＧ１，ＳＧ２を制御回路７に出力する。

【００１６】前記エッジ検出回路６の具体的構成を図４
に従って説明すると、前記入力信号ＩＮはフリップフロ
ップ回路８ａに入力データＤとして入力され、同フリッ
プフロップ回路８ａにはクロック信号ＣＫが入力されて
いる。

【００１７】前記フリップフロップ回路８ａはクロック
信号ＣＫの立ち上がりに基づいて入力データＤと同相の
出力信号ＱをＮＡＮＤ回路９ａの一方の入力端子に出力
するとともに、フリップフロップ回路８ｂに入力データ
Ｄとして出力する。

【００１８】また、前記フリップフロップ回路８ａはク
ロック信号ＣＫの立ち上がりに基づいて、入力データＤ
と逆相の出力信号バーＱをＮＡＮＤ回路９ｂの一方の入
力端子に出力する。

【００１９】前記フリップフロップ回路８ｂには前記ク
ロック信号ＣＫがインバータ回路１０ａで反転されてク
ロック信号バーＣＫとして入力される。前記フリップフ
ロップ回路８ｂはクロック信号バーＣＫの立ち上がりに
基づいて入力データＤと同相の出力信号ＱをＮＡＮＤ回
路９ｂの他方の入力端子に出力する。

【００２０】また、前記フリップフロップ回路８ｂはク
ロック信号バーＣＫの立ち上がりに基づいて、入力デー
タＤと逆相の出力信号バーＱをＮＡＮＤ回路９ａの他方
の入力端子に出力する。

【００２１】そして、前記ＮＡＮＤ回路９ａから前記出
力信号ＳＧ１が出力され、前記ＮＡＮＤ回路９ｂから前
記出力信号ＳＧ２が出力される。このように構成された
エッジ検出回路６では、図５に示すようにクロック信号
ＣＫと入力信号ＩＮが入力されると、入力信号ＩＮの立
ち上がりに基づいてＬレベルとなるパルス信号が出力信
号ＳＧ１として出力される。また、入力信号ＩＮの立ち
下がりに基づいてＬレベルとなるパルス信号が出力信号
ＳＧ２として出力される。

【００２２】前記制御回路７は前記エッジ検出回路６の
出力信号ＳＧ１，ＳＧ２と、前記コントロールレジスタ
５の格納データＭＤ１，ＭＤ２に基づいて出力信号ＳＧ
３をカウンタ回路１１及びセレクタ回路１５に出力す
る。

【００２３】前記制御回路７の具体的構成を図６に従っ
て説明すると、前記エッジ検出回路６の出力信号ＳＧ
１，ＳＧ２はフリップフロップ回路１２ａ，１２ｂにそ
れぞれクロック信号として入力され、同フリップフロッ
プ回路１２ａ，１２ｂには電源ＶccがＨレベルのデータ
Ｄとして入力されている。

【００２４】前記フリップフロップ回路１２ａの出力信
号ＱはＡＮＤ回路１３ａの一方の入力端子に入力され、
前記フリップフロップ回路１２ｂの出力信号ＱはＡＮＤ
回路１３ｂの一方の入力端子に入力されている。

【００２５】前記ＡＮＤ回路１３ａの他方の入力端子に
は前記コントロールレジスタ５に格納されているモード
設定信号ＭＤ１が入力され、前記ＡＮＤ回路１３ｂの他
方の入力端子には前記コントロールレジスタ５に格納さ
れているモード設定信号ＭＤ２が入力されている。

【００２６】前記ＡＮＤ回路１３ａ，１３ｂの出力信号
はＯＲ回路１４ａに入力され、同ＯＲ回路１４ａの出力
信号はフリップフロップ回路１２ｃにクロック信号とし
て入力されている。

【００２７】前記フリップフロップ回路１２ｃの出力信
号Ｑが前記出力信号ＳＧ３として前記カウンタ回路１１
及びセレクタ回路１５に出力される。また、フリップフ
ロップ回路１２ｃの出力信号Ｑはインバータ回路１０ｂ
を介して、同フリップフロップ回路１２ｃに入力データ
Ｄとして入力されている。

【００２８】従って、フリップフロップ回路１２ｃの出
力信号ＱがＬレベルの状態でＯＲ回路１４からＨレベル
の信号が入力されると、同フリップフロップ回路１２ｃ
からＨレベルの出力信号ＳＧ３が出力される。

【００２９】また、フリップフロップ回路１２ｃの出力
信号ＱがＨレベルの状態でＯＲ回路１４からＨレベルの
信号が入力されると、同フリップフロップ回路１２ｃか
らＬレベルの出力信号ＳＧ３が出力される。

【００３０】前記フリップフロップ回路１２ｃの出力信
号ＳＧ３はインバータ回路１０ｃを介して前記フリップ
フロップ回路１２ａ，１２ｂにリセット信号Ｒとして入
力される。そして、フリップフロップ回路１２ａ，１２
ｂにリセット信号Ｒが入力されると、同フリップフロッ
プ回路１２ａ，１２ｂの出力信号ＱがＬレベルにリセッ
トされる。

【００３１】前記フリップフロップ回路１２ｃの出力信
号ＳＧ３はインバータ回路１０ｄを介してフリップフロ
ップ回路１２ｄにクロック信号として入力され、同フリ
ップフロップ回路１２ｄには電源ＶccがＨレベルの入力
データＤとして入力されている。

【００３２】そして、フリップフロップ回路１２ｄの出
力信号バーＱが出力信号ＬＤとして出力され、同出力信
号ＬＤは前記フリップフロップ回路１２ｃの出力信号Ｓ
Ｇ３がＬレベルとなったとき、Ｌレベルとなるように設
定される。

【００３３】このように構成された制御回路７では、前
記コントロールレジスタ５の格納データＭＤ１がＨレベ
ル、ＭＤ２がＬレベルに設定されれば、入力信号ＩＮの
立ち上がりに基づいて前記エッジ検出回路６から出力さ
れる出力信号ＳＧ１に基づいてフリップフロップ回路１
２ａからＨレベルの出力信号が出力される。

【００３４】すると、ＡＮＤ回路１３ａの出力信号がＨ
レベルとなり、ＯＲ回路１４ａの出力信号がＨレベルと
なり、フリップフロップ回路１２ｃからＨレベルの出力
信号ＳＧ１３がカウンタ回路１１に出力される。

【００３５】次いで、フリップフロップ回路１２ｃの出
力信号ＳＧ１３がＨレベルとなると、インバータ回路１
０ｃからフリップフロップ回路１２ａ，１２ｂにＬレベ
ルのリセット信号Ｒが入力されて、同フリップフロップ
回路１２ａ，１２ｂの出力信号ＱはＬレベルにリセット
される。

【００３６】次いで、前記エッジ検出回路６から出力信
号ＳＧ１が再度入力されると、フリップフロップ回路１
２ａ，１２ｂの出力信号ＱはＨレベルとなり、ＡＮＤ回
路１３ａ、ＯＲ回路１４ａの出力信号がＨレベルとな
り、フリップフロップ回路１２ｃの出力信号ＳＧ３がＬ
レベルとなる。

【００３７】従って、前記コントロールレジスタ５の格
納データＭＤ１がＨレベル、ＭＤ２がＬレベルに設定さ
れると、この制御回路７の出力信号ＳＧ１３は入力信号
ＩＮのＬレベルからＨレベルへの最初の立ち上がりに基
づいてＨレベルとなり、次の立ち上がりに基づいてＬレ
ベルとなる。

【００３８】また、前記コントロールレジスタ５の格納
データＭＤ１がＬレベル、ＭＤ２がＨレベルに設定され
ると、制御回路７の出力信号ＳＧ１３は入力信号ＩＮの
ＨレベルからＬレベルへの最初の立ち下がりに基づいて
Ｈレベルとなり、次の立ち下がりに基づいてＬレベルと
なる。

【００３９】また、前記コントロールレジスタ５の格納
データＭＤ１，ＭＤ２がともにＨレベルに設定される
と、制御回路７の出力信号ＳＧ１３は入力信号ＩＮの最
初の立ち上がりに基づいてＨレベルとなり、次の立ち下
がりに基づいてＬレベルとなる。あるいは、制御回路７
の出力信号ＳＧ１３は入力信号ＩＮの最初の立ち下がり
に基づいてＨレベルとなり、次の立ち上がりに基づいて
Ｌレベルとなる。

【００４０】前記カウンタ回路１１は前記制御回路７の
出力信号ＳＧ３がＨレベルとなると、前記セレクタ回路
１５から出力されるカウントクロック信号ＣＬＫのカウ
ントを開始し、同出力信号ＳＧ３がＬレベルとなるとカ
ウントクロック信号ＣＬＫのカウントを停止して、その
カウント値を転送ゲート１６を介して前記データレジス
タ３に出力する。

【００４１】すなわち、図７に示すようにカウンタ回路
１１には前記出力信号ＳＧ３と、カウントクロック信号
ＣＬＫが入力され、同カウンタ回路１１の例えば３ビッ
トの出力信号は転送ゲート１６を介して前記データレジ
スタ３に出力される。

【００４２】前記転送ゲート１６には前記制御回路７の
出力信号ＬＤが入力され、同出力信号ＬＤがＬレベルと
なると転送ゲート１６が活性化されて、カウンタ回路１
１の出力信号がデータレジスタ３に出力される。

【００４３】前記カウンタ回路１１においてそのカウン
ト値がオーバーフローすると、同カウンタ回路１１はキ
ャリーアウト信号ＣＯを前記セレクタ回路１５にレンジ
アップ信号ＳＧ４として出力すると同時に、カウント値
を１ビット下位方向へシフトする。

【００４４】なお、前記カウンタ回路１１に入力される
リセット信号Ｒｅは前記制御回路７の出力信号ＬＤを遅
延させて生成される。そして、前記出力信号ＬＤに基づ
いてカウンタ回路７のカウント値がデータレジスタ３に
出力された後に、Ｌレベルのリセット信号Ｒｅがカウン
タ回路１１に入力されて、同カウンタ回路１１のカウン
ト値がリセットされる。

【００４５】前記セレクタ回路１５には分周器１７から
例えば４種類の周波数のクロック信号ＣＬＫ１〜ＣＬＫ
４が入力され、同分周器１７はマスタークロック信号Ｍ
ＣＬＫから同クロック信号ＣＬＫ１〜ＣＬＫ４を生成し
ている。

【００４６】そして、セレクタ回路１５は前記カウンタ
回路１１から出力されるレンジアップ信号ＳＧ４に基づ
いて、前記クロック信号ＣＬＫ１〜ＣＬＫ４のいずれか
を選択して、カウンタ回路１１に出力する。

【００４７】前記分周器１７の具体的構成を図８に従っ
て説明すると、同分周器１７は３段のフリップフロップ
回路１８ａ，１８ｂ，１８ｃが直列に接続され、初段の
フリップフロップ回路１８ａにマスタークロック信号Ｍ
ＣＬＫが入力される。

【００４８】各フリップフロップ回路１８ａ，１８ｂの
出力信号Ｑは後段のフリップフロップ回路１８ｂ，１８
ｃのクロック信号として入力され、各フリップフロップ
回路１８ａ，１８ｂ，１８ｃの出力信号バーＱは同フリ
ップフロップ回路１８ａ，１８ｂ，１８ｃに入力データ
Ｄとして入力される。

【００４９】そして、前記マスタークロック信号ＭＣＬ
Ｋがクロック信号ＣＬＫ１として出力され、各フリップ
フロップ回路１８ａ，１８ｂ，１８ｃの出力信号Ｑがク
ロック信号ＣＬＫ２〜ＣＬＫ４として出力される。

【００５０】このような分周器１７から出力されるクロ
ック信号ＣＬＫ１〜ＣＬＫ４は、図９に示すようにマス
タークロック信号ＭＣＬＫをそれぞれ１分周、２分周、
３分周、４分周した周波数となる。

【００５１】前記セレクタ回路１５の具体的構成を図１
０に従って説明すると、前記カウンタ回路１１から出力
されるレンジアップ信号ＳＧ４は２ビットのカウンタ回
路１９に入力され、同カウンタ回路１９はレンジアップ
信号ＳＧ４をカウントしてデコーダ回路２０に出力す
る。

【００５２】前記カウンタ回路１９には前記制御回路７
から出力される出力信号ＳＧ３がリセット信号Ｒとして
入力され、同出力信号ＳＧ３がＬレベルとなると、同カ
ウンタ回路１９のカウント値がリセットされる。

【００５３】前記デコーダ２０は前記カウンタ回路１９
の２ビットの出力信号に基づいていずれか１ビットのみ
がＨレベルとなる４ビットの出力信号を出力し、同出力
信号はＡＮＤ回路１３ｃ〜１３ｆの一方の入力端子に入
力されている。

【００５４】前記ＡＮＤ回路１３ｃ〜１３ｆの他方の入
力端子には前記クロック信号ＣＬＫ１〜ＣＬＫ４がそれ
ぞれ入力され、各ＡＮＤ回路１３ｃ〜１３ｆの出力信号
はＯＲ回路１４ｂに入力され、同ＯＲ回路１４ｂからカ
ウントクロック信号ＣＬＫが出力される。

【００５５】従って、カウントクロック信号ＣＬＫは前
記デコーダ２０の出力信号に基づいて、前記クロック信
号ＣＬＫ１〜ＣＬＫ４の中から選択されて出力される。
そして、同デコーダ２０は前記カウンタ回路１９のカウ
ントアップに基づいて、クロック信号ＣＬＫ１から同Ｃ
ＬＫ４を順次選択するように設定されている。

【００５６】前記カウンタ回路１９の出力信号はそれぞ
れバッファ回路２１及び転送ゲート２２を介して前記フ
ラグレジスタ４に出力される。前記転送ゲート２２には
前記制御回路７の出力信号ＬＤが入力され、同転送ゲー
ト２２はＬレベルの出力信号ＬＤの入力に基づいて活性
化されて前記カウンタ回路１９の出力信号をフラグレジ
スタ４に出力する。

【００５７】次に、上記のように構成されたパルス幅測
定回路の動作を図１１に従って説明する。さて、プロセ
ッサ１に基づいてコントロールレジスタ５に書き込まれ
たモード設定信号ＭＤ１，ＭＤ２はともにＨレベルに設
定され、前記クロック信号ＣＬＫ１〜ＣＬＫ４の周期は
それぞれ１ｍｓ，２ｍｓ，４ｍｓ，８ｍｓに設定されて
いるものとする。

【００５８】このような状態で、Ｈレベルのパルス幅が
２２ｍｓの入力信号ＩＮのＨレベルのパルス幅を測定す
る場合を説明する。入力信号ＩＮがエッジ検出回路６に
入力されると、同入力信号ＩＮの立ち上がりに基づいて
同エッジ検出回路６からＬレベルのパルス信号が出力信
号ＳＧ１として出力される。

【００５９】すると、エッジ検出回路６の出力信号ＳＧ
１の立ち上がりに基づいて、制御回路７の出力信号ＳＧ
３がＨレベルとなり、セレクタ回路１５から出力される
カウントクロック信号ＣＬＫはクロック信号ＣＬＫ１に
リセットされるとともに、カウンタ回路１１がカウント
クロック信号ＣＬＫのカウントを開始する。

【００６０】この状態で、カウンタ回路１１がカウント
クロック信号ＣＬＫのカウントを開始して、同カウント
クロック信号ＣＬＫを７パルスカウントすると、同カウ
ンタ回路１１はそのカウント値が「１１１」となってオ
ーバーフローし、キャリーアップ信号ＣＯをレンジアッ
プ信号ＳＧ４としてセレクタ回路１５に出力する。ま
た、これと同時にカウンタ回路１１はカウント値を下位
方向へ１ビット分シフトして、「０１１」とする。

【００６１】セレクタ回路１５はレンジアップ信号ＳＧ
４に基づいてカウンタ回路１９に「１」を加算するとと
もに、カウントクロック信号ＣＬＫとしてクロック信号
ＣＬＫ２をカウンタ回路１１に出力する。

【００６２】次いで、カウンタ回路１１はクロック信号
ＣＬＫ２のカウントを開始する。そして、クロック信号
ＣＬＫ２を４パルスカウントすると、カウンタ回路１１
はそのカウント値が「１１１」となってオーバーフロー
し、キャリーアップ信号ＣＯをレンジアップ信号ＳＧ４
としてセレクタ回路１５に出力する。また、これと同時
にカウンタ回路１１はカウント値を下位方向へ１ビット
分シフトして、「０１１」とする。

【００６３】セレクタ回路１５はレンジアップ信号ＳＧ
４に基づいてカウンタ回路１９に「１」を加算するとと
もに、カウントクロック信号ＣＬＫとして、クロック信
号ＣＬＫ３をカウンタ回路１１に出力する。

【００６４】次いで、カウンタ回路１１はクロック信号
ＣＬＫ３のカウントを開始する。そして、カウンタ回路
１１がクロック信号ＣＬＫ３を２パルスカウントして、
そのカウント値が「１０１」となった時点で、入力信号
ＩＮがＬレベルに立ち下がる。

【００６５】すると、エッジ検出回路６の出力信号ＳＧ
２として制御回路７にＬレベルのパルス信号が出力さ
れ、その出力信号ＳＧ２に基づいて制御回路７からＬレ
ベルの出力信号ＳＧ３と、Ｌレベルの出力信号ＬＤが出
力される。

【００６６】Ｌレベルの出力信号ＳＧ３に基づいて、カ
ウンタ回路１１はそのカウント動作を停止し、セレクタ
回路１５はカウントクロック信号ＣＬＫをクロック信号
ＣＬＫ１にリセットする。

【００６７】また、Ｌレベルの出力信号ＬＤに基づいて
セレクタ回路１５のカウンタ回路１９のカウント値がフ
ラグレジスタ４に格納され、これと同時にカウンタ回路
１１のカウント値がデータレジスタ３に格納される。

【００６８】そして、プロセッサ１はデータレジスタ３
の格納データと、フラグレジスタ４の格納データとに基
づいてパルス幅を演算する。すなわち、プロセッサ１は
フラグレジスタ４の「１０」の格納データに基づいて、
データレジスタ３の格納データはクロック信号ＣＬＫ３
のカウント値であることを認識する。

【００６９】そして、データレジスタ３の格納データ
「１０１」に基づいて、測定した入力データＩＮのパル
ス幅を４ｍｓ×５＝２０ｍｓとして求める。また、コン
トロールレジスタ５に格納されるモード設定信号ＭＤ
１，ＭＤ２を変更することにより入力信号ＩＮのＬレベ
ルのパルス幅、立ち上がり周期及び立ち下がり周期も同
様に測定することができる。

【００７０】以上のようにこのパルス幅測定回路では、
入力信号ＩＮのパルス幅の測定に際し、カウンタ回路１
１ではまず周波数の高いクロッククロック信号ＣＬＫに
基づいて被測定信号のパルス幅のカウントを開始する。

【００７１】そして、カウンタ回路１１のカウント値が
オーバーフローすると、カウント値を下位方向へ１ビッ
トシフトして、実質的にカウント値を半減させ、次いで
１／２の周波数のカウントクロック信号ＣＬＫに基づい
てカウントを続行する。

【００７２】すなわち、被測定信号のパルス幅に応じて
カウントクロック信号ＣＬＫの周波数が順次変更され
て、最適な周波数のカウントクロック信号ＣＬＫに基づ
いてカウント動作が行われる、従って、カウンタ回路１
１のオーバーフローによる無意味な測定データの出力を
防止することができるとともに、最適な周波数のカウン
トクロック信号ＣＬＫに基づいて、被測定信号のパルス
幅を測定することにより、測定データの誤差を低減する
ことができる。

【００７３】

【発明の効果】以上詳述したように、この発明は被測定
信号のパルス幅を常に最適な測定レンジで測定して、パ
ルス幅を正確に測定し得るパルス幅測定回路を提供する
ことができる優れた効果を発揮する。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】一実施例のパルス幅測定回路を備えたマイコン
システムの概要を示すブロック図である。

【図３】一実施例のパルス幅測定回路を示すブロック図
である。

【図４】エッジ検出回路を示す回路図である。

【図５】エッジ検出回路の動作を示す波形図である。

【図６】制御回路を示す回路図である。

【図７】カウンタ回路の入出力を示す回路図である。

【図８】分周器を示す回路図である。

【図９】分周器の動作を示す波形図である。

【図１０】セレクタ回路を示す回路図である。

【図１１】パルス幅測定回路の動作を示す説明図であ
る。

【符号の説明】

３ データレジスタ ６ エッジ検出回路 ７ 制御回路 １１ カウンタ回路 １５ セレクタ回路 １７ 分周器 ＩＮ 被測定信号 ＣＬＫ カウントクロック信号 ＭＣＬＫ マスタークロック信号 ＣＬＫ１〜ＣＬＫｎ クロック信号 ＳＧ４ レンジアップ信号

Claims (2)

【特許請求の範囲】
1. 【請求項１】 被測定信号（ＩＮ）の立ち上がり及び立
   ち下がりを検出して出力信号を出力するエッジ検出回路
   （６）と、 前記エッジ検出回路（６）の出力信号に基づいてカウン
   タ回路（１１）に起動信号及び停止信号を出力する制御
   回路（７）と、 前記制御回路（７）から起動信号が出力されてから停止
   信号が出力されるまで、カウントクロック信号（ＣＬ
   Ｋ）をカウントするカウンタ回路（１１）と、 前記カウンタ回路（１１）のカウント値を格納するため
   のデータレジスタ（３）と、 前記データレジスタ（３）の格納データと、前記カウン
   トクロック信号（ＣＬＫ）の周期に基づいて被測定信号
   （ＩＮ）のパルス幅を演算するプロセッサ（１）と、を
   備えたパルス幅測定回路であって、 マスタークロック信号（ＭＣＬＫ）を分周して複数の周
   波数のクロック信号（ＣＬＫ１〜ＣＬＫｎ）を生成して
   出力する分周器（１７）と、 レンジアップ信号（ＳＧ４）の入力に基づいて、前記分
   周器（１７）で生成されるクロック信号（ＣＬＫ１〜Ｃ
   ＬＫｎ）の中から順次周波数の低いクロック信号を選択
   して前記カウンタ回路（１１）に前記カウントクロック
   信号（ＣＬＫ）として出力するセレクタ回路（１５）
   と、 前記カウントクロック信号（ＣＬＫ）のカウント動作に
   ともなってカウント値がオーバーフローしたとき、該カ
   ウント値を下位方向へ１ビットシフトし、前記セレクタ
   回路（１５）に前記レンジアップ信号（ＳＧ４）を出力
   する機能を備えたカウンタ回路（１１）と、を備えたこ
   とを特徴とするパルス幅測定回路。
2. 【請求項２】 前記セレクタ回路（１５）には前記レン
   ジアップ信号（ＳＧ４）をカウントするカウンタ回路
   （１９）を備えるとともに、該カウンタ回路（１９）の
   カウント値を格納するフラグレジスタ（４）を前記セレ
   クタ回路（１５）に接続し、前記プロセッサ（１）は前
   記カウントクロック信号（ＣＬＫ）の周期と、前記フラ
   グレジスタ（４）の格納データとに基づいて被測定信号
   （ＩＮ）のパルス幅を演算することを特徴とする請求項
   １記載のパルス幅測定回路。