JPS6324409A - パルスエッジ一致検出装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、データ信号のｔ４ルスの下降エツジが、デ
ジタルデータ処理システムを制御する之めにクロックラ
インに存在し２相システムクロックから導出されるサン
プリング信号の下降エツジに一致したとき一致パルスを
出力する集積回路に関する。

［従来技術］ 直列データ信号を処理する際には、あい昧さを避けると
いう観点から、データ信号の７千ルスエツジとデータ処
理システムのサンプル信号のパルスエツジとのいかなる
一致も確実に回避されるように注意する必要がある。一
致が生じた場合は、いわゆるグリッチ（突発故障）と呼
ばれる障害が起こる。そこで米国４２２９６９９号明細
書には、例えばそのパルスエ、ジがデータ信号のパルス
エツジと一致しない２つのサンプリング信号の内の１つ
の選択が記載されている。

半導体の集積回路で構成されたデータ処理システムには
、サンプリング信号とデータ信号の間の位相を計測する
過程のトリガーとなる信号かあるいは適切なサンプリン
グ信号に切り替える信号を供給するような一致を検出す
る九めのモノリシック集積回路が必要である。

［発明の解決すべき問題点］ 従って本発明の目的は、デジタルデータ信号の下降エツ
ジとデジタルデータ処理システムのサンプリング信号の
下降エツジとの一致パルスを出力する回路であって、集
積回路チップのごく小さなｇ１賊に収まるような回路を
提供することにある。

［問題点解決のための手段］ この目的は、クロックラインが、交差接続した二つのＮ
ＯＲゲートから成り第２の入力には２相システムクロク
クの信号の一つが与えられる入力ブートの第１の入力に
接続され、サンプリング信号が与えられる第１のＮＯＲ
ゲートによって生じる迦勉が、第２のＮＯＲゲートによ
って生じる遅延より長く、第２のＮＯＲゲートの出力が
インバータを通して三入力の第３のＮ０ＬＬゲートのａ
モ１の入力に、あるいは直接３入力ＡＮＤゲートの第１
の入力に接続され、第３のＮ０１４ゲートあるいはＡＮ
Ｄゲートの第２の入力にはデータ信号が与えられ、一方
このｆｆ−）の第３の入力には遅延素子を通して反転し
たデータ信号が与えられている集積回路によって達成さ
れる。

［実施例］ 以下本発明に従った集積回路と、この集積回路ヲ、ソの
ノソルスエッジがデータ信号のｉ４ルスエッジと一致し
ないような適切なサンプル信号を選択する選択論理に用
いる方法について添付図面を参照しながら詳細に説明す
る。

デジタルデータ信号の下降エツジがサンプル信号の下降
エツジと一致する一致パルスを引き出すための集積回路
（ここでは“エッジ一致検出器”と呼ぶ）は第１図に示
されるようＫＷ及びＣＯと符号の付けられたブロックか
ら成り、これらブロックの詳細は同じ符号で指示された
第２図に示されている。

第１図に示されているように、データ処理システムを制
御するために必要なサンプリング信号Ｋａ’、及びＫｃ
ｌはクロックされるトランジスタＴのゲート電極に接続
しているクロックライン１’を上ＶＣアリ、トランジス
タＴはデータ入力Ｅｄ及びデータ出力Ａｄを有するデー
タ処理システムのクロッフサれたトランジスタあるいは
スイッチを表している。

本発明によるエッジ一致検出器に蝶、２つの交差結合し
たＮＯＲゲートａ及びｂから成る入力ゲートが備えられ
ている。この入カゲートの第１の入力にはクロックライ
ンＴｔが接続しており、第２の入力には２相システムク
ロックの信号の１つが供給されている。２相システムク
ロック信号に１及びに２は第７図の頭部に示されている
。第７図に示されている最後の行の信号はクロック信号
Ｆであり１本発明による集積回路、の実施例においては
サンプリング信号Ｋａ’からＫｃ’へ切り替えることが
できる。

もしサンプリング信号Ｋａ’あるいはＫｃ’が与えられ
る第１のＮＯＲゲートｂによって導入される遅延が第２
のＮＯＲグ０−トａによって導入される遅延の約３倍で
あるならば、その入力が第２のＮＯＲゲートａの出力と
接続しているインパータエ１からは第７図に示される信
号Ｃ５すなわち等間隔の短いゼロレベルを有するパルス
シーケンスが４えられる。これらの短いゼロレベルは回
路Ｃｏにおいて、第３のＮＯＲゲートｃの第１の入力に
他の２つの入力における信号の為の計測窓を開いている
。なぜならば第３のＮＯＲゲートＣの出力から見ると、
ＮＯ［’ＬゲートＣの第２及び第３の入力のレベル差は
この計測窓の範囲でのみとらえられるからである。

このように計測窓を構成するのは、例えばサンプリング
信号Ｋａ’によって生じる第１のインバータ１１の入力
における電位の上昇がＮ０Ｒ）ｌ′に−）ｂの遅延が比
較的長いために同様に比較的遅く、しかもシステムクロ
ック信号に１が入力グー）ａ及びｂの与えられた閾値よ
り下に下降すると突然に終結してしまうという事実があ
るからである。

第２図に示された本発明の実施例では、データ信号Ｄｏ
が第３のＮＯＲゲートｃの第２の入力Ｖこ与えられ、又
遅延素子工２によって反転された後ｅてこのＮＯＲゲー
トｃの第３の入力にも与えられている。

この遅延素子はインバータエ２を用いることができる。

従ってデータ信号の下降エツジのすぐ後ろのゼロポテン
シャルは第３のＮ０Ｉｎ’　−トｃの３つの入力のすべ
てには短時間のみ存在する丸め、データ信号Ｄｏの下降
工、・ソを信号Ｃの計測窓の範囲内で決定することが可
能である。下降ノヤルスエ。

ジの相対的々位置に関する計測の正確さは、ＮＯＲグー
）ａ及びｂの遅延の比と遅延素子によって生じる遅延の
影響を受ける。

本発明の技術範囲は、勿論ド・モルガンの定理を用いて
おり、ＮＯＲゲートの機能は否定された入力信号を用い
ることによりＡＮＩ）ゲートでも実行することができる
。これは第２図に示された回路において、第１の入力が
第２のＮＯＲｌ’　−トａの出力に直接に接続しており
、第２の入力にはデータ信号が与えられ、第３の入力に
は反転した遅延データ信号が与えられているような三入
力のＡＮＤゲートによって代替することができることを
意味している。

従ってエツジの一致がある場合は、第２図に示さｆｔｆ
ｃ２つの回路Ｗ及びＣｏによって形成される装置の出力
が、一致がない場合Ｖ？：、は存在しないようなハイレ
ベルの信号を短時間送出する。この一致信号は第１のラ
ッチフリップフロ、プＬＪＫ記憶されることが望ましく
、もし本発明による工、ノ一致検出器がサンプリングパ
ルス選択論理装置の範囲内で用いられるならば位相検出
器によって短時間の位相計測が可能である。位相検出器
のダイヤグラムは第３図に示されている。第２図に示さ
れたラッチフリップフロップＬノは２つのＮＯＲグ。

−）ｄ及びｅから成り、各Ｎ０Ｒｆ−）の出力は通常の
ように他方のＮＯＲゲートの入力の１つに接続している
。ＮＯＲゲートの１つｄには第３の入力、すなわちセッ
ト入力があり、ここにはセット信号ＳＦ、Ｔ（＝０）が
与えられて第３図に示されるように位相検出器Ｐｄによ
って位相計測が行われるようになっている。第４のＮＯ
Ｒグ”−トｄの出力からは位相検出器Ｐｄのエネーブル
信号ＡがＩｔ−給される。

以上が本発明に従って第１図に示されたボックスＪ内の
プロ、りＷ及びＣｏとう、チフリップフロップＬ１によ
って形成される集積回路の構成である。

以下エツジがデータ信号のエッジと一致しないような２
つのサンプリング信号の１つを選択するための選択論理
装置における本発明に従った集積回路の望ましい実施例
を説明する。

この選択論理装置Ｖｉ第１図に破惑で仕切られたポ、ク
ス１の外側のブロック図として示されている。選択論理
装置は第３図に回路図の示された位相検出器Ｐｄ、第４
図に回路図の示されている選択回路Ａ３及び第６図に回
路図の示されている遅延回路Ｖｓから構成されている。

選択回路Ａｓをクロックするには２相クロックＫＡ、Ｋ
Ｃが必要であり、この２相クロツクは２相システムクロ
ックＣｓとセ。

ト信号ＳＥＴに続く２相基本クロックＣｂｌ　、　Ｃｂ
２からクロ、クジエネレータＣｇで生成される。選択論
理装置の総てのプロ、りには第１図に示されるような２
相システムクロック信号に１及びに２が与えられている
。これらの信号にノ及びに２は、第３図ないし第６図に
おいてリード線を横切りに１及びに２と記されたスイッ
チを制御している。回路がＭＯ８技術を用いて形成され
るならば、これらのスイッチもゲート電極に各々システ
ムクロック信号が与えられるＭＯ９型電界効果トランジ
スタで構成されるであろう。

第３図に示された位相検出器Ｐｄの回路Ｖｒ、Ｖ′Ｊ、
エネーブル入力があシ、この入力にはエネーブル信号人
が与えられている。エネーブル信号はゼロレベルがエネ
ーブルレベルである。位相検出器Ｐｄは２つの３入力Ｎ
０Ｒｆ−）ｈ及びｌの各々の第３の入力にエネーブル信
号Ａが与えられることによってエネーブルされる。

位相検出器ＰｄＫは原則として複数の遅延ラインがあり
、この遅延ラインはシステムクａ、り信号に１及びに２
によってクロックされ異なる遅延を生じる。そして遅延
ラインの第１の対の組は比敷的短い遅延を生成し、第２
の対の組は比較的長い遅延を生成する。第３図に示され
ているように第１の遅延ラインＶｚｌは２個のインパー
タエ３及びＩ４のみで構成され、これらのインバータノ
入力にはスイッチが先行しており、スイッチを通してデ
ータ入力Ｅｄからのデータ信ｉＤａが与えられている。

第７図に示されるようにデータ（ＦＴ号Ｄ６のエツジと
サンプリング信号Ｋａ”の１つの信号のエッジとの一致
Ｆｋが生じた場合は、エネーブル信号Ａ（＝０）が２つ
のＮ０Ｒ５′４−トｈ及び１をエネーブルにし、う、チ
フリ、プフロ、プＬ１における５ＥＴ（二〇）及び第３
図に示された位相検出器の第２の遅延ラインＶｚ２の２
つのＮＡＮＤゲートｆ及びｇにｆｓｌるＳＥＴ　（＝　
１）によって回路全体がセットされるとすぐに、Ｏから
１への移行を受は入れ、システムクロック信号に１及び
に２に対するこの移行の位置を決定する。第２の遅延ラ
インＶｚ２がセ、ト可能になっているのｒよ、単に装置
全体の試験性を高める念めである。

８ｇ２の遅延ラインＶｚ、？は第１の遅延ラインＶｚ１
同様に２つのインバータＩ５及び工６を備えているが、
この遅延ラインＶｚ’の第１のインパータエ５にはシス
テムクロック信号に２のパルス上のｒ−夕信号Ｄｓが与
えられている。もし試験性が要求されないならばＮＡＮ
Ｄグー）ｆ及びｇはインバータによって代替することも
できる。第２の遅延ラインがタップ遅延ラインであるの
は明らかであり。

同等な遅延の２つの遅延ラインを代替し、ＮＯＲ）ｌ−
ａ−ト１にＮＯＲり゛”−トｈに供給された信号を反転
した信号を供給する。システムクロック信号ｋＪのパル
スが継続する間遅延ラインＶｚＪは第１の遅延ラインＶ
ｚｌによって供給される信号に１，５倍遅れるような信
号を送る。勿論タップ遅延ライン■ｔ、２は、システム
クロック信号に２の／４’ルス上の入力信号が供給され
、システムクロック信号にノのパルス中２つのＮＯＲゲ
ートし及びｌに出力信号を送出するような２つの遅延ラ
インによって代替してもよい。

位相検出器Ｐｄには第３の遅延ラインＶｚｊが備えられ
、コノ遅延ライｙ　Ｖｚ３　Ｖｓ、ＮＯＲゲート１ＶＣ
，第１の遅延ラインＶＺＪの２倍遅延しインパータエ９
によって１８０°位相の異なる信号を送出する。インバ
ータＩ９はその出力にスイッチがないため遅延には寄与
しない。

目的を限定するために、位相検出器の各遅延ラインの第
１のインバータの出カバ電界効果トランジスタのゲート
電極（図示されていない）に接続されており、一方この
電界効果トランジスタのンースードレインパスの一端は
インバータの入カニ接続しており、又他端はシステムク
ロック信号で作動するスイッチを通して接地されており
、システムクロック信号は各インバータの出力における
スイッチをクロックしている。第３図に示された位相検
出器Ｐｄ［は、データ信号Ｄ６の下降エツジかに１の間
に生じるならば２つの出力Ｇ及びＨにおいてシステムク
ロック信号ｋｌ、に２のクロックの間短時間信号の組み
合わせがＧ＝１、Ｈ＝Ｏとなり、又このデータ信号Ｉ）
ｅの移行かに２の間に生じるならばＧ＝Ｏ、Ｈ＝１とい
う信号の組み合わせになるという特殊な性質がある。こ
れは２つのｔ１イ用可能なサンプリング信号から適切な
サンプリング信号を選択することを可能にする。

選択のために提供されるこれらのサンプリング信号、す
なわちＫａ’及びＫｃ’を得るために、第６図に示され
た遅延装置Ｖｓ及び第５図に示されたクロ、クジエネレ
ータＣｇで用いられる遅延回路が使用されてお９、クロ
、クジエネレータｃｇはクロック信号ＫＡ及びＫＣを引
き出す働きをしている。インバータＩ１４ないし１１６
を具備する第５図に示されたクロンクシエネレータＣｇ
の遅延ラインＶｚ６及びＶｚ７と、第６図に示され次遅
延装置の遅延ラインＶｚ４及びＶｚ５の各出力にはイン
バータＩａがある。この出力インバータＩ＆への電圧供
給は第２のシステムクａ、り信号に２によって行われ、
一方それと直列に接続しているスイッチトランジスタは
第１のシステムクロック信号にノによって駆動される。

遅延装置Ｖｓの出力インバータの出力はクロックライン
Ｔ乙にに接続しており、したがってさらに本発明に従っ
た集積回路の入力ブートの第１の入力に接続し、ている
。

基本クロック信号ＣｋＪ及びＣｋ、２から成る基本クロ
ックは、システムクロック信号に１及びに２から簡単な
周波数分割によって導出される。第２の基本クロック信
号Ｃｋ？は、システムクロック信号に２のパルスが継続
する間に入カインパータ１１７を通して遅延ラインＶｚ
６へ送信される。遅延ラインＶｚ７の場合は第１の基本
クロック信号ＣｋＪが入力Ｎ０Ｒｆ−トｐの第１の入力
を通して供給されるため、セット信号ＳＥＴ　＝　ＯＫ
された後だけクロック信号ＫＣを駆動することができる
。クロ、クジエネレータＣｇによってち見られる２つの
クロック信号臥及びＫＣは第６及び第７のＮＯＲゲート
ｈ及び１の出力のスイッチを導通状態に切り替える。こ
れら２つのＮＯＲゲートｈ及びｌの出力は、システムク
ロック信号に１によって導通状態に保持することのでき
るスイッチを通してＮＡＮＤ　ｅ　−）　Ｎ　３の２つ
の入力に接続される。このＮＡＮｆｌ’　−）　Ｎ　３
　ｉその出力において、２つのＮ０Ｒ）１′４−トの出
力信号が相異すると（あるいはＯになると〕すぐに、す
なわちシステムクロック信号に１及びに２のどちらに移
行が生じたかが指示されるとすぐにリセット信号Ｂの１
の状態を生成する。この情報はシステムクロック信号に
２のパルスが継続する間に２つの交差結合したＮＯＲゲ
ート。及びｐがら成るラッチフリップフロップＬ２に伝
送される。このラッチフリップフロップＬ２に記憶さ九
た情報によって２つのサンプリング信号Ｋａ’　、Ｋｃ
’の内１つが選択される。この目的のために第・１の出
力信号Ｅは第１の出力で取り出し可能であシ、又反転し
次第２の出力信号りは第２の出力で取シ出し可能である
。これらの信号は第７図に示されている。信号の各々は
第６図に示され九遅延装ｆｉＩＶｓの２つの入力Ｎ０Ｒ
）ｒｈ−）の内１つのｆ−）の第１の入力に与えられる
。第７図ではデータ信号Ｄｓの・ギルスの下降エッジが
サンプリング信号Ｋａ’のパルスの下降エツジと一致す
るエラノ一致の発生がＦｋで示されている。遅延装置Ｖ
ｓの遅延ラインＶｚ５の出力は入力ＮＯＲゲートｑの第
１の入力におけるＤ＝Ｑのためにゼロポテンシャルであ
り、そのためサンプル信号Ｋａ’は遅延ラインＶｚ５の
出力に埃れる。この一致が発生するとすぐに位相検出器
ＰｄがＡ＝Ｑによってエネーブルされる。

システムクロック信号に１の与えられた連続・梁ルスが
発生すると位相検出器が２通俗号Ｇ、Ｈを出力する。こ
の２通信号Ｇ、Ｈにはシステムクロック信号ｋｌ、９る
いはに２のパルス発生のどちらかに工、・ゾの一致が発
生しているかどうかの情報が官まれる。しかし２つのサ
ンプリング信号に１及びＫｃ’の１つを不一致に切り替
えるために、この情報は同期しなければならない。なぜ
なら２つの適切な２進値０／１あるいはＩｌｏの１つに
正確に切り替えるための明確な割当は、クロック臥及び
ＫＣのノ９ルスと同時ではない特別のノ４’ルスでのみ
得られるからである。

これらの適切な２進値は選択回路Ａｓの２つのＮＯＲ人
カグート」及びｍによりて引き出される。

これらＮＯＲ入カグート」及びｍの入力は、各々クロッ
ク臥及びＫＣによって導通状態に切り替えら玉 れるスイ２チ八介して、第６のＮＯＲゲートｈ及びｌ−
第７のＮＯＲゲートｉの出力に接続される。

タロツク島及びＫＣは第５図に示され之クロ、クジエネ
レータＣｇで生成される。このクロッキングによって２
つの適切な２進１’ｉｉＯ／１あるいはＩｌｏが与えら
れる。すなわち第１の２進値はＫＡクロックの所定の、
４１ルスの発生の除のＮ０Ｒｆ−４ｈの出力信号Ｇの値
であり、第２の２進値はＫＣクロックの後続するパルス
が発生した際のＮＯＲゲート１の出力信号Ｈの値である
。

第３図において第１の遅延ラインＶｔ、１はデータ信号
Ｄｏの下降エツジ８１クロツク完全に遅延させ、反転は
しないことに注目しなければならない。第２の遅延ライ
ンｖｚ２の入力スイッチはシステムクロック信号に２に
よって導通状態に切シ替見られ、入力信号は２クロック
期間遅延して反転信号としてＮＯＲゲートｈへ、又ＮＡ
ＮＤゲートｇが先行しているため非反転信号としてＮＯ
Ｒゲート１へ送られる。

第３の遅延ラインＶｚＪに与えられたイ＝号は、この遅
延ラインの信号パスに入力にスイッチが先行しない別の
インバータ１１０があるため、反転し丸形で２クロック
期間遅延してＮＯＲダー）１に伝送される。

選択回路Ａｓの出力信号り及びＥは、各々ＮＯＲ）ｆ′
−トで構成されている第６図に示され九遅延装置Ｖｓの
入力回路ｑ及びｒを切り替える。割り当てられた出力信
号Ｆに従って入力回路ｑ及びｒには。

各々第７図に示されたようにシステムクロック信号ｋＪ
及びに２から周波数分割によって導出された２相基本ク
ロ多り信号Ｃｋｌ及びＣｋ’が与えられる。２つの遅延
ラインＶｚ５及びＶｚ４の各々の出力には出力インバー
タＩａが備えられており、このイア　）４−タＩａの電
圧は謂２のシステムクロック信号に２が供給されている
。ソース電極が接地されているスイッチトランジスタは
第１のシステムクロック信号に１で駆動されるため、プ
ートストラップ構成が得られる。各インバータＩａの出
力はクロックラインＴｔに接続している。遅延ラインＶ
ｚ４及びＶｚ５は同じ遅延を生成し、クロックＫＡ及び
ＫＣを導出する第５図に示されたクロ、クジエネレータ
Ｃｇの第６の遅延ラインＶｚ６と第７の遅延ラインＶｚ
７の各々と同じ出力インバータを備えている。

遅延ラインは同期を改善する機能があるだけである。

システムクロック信号の周仮数はデータ速度の２倍にな
るように、すなわちデータ信号の最小・ギルス幅がシス
テムクロックのパルス幅の２＠になるように選択しなけ
ればならない。従ってシステムクロック信号に１及びに
２を交互にゲート制御することによって形成されるクロ
ックＫＡ、ＫＣ及びＫａ’、Ｋｅ’の周波数はデータ速
度に等しくなる。

ある回路ではデータ速度は７　ＭＨｚであるため、基本
クロックＣｋＪ　、　Ｃｋ？の速度は１６　Ｍ）（ｚと
なる。

基本クロックから引き出されるサンプリング信号Ｋａ、
Ｋｃ及びゲート制御回路の小さな場合のシステムクロッ
ク信号に１、ｋ２は、より）ぐルス幅の大きなりロック
信号の場合に比べてデータ信号のパルスエ、ゾと一致す
ることがまれである。本発明に従った回路構成は集積回
路チ、デ上においてあまシスベース本必要としないため
、いかなるＶＬＳＩ回路におけるモノリシ、り集積回路
にも適切である。

【図面の簡単な説明】

第１図は位相検出器を駆動するのに用いられる来、虜回
路が備えられた選択論理装置のプロ、り図であり、第２
図は本発明に従った集積回路を表し、第３図ないし第６
図は第１図にブロックとして示された別の回路の回路図
であり、第７図は第１図に示された選択論理ｇ＜＃の動
作を表す図である。 ＫＡ＝　ＫＣ・・・二相クロック、Ｋ、ｌ、Ｋｃ’・・
・サンプル信号、Ｔ１・・・クロックライン、Ｅｄ・・
・データ入力、Ａｄ−・・データ出力、ａ　ｔ　ｂ　＋
　Ｃ＊　ｄ　１６　ｔ　ｈ　、ｌ　”’ＮＯＲｒ−ト、
　　ｆ　　、ｇ　、、・ＮＡＮＩＩ−”−ト、　ｋ　１
．に２−・・二相システムクロック・信号、Ｆ・・・ク
ロック信号、ＩＪ〜ｒ１６・・・インバータ、Ａ８・・
・選択回路、Ｐｄ・・・位相検出６．ＬＪ、Ｌ２・・・
フリップフロップ回路、ＶＺＺ〜Ｖｚ７・・・遅延ライ
ン。 出願人代理人　　弁理士　鈴　江　武　彦ＦＩ６．２ ＦＩＧ、３

Claims (9)

【特許請求の範囲】
1. （１）データ信号のパルスの下降エッジが、デジタルデ
   ータ処理システムを制御するためにクロックラインに存
   在し２相システムクロックから導出されるサンプリング
   信号の下降エッジに一致したとき一致パルスを出力する
   集積回路において、クロックラインが、交差接続した二
   つのＮＯＲゲートから成り第２の入力には２相システム
   クロックの信号の一つが与えられる入力ゲートの第１の
   入力に接続され、 サンプリング信号が与えられる第１のＮＯＲゲートによ
   って生じる遅延が、第２のＮＯＲゲートによって生じる
   遅延より長く、 第２のＮＯＲゲートの出力がインバータを通して三入力
   の第３のＮＯＲゲートの第１の入力へ、あるいは直接３
   入力ＡＮＤゲートの第１の入力に接続され、 第３のＮＯＲゲートあるいはＡＮＤゲートの第２の入力
   にはデータ信号が与えられ、一方このゲートの第３の入
   力には遅延素子を通して反転したデータ信号が与えられ
   ていることを特徴とする集積回路。
2. （２）サンプリング信号がシステムクロック信号のパル
   スを交互に選択することによって形成され、その周波数
   はデータ速度の２倍に等しい特許請求の範囲第１項に記
   載の集積回路。
3. （３）一致パルスが、第５のＮＯＲゲートとともに第１
   のラッチフリップフロップを形成している三入力の第４
   のＮＯＲゲートの第１の入力に供給され、第４のＮＯＲ
   ゲートの入力の一つ及び第５のＮＯＲゲートの入力の一
   つにはそれぞれセット信号及びリセット信号が与えられ
   、第４のＮＯＲゲートの出力からは位相検出器のエネー
   ブル信号が出力される特許請求の範囲第１項あるいは第
   ２項に記載の集積回路。
4. （４）位相検出器には、異なる複数の遅延を供給し、シ
   ステムクロックによってクロックされ、比較的短い遅延
   を供給する第１の対の遅延ラインの組及び比較的長い遅
   延を供給する第２の対の遅延ラインの組を形成する複数
   の遅延ラインが備えられている特許請求の範囲第３項に
   記載の集積回路。
5. （５）第１及び第２の対の遅延ラインの各々には、その
   入力には第１のシステムクロックによって導通されるス
   イッチを通してデータ信号が供給される遅延ラインと、
   同じ遅延を与え、その入力には第２のシステムクロック
   によって導通されるスイッチを通してデータ信号が供給
   される別の遅延ラインとが備えられており、 ２つの三入力ゲートの各々の一つの入力にはエネーブル
   信号が与えられ、第１の三入力ゲートの別の入力は第１
   の対の遅延ラインの一つの出力に接続され、第２の三入
   力ゲートの別の入力は第２の対の遅延ラインの一つの出
   力に接続されている特許請求の範囲第４項に記載の集積
   回路。
6. （６）システムクロックの同じパルスと同時にデータ信
   号を受信する遅延ラインがタップ遅延ラインで構成され
   ている特許請求の範囲第４項あるいは第５項に記載の集
   積回路。
7. （７）データ信号が第１のシステムクロックによって導
   通されている第１のスイッチを通して第１の遅延ライン
   の入力に与えられ、又第２のシステムクロックによって
   導通されている第２のスイッチを通して第２の遅延ライ
   ンの入力に与えられ、第２の遅延ラインは第１の遅延ラ
   インと同じ遅延を生じ、 データ信号が第１のシステムクロックによって導通され
   ているスイッチを介して、第１あるいは第２の遅延ライ
   ンよりも一クロック長い遅延を生じる第３の遅延ライン
   の入力に与えられており、第１の遅延ラインの出力信号
   及び第２の遅延ラインの反転した出力信号が、各々第１
   のシステムクロックによって導通されたスイッチを通し
   て三入力の第６のＮＯＲゲートの第１及び第２の入力に
   与えられ、一方第２の遅延ラインの出力と第３の遅延ラ
   インの反転した出力は、各々第１のシステムクロックに
   よって導通にされているスイッチを通して三入力の第７
   のＮＯＲゲートの第１及び第２の入力に与えられ、第６
   及び第７のＮＯＲゲートの第３の入力にはエネーブル信
   号が与えられている特許請求の範囲第４項ないし第６項
   の内いずれか一つに記載の集積回路。
8. （８）第６及び第７のＮＯＲゲートの出力が、各々第１
   のクロックパルスによって導通されているスイッチによ
   って選択回路の第１のＮＯＲ入力ゲートの２つの入力の
   内の１つに、又第２のクロックパルスによって導通にさ
   れているスイッチを介して選択回路の第２のＮＯＲ入力
   ゲートの２つの入力の内の１つに接続され、クロックパ
   ルスがシステムクロックを交互にゲート制御することに
   よって得られ、 第１のＮＯＲ入力ゲートの出力信号は第１のシステムク
   ロックによって導通されているスイッチを通してインバ
   ータの入力に与えられ、このインバータの出力は第２の
   システムクロックによって導通されているスイッチを介
   して第２のラッチフリップフロップの第１の入力に接続
   され、 第２のＮＯＲ入力ゲートの出力信号が第１のシステムク
   ロックによって導通されているスイッチを通してさらに
   別のインバータの入力に与えられ、このインバータの出
   力は第２のシステムクロックによって導通されているス
   イッチを介して第２のラッチフリップフロップの第２の
   入力に接続され、この第２のラッチフリップフロップは
   ２つの交差接続したＮＯＲゲートから成り、２つのサン
   プリング信号の１つを選択するための第１の出力信号及
   び第２の反転した入力信号を生成し各々その第１及び第
   ２の出力において取り出せるように構成され、 前記選択回路の第１及び第２のＮＯＲゲートの出力が各
   々ＮＡＮＤゲートの入力の１つに接続し、このＮＡＮＤ
   ゲートの出力からは第５のＮＯＲゲートのリセット信号
   が供給されている特許請求の範囲第５項ないし第７項の
   内いずれか一つに記載の集積回路。
9. （９）前記２つの出力信号の各々が第４の遅延ライン及
   び第５の遅延ラインの入力回路を制御し、これらの入力
   回路にはシステムクロックから周波数分割によって導出
   された２相基本クロックの基本クロック信号が割り当て
   られた前記２つの出力信号に従って与えられ、 前記２つの遅延ラインの各々の出力は、第２のシステム
   クロックによって電圧が供給されている出力インバータ
   の負荷トランジスタのゲート電極に接続されており、そ
   のスイッチトランジスタは第１のシステムクロックによ
   って駆動され、その出力はクロックラインに接続され、 ２つのサンプリングパルスの各々がゲート回路によって
   システムクロックから交互にゲート制御することによっ
   て形成され、このゲート回路には、位相検出器の出力に
   おけるスイッチを制御するのに用いられるクロックパル
   スを形成するためのゲート回路の第４及び第５の遅延ラ
   インと同じ遅延を生じ又同じ出力インバータを備えた第
   ６の遅延ライン及び第７のディレイラインが備えられて
   いる特許請求の範囲第８項に記載の集積回路。