JP3505479B2

JP3505479B2 - 複数同期装置及びクロック分岐・分周装置

Info

Publication number: JP3505479B2
Application number: JP2000201145A
Authority: JP
Inventors: 澄夫斉藤; 一弘藤沼; 宮本　　裕; 明三澤
Original assignee: Anritsu Corp; Nippon Telegraph and Telephone Corp
Current assignee: Anritsu Corp; Nippon Telegraph and Telephone Corp
Priority date: 2000-07-03
Filing date: 2000-07-03
Publication date: 2004-03-08
Anticipated expiration: 2020-07-03
Also published as: JP2002023885A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、それぞれ入力した
入力クロック信号を分周する複数の分周器から出力され
る複数のクロック信号相互間の位相同期を取る複数同期
装置、及びこの複数同期装置が組込まれ、入力した一つ
のクロック信号を複数のクロック信号に分岐し、分岐し
た各クロック信号をそれぞれ個別の分周器で同一分周比
に分周して出力するクロック分岐・分周装置に関する。

【０００２】

【従来の技術】例えば、外部から入力された数ＧHz〜数
十ＧHzオーダーの超高周波のデジタルデータ信号の各ビ
ットデータを読取って、この読取った各ビットデータに
対して、ビット誤り測定やＱ値測定試験信号パターン作
成等の各種情報処理を実時間で実施するためには、高速
の演算装置が必要である。この高速の演算装置は、非常
に高価であり、かつ実時間における複雑な演算は困難で
ある。

【０００３】このような不都合を解消するために、入力
された高周波のデジタルデータ信号をデマルチプレクサ
を用いて、例えばＮ本のデジタルデータ信号に分割する
ことによって、分割された各デジタルデータ信号の周波
数を１／Ｎに低減できる。したがって、演算処理速度が
低速であるＮ台の演算装置を用いて、それぞれ分割され
た各デジタルデータ信号に対する各種情報処理を実時間
で余裕をもって実施できる。そして、各演算装置の処理
結果を集計すればよい。

【０００４】したがって、Ｎ台の演算装置においては、
それぞれ入力したデジタルデータ信号に対して同一クロ
ックタイミングで処理が実施される必要がある。

【０００５】このような条件を満たすためには、外部か
ら入力された数ＧHz〜数十ＧHzオーダーの超高周波のデ
ジタルデータ信号に同期するクロック信号をＮ個のクロ
ック信号に分岐し、分岐した各クロック信号を１／Ｎに
分周して各演算処理装置に分配すればよい。

【０００６】このような機能を有したクロック分岐・分
周装置は、例えば図８に示すように構成されている。入
力端子１から入力された図９に示す矩形波形を有する入
力クロック信号ａは信号分岐回路２で例えば４本に分岐
されてそれぞれ同一構成の分周器３ａ、３ｂ、３ｃ、３
ｄへ入力される。各分周器３ａ、３ｂ、３ｃ、３ｄで１
／Ｎ（図９では１／２）にそれぞれ分周されたクロック
信号ｂ₁、ｂ₂、ｂ₃、ｂ₄はそれぞれ演算処理部４
ａ、４ｂ、４ｃ、４ｄの各クロック端子へ印加される。
各演算処理部４ａ、４ｂ、４ｃ、４ｄは、この各クロッ
ク信号ｂ₁、ｂ₂、ｂ₃、ｂ₄を用いて、それぞれ別途
入力されたデジタルデータ信号に対して与えられた各種
演算処理を実施する。

【０００７】図９はこのクロック分岐・分周装置の動作
を示すタイムチャートである。入力クロック信号ａは継
続して入力されている。したがって、各分周器３ａ、３
ｂ、３ｃ、３ｄに対しても、分岐された各クロック信号
ａが印加されている。そして時刻ｔ₁にて、各分周器３
ａ、３ｂ、３ｃ、３ｄに電源を投入すると、各分周器３
ａ、３ｂ、３ｃ、３ｄが起動して、入力クロック信号ａ
の周波数を１／Ｎに分周した各クロック信号ｂ₁、
ｂ₂、ｂ₃、ｂ₄の出力を開始する。

【０００８】

【発明が解決しようとする課題】しかしながら、図８に
示したクロック分岐・分周装置においても未だ解消すべ
き次のような課題があった。

【０００９】すなわち、入力クロック信号ａの周波数が
非常に高いので、各分周器３ａ〜３ｄに対する電源投入
時刻ｔ₁が図９に示すように入力クロック信号ａの波形
の安定期間ではなくて、図１０に示すように、入力クロ
ック信号ａの波形の立上り近傍や立下り近傍になる場合
が多々ある。なお、実際の電源立上り時間はせいぜいｎ
μ〜ｍｓオーダーであるが、クロックの立上り時間は、
数十ｐｓ程度である。

【００１０】このようになると、各分周器３ａ〜３ｄの
電源投入時の立上がり特性の微小な相違により、各分周
器３ａ〜３ｄから出力され各クロック信号ｂ_{1 〜}ｂ₄相
互間で位相が反転する場合がある。図１０においては、
３番目の分周器３ｃから出力されるクロック信号ｂ₃の
みが他のクロック信号ｂ₁、ｂ₂、ｂ₄に対して位相が
反転している。

【００１１】このように、各分周器３ａ〜３ｄから出力
される各クロック信号ｂ_{1 〜}ｂ₄相互間で位相が一致し
ないと、各演算処理部４ａ〜４ｄにおける演算処理の同
期が取れないので、各演算装置で得られる処理結果の実
時間における集計が不可能になる。

【００１２】このような不都合を解消するために、従
来、アーミング手法が提唱されている。このアーミング
手法においては、入力クロック信号に同期したある一定
幅のdisable gate信号により、全部の分周器をdisable
（動作不能）状態に制御して、その制御期間中に各分周
器に対してリセットをかけ各分周器を初期化状態にす
る。したがって、disable（動作不能）状態の解除後
に、各分周器は等しく初期状態から起動するので、各分
周器から出力されるクロック信号ｂ₁、ｂ₂、ｂ₃、ｂ
₄の相互間に位相差が発生することを未然に防止でき
る。

【００１３】しかしながら、このアーミング手法におい
ては、１０ＧHz帯の高価なＩＣを多数使用する必要があ
るので、部品代が高くなり、製造費が大幅に上昇する。
さらに、直流（ＤＣ）動作が要求されるために、調整が
煩雑であり、回路規模が大型化し、数ＧHz〜数十ＧHzオ
ーダーの超高周波に適用する場合、製造費がさらに上昇
する。

【００１４】本発明はこのような事情に鑑みてなされた
ものであり、各クロック信号の基準クロック信号に対す
る位相の一致・不一致を検出することにより、簡単な回
路構成で、各分周器から出力される各クロック信号相互
間の位相同期を取ることができ、低製造費でかつ信頼性
を向上できる複数同期装置及びこの複数同期装置が組込
まれたクロック分岐・分周装置を提供することを目的と
する。

【００１５】

【課題を解決するための手段】本発明は、それぞれ入力
された入力クロック信号を分周する複数の分周器から出
力される複数のクロック信号相互間の位相同期を取る複
数同期装置に適用される。

【００１６】そして、上記課題を解消するために、複
数の分周器から出力される複数のクロック信号のうちの
予め定められた基準クロック信号以外の他のクロック信
号にジッタを発生させるジッタ発生手段と、基準クロッ
ク信号に対する、ジッタ発生手段でジッタが発生した他
の各クロック信号の位相一致・不一致を検出して検出結
果として出力する複数の位相検出回路と、この各位相検
出回路が出力した検出結果が位相不一致を示したとき当
該検出結果に対応するクロック信号を出力した分周器へ
リセット信号を送出して当該分周器を再起動させる複数
のリセット信号発生回路と、リセット信号発生回路から
リセット信号が送出されてから一定時間経過後に、同一
位相検出回路から出力された検出結果を同一リセット信
号発生回路へ再入力させる複数のゲート回路とを備えて
いる。

【００１７】また、別の発明は、入力クロック信号を複
数のクロック信号に分岐し、分岐した各クロック信号を
それぞれ個別の分周器で同一分周比に分周して出力する
クロック分岐・分周装置に適用される。

【００１８】そして、上記課題を解消するために、本
発明のクロック分岐・分周装置においては、個別の分周
器から出力される複数のクロック信号のうちの予め定め
られた基準クロック信号以外の他のクロック信号にジッ
タを発生させるジッタ発生手段と、基準クロック信号に
対する、ジッタ発生手段でジッタが発生した他の各クロ
ック信号の位相一致・不一致を検出して検出結果として
出力する複数の位相検出回路と、この各位相検出回路が
出力した検出結果が位相不一致を示したとき当該検出結
果に対応するクロック信号を出力した分周器へリセット
信号を送出して当該分周器を再起動させる複数のリセッ
ト信号発生回路と、リセット信号発生回路からリセット
信号が送出されてから一定時間経過後に、同一位相検出
回路から出力された検出結果を同一リセット信号発生回
路へ再入力させる複数のゲート回路とを備えている。

【００１９】先ず、複数同期装置及びこの複数同期装置
が組込まれクロック分岐・分周装置が必要な理由を説明
する。

【００２０】例えば、マルチチャネルのパターン発生器
においては、それぞれのチャネルが異なる周波数や異な
るデジタルパターンを発生できる個別モードと、マルチ
チャネルの出力が同一周波数でかつ発生するデジタルパ
ターン相互間の相関が取れている必要がある共通モード
とがある。

【００２１】同様に、マルチチャネル誤り検出器におい
ても、それぞれのチャネルで個別に誤り測定する個別モ
ードと、相関がとれたパターンを測定する共通モードと
がある。これら２つのモードを１台のマルチチャネルパ
ターン発生器及びマルチチャネル誤り検出器で実現しよ
うとした場合、その内部構成上、複数台の分周器が必要
となる。

【００２２】上記個別モードの場合、あたかも１チャネ
ルパターン発生器又は１チャネル誤り検出器が複数台あ
るのと同様であるが、その回路構成上、それぞれ個別の
入力クロック信号を分周する分周器が複数台必要にな
る。

【００２３】これに対して、上記共通モードの場合、一
つの入力信号を複数に分岐して各分周器に振分ければよ
い。この場合、当然各分周器の同期を取る必要がある。
すなわち、クロック分岐・分周装置が必要になる。この
クロック分岐・分周装置内には、先の複数同期装置が組
込まれる。

【００２４】次に、このように構成された複数同期装置
及びクロック分岐・分周装置の動作を説明する。

【００２５】各分周器から出力されるクロック信号のう
ち一つのクロック信号を基準クロック信号としている。
そして、この基準クロック信号と他の各クロック信号と
の位相の一致・不一致が検出される。そして、不一致の
場合は対応クロック信号を送出した分周器がリセットさ
れる。

【００２６】リセットされてから一定時間経過後に、再
度基準クロック信号と該当クロック信号との位相の一致
・不一致が検出される。不一致の場合、再度該当分周器
に対するリセットが実施される。このように、基準クロ
ック信号に位相が一致するまで、繰返しリセットが実施
される。

【００２７】しかして、最終的に全てのクロック信号が
基準クロック信号に対して位相が一致するので、結果的
に各分周器から出力される全てのクロック信号の位相が
一致する。

【００２８】

【発明の実施の形態】以下、本発明の各実施形態を図面
を用いて説明する。（第１実施形態）図１は本発明の第１実施形態の複数同
期装置が組込まれたクロック分岐・分周装置の概略構成
を示すブロック図である。図８に示す従来のクロック分
岐・分周装置と同一部分には同一符号を付して重複する
部分の詳細説明を省略する。

【００２９】入力端子１から入力された図２に示す矩
形波形を有する高周波の入力クロック信号ａは信号分岐
回路２で例えば４本に分岐されて、それぞれ個別のスイ
ッチ回路１８ａ、１８ｂ、１８ｃ、１８ｄの各常閉端子
を介して、それぞれ同一構成の分周器３ａ、３ｂ、３
ｃ、３ｄへ入力される。

【００３０】なお、各スイッチ回路１８ａ、１８ｂ、１
６ｃ、１８ｄの各常開端子にはそれぞれ個別に信号入力
端子１９ａ、１９ｂ、１９ｃ、１９ｄが接続されてい
る。そして、この装置を複数同期装置が組込まれたクロ
ック分岐・分周装置として使用する場合は、各スイッチ
回路１８ａ〜１８ｄを各常閉端子側に切換えられ、信号
分岐回路２から、それぞれ同一構成の分周器３ａ、３
ｂ、３ｃ、３ｄへ入力される。

【００３１】各分周器３ａ、３ｂ、３ｃ、３ｄで１／Ｎ
（図２では１／２）にそれぞれ分周されたクロック信号
ｂ₁、ｂ₂、ｂ₃、ｂ₄はそれぞれ演算処理部４ａ、４
ｂ、４ｃ、４ｄの各クロック端子へ印加される。各演算
処理部４ａ、４ｂ、４ｃ、４ｄは、このクロック信号ｂ
₁、ｂ₂、ｂ₃、ｂ₄を用いて、それぞれ別途入力され
たデジタルデータ信号に対して与えられた各種演算処理
を実施する。

【００３２】そして、この実施形態装置においては、１
番目の分周器３ａから出力されたクロック信号ｂ₁を基
準クロック信号に設定している。この１番目の分周器３
ａから出力された基準クロック信号ｂ₁と２番目の分周
器３ｂから出力されたクロック信号ｂ₂とが第１の位相
制御部５ａへ入力される。また、１番目の分周器３ａか
ら出力された基準クロック信号ｂ₁と３番目の分周器３
ｃら出力されたクロック信号ｂ₃とが第２の位相制御部
５ｂへ入力される。さらに、１番目の分周器３ａから出
力された基準クロック信号ｂ₁と４番目の分周器３ｄら
出力されたクロック信号ｂ₃とが第３の位相制御部５ｃ
へ入力される。

【００３３】そして、第１の位相制御部５ａから出力さ
れるリセット信号ｉ₂が２番目の分周器３ｂのリセット
端子へ印加され、第２の位相制御部５ｂから出力される
リセット信号ｉ₃が３番目の分周器３ｃのリセット端子
へ印加され、第３の位相制御部５ｃから出力されるリセ
ット信号ｉ₄が４番目の分周器３ｄのリセット端子へ印
加される。

【００３４】第１の位相制御部５ａへ入力された基準ク
ロック信号ｂ₁と２番目の分周器３ｂから出力されたク
ロック信号ｂ₂とはＥＸＯＲゲート（排他的論理和回
路）６で排他的論理和演算が実施される。このＥＸＯＲ
ゲート６の出力信号ｅは高抵抗７ａとコンデンサ７ｂと
で構成された電圧保持回路７で電圧保持された後、新た
な出力信号ｅ₁として次の比較器８の（＋）側入力端子
に入力される。この比較器８の（−）側入力端子にはし
きい値電圧Ｖ_THが印加されている。したがって、電圧保
持回路７で電圧保持された出力信号ｅ₁がしきい値電圧
Ｖ_THを超えると、このの比較器８の出力信号ｇはハイ
（Ｈ）レベルとなる。

【００３５】基準クロック信号ｂ₁とクロック信号ｂ₂
との位相が一致している状態においては、ＥＸＯＲゲー
ト６の出力信号ｅはロー（Ｌ）レベル状態であり、電圧
保持回路７の出力信号ｅ₁がしきい値電圧Ｖ_THを超える
ことはないので、比較器８の出力信号ｇは位相一致を示
すロー（Ｌ）レベルを維持する。

【００３６】一方、基準クロック信号ｂ₁とクロック信
号ｂ₂との位相が不一致の場合においては、ＥＸＯＲゲ
ート６の出力信号ｅはハイ（Ｈ）レベル状態になるの
で、電圧保持回路７の出力信号ｅ₁がしきい値電圧Ｖ_TH
を超え、比較器８の出力信号ｇは位相不一致を示すハイ
（Ｈ）レベルに変化する。

【００３７】したがって、ＥＸＯＲゲート６、電圧保持
回路７及び比較器８は基準クロック信号ｂ₁とクロック
信号ｂ₂との間の位相一致・不一致を検出する位相検出
回路を構成する。

【００３８】位相検出回路における比較器８の出力信号
ｇはアンドゲート９の一方の入力端子へ入力される。ア
ンドゲート９の他方の入力端子には、負パルス発生回路
１２から、図２に示す矩形形状の負パルスｋが入力され
る。アンドゲート９の出力信号ｈはリセット信号発生回
路１０へ入力される。リセット信号発生回路１０はアン
ドゲート９の出力信号ｈにおけるロー（Ｌ）レベルから
ハイ（Ｈ）レベルへの立上りに同期して、図２に示すパ
ルス状のリセット信号ｉ₂を出力する。

【００３９】第１の位相制御部５ａのリセット信号発生
回路１０から出力されるリセット信号ｉ₂は２番目の分
周器３ｂのリセット端子へ印加される。２番目の分周器
３ｂは、リセット信号ｉ₂が印加されると、電源投入時
と同様に、入力されているクロック信号ａに対する分周
動作を再起動して、クロック信号ｂ₂の再出力を開始す
る。したがって、再出力されるクロック信号ｂ₂の位相
がリセット信号ｉ₂入力前の位相と異なり、基準クロッ
ク信号ｂ₁の位相に一致する場合もある。また、再出力
されるクロック信号ｂ₂の位相がリセット信号ｉ₂入力
前の位相と変化しない場合もある。この場合、依然とし
て基準クロック信号ｂ₁の位相に一致しない。

【００４０】さらに、リセット信号発生回路１０から出
力されるリセット信号ｉ₂はタイマ回路１１へ入力され
る。タイマ回路１１はリセット信号ｉ₂が入力される
と、入力時刻から一定時間Ｔだけハイ（Ｈ）レベルを維
持するタイマ信号ｊを次の負パルス発生回路１２へ送出
する。負パルス発生回路１２は、図２に示すように、入
力したタイマ信号ｊの立下りに同期して、前述した図２
に示す矩形形状の負パルスｋをアンドゲート９の他方の
入力端子へ送出する。

【００４１】通常状態においては、アンドゲート９の他
方の入力端子はハイ（Ｈ）レベル状態を維持しているの
で、比較器８の出力信号ｇはアンドゲート９をそのまま
通過し、比較器８の出力信号ｇは継続して不一致を示す
ハイ（Ｈ）レベルを維持する。アンドゲート９の出力信
号ｈも継続してハイ（Ｈ）レベル状態を維持するので、
リセット信号ｉ₂は出力されない。しかし、負パルスｋ
がアンドゲート９の他方の入力端子へ印加されると、図
２に示すように、アンドゲート９の出力信号ｈは一時的
にロー（Ｌ）レベルへ立下り再度ハイ（Ｈ）レベルへ立
上がるので、その立上がりに同期してリセット信号ｉ₂
が再出力される。

【００４２】したがって、アンドゲート９、タイマ回路
１１及び負パルス発生回路１２は、リセット信号発生回
路１０からリセット信号ｉ₂が送出されてから一定時間
Ｔ経過後に、位相検出回路から出力された検出結果（出
力信号ｇ）をリセット信号発生回路１０へ再入力させる
ゲート回路を構成する。

【００４３】なお、第２の位相制御部５ｂ、第３の位相
制御部５ｃも、上述した第１の位相制御部５ａとほぼ同
一構成であるので動作説明を省略する。

【００４４】次に、このように構成されたクロック分岐
・分周装置の動作を図２に示すタイムチャートを用いて
説明する。なお、図２に示すタイムチャートにおいて
は、第１の位相制御部５ａの動作のみを示しているが、
第２の位相制御部５ｂ、第３の位相制御部５ｃの動作
は、第１の位相制御部５ａの動作と同じである。

【００４５】入力クロック信号ａは継続して入力されて
いる。時刻ｔ₁にて各分周器３ａ、３ｂ、３ｃ、３ｄの
電源が投入される。その結果、図示するように、各分周
器３ａ、３ｂ、３ｃ、３ｄは一斉に起動するが、２番目
の分周器３ｂから出力されるクロック信号ｂ₂の位相が
１番目の分周器３ａから出力される基準クロック信号ｂ
₁の位相に対して反転したとする。

【００４６】すると、クロック信号ｂ₂と基準クロック
信号ｂ₁とが不一致となり、ＥＸＯＲゲート６の出力信
号ｅはハイ（Ｈ）レベル状態となる。その結果、電圧保
持回路７の出力信号ｅ₁の電圧が上昇を開始する。

【００４７】時刻ｔ₂で、電圧保持回路７の出力信号ｅ
₁がしきい値電圧Ｖ_THを超えると、比較器８の出力信号
ｇがハイ（Ｈ）レベルへ立上がる。通常状態において
は、アンドゲート９の他方の入力端子はハイ（Ｈ）レベ
ル状態を維持しているので、時刻ｔ₂にて、アンドゲー
ト９の出力信号ｈがハイ（Ｈ）レベルへ立上がる。その
結果、リセット信号発生回路１０からリセット信号ｉ₂
が２番目の分周器３ｂへ送出される。２番目の分周器３
ｂはリセットされる。

【００４８】なお、このタイムチャートにおいては、２
番目の分周器３ｂはリセットされたが、リセット後のク
ロック信号ｂ₂の位相は変化されずに、基準クロック信
号ｂ ₁との間の位相差は解消されなかったとする。した
がって、比較器８及びアンドゲート９の各出力信号ｇ、
ｈはハイ（Ｈ）レベルを維持する。時刻ｔ₂にて、リセ
ット信号発生回路１０からリセット信号ｉ₂が出力され
るとタイマ回路１１からハイ（Ｈ）レベルのタイマ信号
ｊが出力開始する。

【００４９】時刻ｔ₂から一定時間Ｔ経過後の時刻ｔ₃
にてタイマ信号ｊが立下ると、負パルス発生回路１２か
ら負パルスｋがアンドゲート９の他方の入力端子へ印加
される。その結果、アンドゲート９の出力信号ｈは一時
的にロー（Ｌ）レベルへ立下り、時刻ｔ₄にて再度ハイ
（Ｈ）レベルへ立上がるので、その立上がりに同期して
リセット信号ｉ₂が再出力される。２番目の分周器３ｂ
は再度リセットされる。

【００５０】このタイムチャートにおいては、２番目の
分周器３ｂは今回の２回目のリセットによって、リセッ
ト後のクロック信号ｂ₂の位相が変化し、基準クロック
信号ｂ₁との間の位相差は解消されたとする。その結
果、ＥＸＯＲゲート６の出力信号ｅがロー（Ｌ）レベル
に変化し、電圧保持回路７の出力信号ｅ₁の電圧が低下
開始する。

【００５１】時刻ｔ₅で、電圧保持回路７の出力信号ｅ
₁がしきい値電圧Ｖ_THを下回ると、比較器８の出力信号
ｇがロー（Ｌ）レベルへ立下がる。その結果、アンドゲ
ート９の出力信号ｈがロー（Ｌ）レベルへ立下がる。時
刻ｔ₄にて、リセット信号発生回路１０から再度リセッ
ト信号ｉ₂が出力されるとタイマ回路１１からハイ
（Ｈ）レベルのタイマ信号ｊが出力開始する。

【００５２】時刻ｔ₄から一定時間Ｔ経過後の時刻ｔ₆
にてタイマ信号ｊが立下ると、負パルス発生回路１２か
ら負パルスｋがアンドゲート９の他方の入力端子へ印加
される。しかし、この時点では、比較器８の出力信号ｇ
は既にロー（Ｌ）レベル状態であるので、リセット信号
発生回路１０からリセット信号ｉ₂が出力されることは
ない。

【００５３】このように構成された第１実施形態のクロ
ック分岐・分周装置においては、２番目〜４番目の各分
周器３ｂ、３ｃ、３ｄから出力される各クロック信号ｂ
₂、ｂ₃、ｂ₄が１番目の分周器３ａから出力される基
準クロック信号ｂ₁に対して位相不一致の場合は、位相
不一致のクロック信号ｂ₂、ｂ₃、ｂ₄を送出した分周
器３ｂ、３ｃ、３ｄがリセットされる。

【００５４】リセットされてから一定時間Ｔ経過後に、
再度基準クロック信号ｂ₁と該当クロック信号ｂ₂、ｂ
₃、ｂ₄との位相の一致・不一致が検出される。不一致
の場合、再度該当分周器３ｂ、３ｃ、３ｄに対するリセ
ットが実施される。このように、各クロック信号ｂ₂、
ｂ₃、ｂ₄が基準クロック信号ｂ₁に位相一致するま
で、繰返しリセットが実施される。

【００５５】しかして、最終的に全てのクロック信号ｂ
₂、ｂ₃、ｂ₄が基準クロック信号ｂ₁に対して位相一致
するので、結果的に各分周器３ａ〜３ｄから出力される
全てのクロック信号ｂ₁ 〜ｂ₄の位相が一致する。

【００５６】このように、簡単な回路構成で簡単に各分
周器３ａ、３ｂ、３ｃ、３ｄから出力される全てのクロ
ック信号ｂ₁、ｂ₂、ｂ₃、ｂ₄の位相を一致させるこ
とができる。

【００５７】（第２実施形態）図３は本発明の第２実施
形態のクロック分岐・分周装置の概略構成を示すブロッ
ク図である。図１に示す第１実施形態のクロック分岐・
分周装置と同一部分には同一符号を付して重複する部分
の詳細説明を省略する。

【００５８】この第２実施形態のクロック分岐・分周装
置においては、基準クロック信号ｂ ₁以外の各分周器３
ｂ、３ｃ、３ｄから出力された各クロック信号ｂ₂、ｂ
₃、ｂ₄は一旦差動増幅器１４ａ、１４ｂ、１４ｃの一
方の入力端子へ入力される。この各差動増幅器１４ａ、
１４ｂ、１４ｃの他方の入力端子には、ジッタ生成波形
信号発生回路１３からジッタ生成波形信号ｍが印加され
る。

【００５９】ジッタ生成波形信号ｍは、図４に示するよ
うに、波形周期が各クロック信号の周期に比較して桁違
いに大きい三角波形形状を有している。したがって、差
動増幅器１４ａ、１４ｂ、１４ｃは矩形波形を有するク
ロック信号ｂ₂、ｂ₃、ｂ₄に三角波形形状を有するジ
ッタ生成波形信号ｍを信号合成して、それぞれ新たなク
ロック信号ｂ₂₁、ｂ₃₁、ｂ₄₁として各位相制御部５
ａ、５ｂ、５ｃ内のＥＸＯＲゲート６へ送出する。

【００６０】その他の構成は、図１に示す第１実施形
態のクロック分岐・分周装置と同じである。このように
構成された第２実施形態のクロック分岐・分周装置にお
いては、クロック信号ｂ₂、ｂ₃、ｂ₄の波形に波形周
期が長い三角波形形状を重畳することにより、出力され
る新たクロック信号ｂ₂₁、ｂ₃₁、ｂ₄₁に対して、図５
に示すように、故意に等価的なジッタを発生させること
ができる。

【００６１】すなわち、各分周器３ｂ〜３ｄから出力
される各クロック信号ｂ₂、ｂ₃、ｂ₄の立上りタイミ
ングを故意に広範囲に分布させて、各クロック信号
ｂ₂、ｂ₃、ｂ₄の立上りが基準クロック信号ｂ₁の立
上がり近傍に位置した場合に、ＥＸＯＲゲート６の出力
に必ずハイ（Ｈ）レベルが含まれるように制御し、各分
周器３ａ〜３ｄ相互間における立上がり特性誤差要因が
位相制御特性に影響を与えないようにしている。

【００６２】その結果、クロック分岐・分周装置全体の
信頼性を向上できる。

【００６３】（第３実施形態）図６は本発明の第３実施
形態のクロック分岐・分周装置における第１の位相制御
部を取出して示すブロック図である。図１に示す第１実
施形態のクロック分岐・分周装置における第１の位相制
御部５ａと同一部分には同一符号を付して重複する部分
の詳細説明を省略する。なお、位相制御部以外の構成は
図１に示す第１実施形態のクロック分岐・分周装置と同
じであるので説明を省略する。

【００６４】この第３実施形態のクロック分岐・分周装
置における第１の位相制御部５ａにおいて、この第１の
位相制御部５ａへ入力された基準クロック信号ｂ₁は第
１のＤ型のＦＦ（フロップ・フロップ）１５ａのＤ入力
端子へ入力されるとともに第２の遅延回路１６ｂへ入力
される。一方、この第１の位相制御部５ａへ入力された
クロック信号ｂ₂は第２のＤ型のＦＦ（フロップ・フロ
ップ）１５ｂのＤ入力端子へ入力されるとともに第１の
遅延回路１６ａへ入力される。

【００６５】第１の遅延回路１６ａは入力されたクロッ
ク信号ｂ₂を入力クロック信号ａの１／２周期分だけ遅
延させて、遅延クロック信号ｄ₂として第１のＦＦ１５
ａのクロック端子Ｃへ印加する。第２の各遅延回路１６
ｂは入力された基準クロック信号ｂ₁を入力クロック信
号ａの１／２周期分だけ遅延させて、遅延基準クロック
信号ｄ₁として第１のＦＦ１５ａのクロック端子Ｃへ印
加する。

【００６６】第１のＦＦ１５ａは、クロック端子Ｃに印
加されている遅延クロック信号ｄ₂のクロックの立上が
りに同期してＤ入力端子に印加されている基準クロック
信号ｂ₁の信号値を取込んでＱ出力端子から新たな出力
信号ｂ₁₂として次のナンドゲート１７の一方の入力端子
へ送出する。一方、第２のＦＦ１５ｂは、クロック端子
Ｃに印加されている遅延基準クロック信号ｄ₁のクロッ
クの立上がりに同期してＤ入力端子に印加されているク
ロック信号ｂ₂の信号値を取込んでＱ出力端子から新た
な出力信号ｂ₂₂として次のナンドゲート１７の他方の入
力端子へ送出する。

【００６７】ナンドゲート１７は、自己の各入力端子に
入力されている各ＦＦ１５ａ、１５ｂの出力信号ｂ₁₂、
ｂ₂₂が共にハイ（Ｈ）レベル状態のときのみロー（Ｌ）
レベルの信号ｇ₁を出力し、自己の各入力端子に入力さ
れている各出力信号ｂ₁₂、ｂ ₂₂のうち少なくともいずれ
か一方がロー（Ｌ）レベル状態のときハイ（Ｈ）レベル
の信号ｇ₁を出力する。

【００６８】クロック信号ｂ₂と基準クロック信号ｂ₁
とが位相一致している場合は、クロック信号ｂ₂のクロ
ックの立上りタイミングと基準クロック信号ｂ₁の立上
りタイミングとは完全に一致する筈である。したがっ
て、クロック信号ｂ₂を遅延させるか又は基準クロック
信号ｂ₁を入力クロック信号ａの１／２周期だけ遅延さ
せて、遅延した立上りタイミングでＦＦ１５ａ，１５ｂ
を駆動すると、各ＦＦ１５ａ、１５ｂの各出力信号
ｂ₁₂、ｂ₂₂は共にハイ（Ｈ）レベルを維持する。したが
って、クロック信号ｂ₂と基準クロック信号ｂ₁とが位
相一致している場合は、ナンドゲート１７の出力信号ｇ
₁はロー（Ｌ）レベルを維持する。

【００６９】一方、クロック信号ｂ₂と基準クロック信
号ｂ₁とが位相不一致の場合は、クロック信号ｂ₂のク
ロックの立上りタイミングと基準クロック信号ｂ₁の立
上りタイミングは、少なくとも入力クロック信号ａの１
／２周期の整数倍ずれている。したがって、各ＦＦ１５
ａ，１５ｂの各出力信号ｂ₁₂、ｂ₂₂のいずれか一方はロ
ー（Ｌ）レベルに変化する。したがって、クロック信号
ｂ₂と基準クロック信号ｂ₁とが位相不一致の場合は、
ナンドゲート１７の出力信号ｇ₁はハイ（Ｈ）レベルへ
変化する。

【００７０】したがって、第１，第２のＦＦ１５ａ，１
５ｂ、第１，第２の遅延回路１６ａ，１６ｂ及びナンド
ゲート１７は基準クロック信号ｂ₁とクロック信号ｂ₂
との間の位相一致・不一致を検出する位相検出回路を構
成する。

【００７１】位相検出回路のナンドゲート１７の出力信
号ｇ₁はアンドゲート９の一方の入力端子へ印加され
る。アンドゲート９の他方の入力端子には、図１に示す
第１実施形態の位相制御部と同様に、負パルス発生回路
１２から、図７に示す矩形形状の負パルスｋが入力され
る。アンドゲート９の出力信号ｈはリセット信号発生回
路１０へ入力される。リセット信号発生回路１０はアン
ドゲート９の出力信号ｈにおけるロー（Ｌ）レベルから
ハイ（Ｈ）レベルへの立上りに同期して、図７に示すパ
ルス状のリセット信号ｉ₂を出力する。この第１の位相
制御部５ａのリセット信号発生回路１０から出力される
リセット信号ｉ₂は２番目の分周器３ｂのリセット端子
へ印加される。

【００７２】リセット信号発生回路１０から出力される
リセット信号ｉ₂はタイマ回路１１へ入力される。タイ
マ回路１１はリセット信号ｉ₂が入力されると、入力時
刻から一定時間Ｔだけハイ（Ｈ）レベルを維持するタイ
マ信号ｊを次の負パルス発生回路１２へ送出する。負パ
ルス発生回路１２は、図７に示すように、入力したタイ
マ信号ｊの立下りに同期して、負パルスｋをアンドゲー
ト９の他方の入力端子へ送出する。

【００７３】次に、このように構成された第３実施形態
のクロック分岐・分周装置の動作を図７に示すタイムチ
ャートを用いて説明する。なお、図７に示すタイムチャ
ートにおいては、第１の位相制御部５ａの動作のみを示
している。

【００７４】入力クロック信号ａは継続して入力されて
いる。時刻ｔ₇にて各分周器３ａ、３ｂ、３ｃ、３ｄの
電源が投入される。その結果、各分周器３ａ、３ｂ、３
ｃ、３ｄは一斉に起動するが、２番目の分周器３ｂから
出力されるクロック信号ｂ₂の位相が１番目の分周器３
ａから出力される基準クロック信号ｂ₁の位相に対し
て、図２のタイムチャートと同様に、反転したとする。

【００７５】すると、クロック信号ｂ₂と基準クロック
信号ｂ₁とが位相不一致となり、第１の遅延回路１６ａ
から出力される遅延クロック信号ｄ₂のクロックの立上
りタイミングが基準クロック信号ｂ₁のロー（Ｌ）レベ
ル区間となるので、第１のＦＦ１５ａの出力信号ｂ12は
ロー（Ｌ）レベルとなる。一方、第２の遅延回路１６ｂ
から出力される基準遅延クロック信号ｄ₁のクロックの
立上りタイミングがクロック信号ｂ₂のハイ（Ｈ）レベ
ル区間となるので、第２のＦＦ１５ｂの出力信号ｂ12は
ハイ（Ｈ）レベルとなる。

【００７６】その結果、時刻ｔ₈にて、ナンドゲート１
７の出力信号ｇ₁は、位相不一致を示すハイ（Ｈ）レベ
ルとなる。通常状態においては、アンドゲート９の他方
の入力端子はハイ（Ｈ）レベル状態を維持しているの
で、時刻ｔ₈にて、アンドゲート９の出力信号ｈがハイ
（Ｈ）レベルへ立上がる。その結果、リセット信号発生
回路１０からリセット信号ｉ₂が２番目の分周器３ｂへ
送出される。２番目の分周器３ｂはリセットされる。

【００７７】なお、このタイムチャートにおいては、図
２のタイムチャートと同様に、２番目の分周器３ｂはリ
セットされたが、リセット後のクロック信号ｂ₂の位相
は変化されずに、基準クロック信号ｂ₁との間の位相差
は解消されなかったとする。したがって、ナンドゲート
１７及びアンドゲート９の各出力信号ｇ₁、ｈはハイ
（Ｈ）レベルを維持する。

【００７８】時刻ｔ₈にて、リセット信号発生回路１０
からリセット信号ｉ₂が出力されるとタイマ回路１１か
らハイ（Ｈ）レベルのタイマ信号ｊが出力開始する。

【００７９】時刻ｔ₈から一定時間Ｔ経過後の時刻ｔ₉
にてタイマ信号ｊが立下ると、負パルス発生回路１２か
ら負パルスｋがアンドゲート９の他方の入力端子へ印加
される。その結果、アンドゲート９の出力信号ｈは一時
的にロー（Ｌ）レベルへ立下り、時刻ｔ₁₀にて再度ハイ
（Ｈ）レベルへ立上がるので、その立上がりに同期して
リセット信号ｉ₂が再出力される。２番目の分周器３ｂ
は再度リセットされる。

【００８０】このタイムチャートにおいては、２番目の
分周器３ｂは今回の２回目のリセットによって、リセッ
ト後のクロック信号ｂ₂の位相が変化し、基準クロック
信号ｂ₁との間の位相差は解消されたとする。

【００８１】その結果、第１の遅延回路１６ａから出力
される遅延クロック信号ｄ₂のクロックの立上りタイミ
ングが基準クロック信号ｂ₁のハイ（Ｈ）レベル区間に
変化するので、第１のＦＦ１５ａの出力信号ｂ12はハイ
（Ｈ）レベルとなる。一方、第２の遅延回路１６ｂから
出力される基準遅延クロック信号ｄ₁のクロックの立上
りタイミングはクロック信号ｂ₂のハイ（Ｈ）レベル区
間のままであるので、第２のＦＦ１５ｂの出力信号ｂ12
はハイ（Ｈ）レベルを維持する。

【００８２】その結果、時刻ｔ₁₀にて、ナンドゲート
１７の出力信号ｇ₁は、位相一致を示すロー（Ｌ）レベ
ルへ変化する。したがって、アンドゲート９の出力信号
ｈがロー（Ｌ）レベルへ立下がる。時刻ｔ₁₀にて、リ
セット信号発生回路１０から再度リセット信号ｉ₂が出
力されるとタイマ回路１１からハイ（Ｈ）レベルのタイ
マ信号ｊが出力開始する。

【００８３】時刻ｔ₁₀から一定時間Ｔ経過後の時刻ｔ
₁₁にてタイマ信号ｊが立下ると、負パルス発生回路１
２から負パルスｋがアンドゲート９の他方の入力端子へ
印加される。しかし、この時点では、ナンドゲート１７
の出力信号ｇ₁は既にロー（Ｌ）レベル状態であるの
で、リセット信号発生回路１０からリセット信号ｉ₂が
出力されることはない。

【００８４】このように構成された第３実施形態のクロ
ック分岐・分周装置においては、２番目の分周器３ｂか
ら出力されるクロック信号ｂ₂が１番目の分周器３ａか
ら出力される基準クロック信号ｂ₁に対して位相不一致
の場合は、第１，第２の１５ａ，１５ｂ、第１，第２の
遅延回路１６ａ，１６ｂ及びナンドゲート１７からなる
位相検出回路の出力信号ｇ₁は位相不一致を示すハイ
（Ｈ）レベルとなる。一方、２番目の分周器３ｂから出
力されるクロック信号ｂ₂が１番目の分周器３ａから出
力される基準クロック尊号ｂ₁に対して位相一致の場合
は、位相検出回路の出力信号ｇ₁は位相一致を示すロー
（Ｌ）レベルとなる。

【００８５】したがって、第１実施形態のクロック分岐
・分周装置とほぼ同様の効果を奏することが可能であ
る。

【００８６】なお、上述した各実施形態においては、各
スイッチ回路１８ａ〜１８ｄを常閉端子側へ接続して、
クロック分岐・分周装置として用いた場合について説明
した。しかし、各スイッチ回路１８ａ〜１８ｄを常開端
子側へ切換えて、各信号入力端子１９ａ、１９ｂ、１９
ｃ、１９ｄから個別の入力クロック信号ａを入力するこ
とによって複数同期装置として用いた場合においても同
様の優れた技術的効果を奏することが可能である。

【００８７】

【発明の効果】以上説明したように、本発明の複数同期
装置及びこの複数同期装置が組込まれたクロック分岐・
分周装置においては、各クロック信号の基準クロック信
号に対する位相の一致・不一致を検出して、不一致の場
合、対応するクロック信号の出力元の分周器へ不一致が
解消されるまで繰返しリセット信号を印加している。

【００８８】したがって、簡単な回路構成で、各分周器
から出力される各クロック信号相互間の位相同期を取る
ことができ、低製造費でかつ装置全体の信頼性を向上で
きる。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係わる複数同期装置が
組込まれたクロック分岐・分周装置の概略構成を示すブ
ロック図

【図２】同第１実施形態のクロック分岐・分周装置の動
作を示すタイムチャート

【図３】本発明の第２実施形態に係わるクロック分岐・
分周装置の概略構成を示すブロック図

【図４】同第２実施形態のクロック分岐・分周装置で用
いるジッタ生成波形信号を示す図

【図５】同第２実施形態のクロック分岐・分周装置にお
けるクロック信号波形を示す図

【図６】本発明の第３実施形態に係わるクロック分岐・
分周装置に組込まれた位相制御部の概略構成を示すブロ
ック図

【図７】同第３実施形態のクロック分岐・分周装置の動
作を示すタイムチャート

【図８】従来のクロック分岐・分周装置に組込まれた位
相制御部の概略構成を示すブロック図

【図９】同従来のクロック分岐・分周装置の動作を示す
タイムチャート

【図１０】同じく従来のクロック分岐・分周装置の動作
を示すタイムチャート

【符号の説明】

１…入力端子２…信号分岐回路３ａ，３ｂ，３ｃ，３ｄ…分周器４ａ，４ｂ，４ｃ，４ｂ…演算処理部５ａ，５ｂ、５ｃ…位相制御部６…ＥＸＯＲゲート７…電圧保持回路８…比較器９…アンドゲート１０…リセット信号発生回路１１…タイマ回路１２…負パルス発生回路１３…ジッタ生成波形信号発生回路１４ａ，１４ｂ，１４ｃ…差動増幅器１５ａ，１５ｂ…ＦＦ（フリップ・フロップ）１６ａ，１６ｂ…遅延回路１７…ナンドゲート１８ａ，１８ｂ，１８ｃ，１８ｄ…スイッチ回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者宮本裕東京都千代田区大手町二丁目３番１号日本電信電話株式会社内 (72)発明者三澤明東京都千代田区大手町二丁目３番１号日本電信電話株式会社内 (56)参考文献特開昭63−306732（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 1/10

Claims

(57)【特許請求の範囲】

【請求項１】それぞれ入力された入力クロック信号を
分周する複数の分周器（3a,3b,3c,3d）から出力される
複数のクロック信号相互間の位相同期を取る複数同期装
置において、前記複数の分周器から出力される複数のクロック信号の
うちの予め定められた基準クロック信号以外の他のクロ
ック信号にジッタを発生させるジッタ発生手段（ 13,14
a,14b,14c ）と、前記基準クロック信号に対する、前記ジッタ発生手段で
ジッタが発生した他の各クロック信号の位相一致・不一
致を検出して検出結果として出力する複数の位相検出回
路（6,7,8）と、この各位相検出回路が出力した検出結果が位相不一致を
示したとき当該検出結果に対応するクロック信号を出力
した分周器へリセット信号を送出して当該分周器を再起
動させる複数のリセット信号発生回路（10）と、前記リセット信号発生回路からリセット信号が送出され
てから一定時間経過後に、同一位相検出回路から出力さ
れた検出結果を同一リセット信号発生回路へ再入力させ
る複数のゲート回路（11,12,9）とを備えた複数同期装
置。
【請求項２】入力クロック信号を複数のクロック信号
に分岐し、分岐した各クロック信号をそれぞれ個別の分
周器（3a,3b,3c,3d）で同一分周比に分周して出力する
クロック分岐・分周装置において、前記個別の分周器から出力される複数のクロック信号の
うちの予め定められた基準クロック信号以外の他のクロ
ック信号にジッタを発生させるジッタ発生手段（ 13,14
a,14b,14c ）と、前記基準クロック信号に対する、前記ジッタ発生手段で
ジッタが発生した他の各クロック信号の位相一致・不一
致を検出して検出結果として出力する複数の位相検出回
路（6,7,8）と、この各位相検出回路が出力した検出結果が位相不一致を
示したとき当該検出結果に対応するクロック信号を出力
した分周器へリセット信号を送出して当該分周器を再起
動させる複数のリセット信号発生回路（10）と、前記リセット信号発生回路からリセット信号が送出され
てから一定時間経過後に、同一位相検出回路から出力さ
れた検出結果を同一リセット信号発生回路へ再入力させ
る複数のゲート回路（11,12,9）とを備えたクロック分
岐・分周装置。