JPS60200631A - 符号誤り検出回路 - Google Patents
符号誤り検出回路Info
- Publication number
- JPS60200631A JPS60200631A JP5767984A JP5767984A JPS60200631A JP S60200631 A JPS60200631 A JP S60200631A JP 5767984 A JP5767984 A JP 5767984A JP 5767984 A JP5767984 A JP 5767984A JP S60200631 A JPS60200631 A JP S60200631A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- test signal
- clock
- series
- sequence
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｆａｌ 発明の技術分野
本発明は符号誤り検出回路に係り、特にデータ列間に１
ビット以上のジッタがある場合の符号誤り検出に使用さ
れる符号誤り検出回路に関するものである。
ビット以上のジッタがある場合の符号誤り検出に使用さ
れる符号誤り検出回路に関するものである。
ｆｂ） 従来技術と問題点
第１図はスタッフ・デスタッフ同期部を含む回線を監視
する方法を説明する為のブロック図で、回線は例えば２
系列のデータを伝送しているとする。
する方法を説明する為のブロック図で、回線は例えば２
系列のデータを伝送しているとする。
図中、１は試験信号発注部を、２はスタッフ同期部を、
４は伝送路を、５はデスタッフ同期部を、６は試験信号
検出部をそれぞれ示す。
４は伝送路を、５はデスタッフ同期部を、６は試験信号
検出部をそれぞれ示す。
第１図に於て、試験信号発生部１の端子１０と１１から
送出される系列１の試験信号及びクロックと、端子１２
と１３から送出される系列２の試験信号及びクロックと
がスタッフ同期部２でスタッフ同期が行われる。スタッ
フ同期された系列１，２の試験信号及びクロックは、伝
送路４を介してデスタッフ同期部５でデスタッフされる
。このデスクノフされた試験信号は試験信号検出部６で
誤り検出が行われ回線の状態が判定される。
送出される系列１の試験信号及びクロックと、端子１２
と１３から送出される系列２の試験信号及びクロックと
がスタッフ同期部２でスタッフ同期が行われる。スタッ
フ同期された系列１，２の試験信号及びクロックは、伝
送路４を介してデスタッフ同期部５でデスタッフされる
。このデスクノフされた試験信号は試験信号検出部６で
誤り検出が行われ回線の状態が判定される。
この場合、スタッフ同期及びデスタッフ同期を何回も繰
り返すと、スタッフジッタが累積され試験信号検出部に
加えられる系列１と２の試験信号及びクロック間で１ビ
ット以上のジッタを生ずる事がある。
り返すと、スタッフジッタが累積され試験信号検出部に
加えられる系列１と２の試験信号及びクロック間で１ビ
ット以上のジッタを生ずる事がある。
第２図は例えば２系列の試験信号を発生ずる符号誤り検
出回路の従来のブロック接続図で、第２図（ａｌは試験
信号発生部を、第２図（ｂｌは試験信号検出部をそれぞ
れ示す。
出回路の従来のブロック接続図で、第２図（ａｌは試験
信号発生部を、第２図（ｂｌは試験信号検出部をそれぞ
れ示す。
図中、７はクロック発生器を、８は試験信号発生器を、
９ばｎビット遅延回路を、１５はｎビ・ノド遅延回路を
、１６は比較回路を、１０〜１３及び１７〜２０は端子
をそれぞれ示す。
９ばｎビット遅延回路を、１５はｎビ・ノド遅延回路を
、１６は比較回路を、１０〜１３及び１７〜２０は端子
をそれぞれ示す。
第２図（ａｌに示した試験信号発生部の動作は次の様で
ある。
ある。
クロ・ツク発生器７より供給されたクロ・７りで駆動さ
れた試験信号発生器８よりの試験信号はｎビット遅延回
路９により、同一の試験信号ではあるがｎビット遅延差
のある２系列の試験信号と共通のクロックが端子１０．
１１と１２．１３から外部に送出される。
れた試験信号発生器８よりの試験信号はｎビット遅延回
路９により、同一の試験信号ではあるがｎビット遅延差
のある２系列の試験信号と共通のクロックが端子１０．
１１と１２．１３から外部に送出される。
次に、第２図（ｂｌに示した試験信号検出部の動作は次
の様である。
の様である。
端子１７に加えられた系列１の試験信号をｎビット遅延
回路１５に通す事により系列２の試験信号との間の遅延
差を補償した後、端子１８に加えられた系列２の試験信
号とを例えば排他的論理和回路で構成された比較回路１
６で比較して誤りの有無を検出する。ここで、クロック
はどちらのクロックを使用しても良い。
回路１５に通す事により系列２の試験信号との間の遅延
差を補償した後、端子１８に加えられた系列２の試験信
号とを例えば排他的論理和回路で構成された比較回路１
６で比較して誤りの有無を検出する。ここで、クロック
はどちらのクロックを使用しても良い。
通常、比較回路１６の入力側では系列１と系列２の試験
信号は全く同一であるから誤りはないが、前記の様に試
験区間内で何回ものスタッフ同期及びデスタッフ同期が
行われて２系列の試験信号間で１ビット以上のジッタが
生じた場合、回線が正常にも拘わらず比較回路１６から
回線の異常を示す誤りパルスが外部に送出されると云う
問題があった。
信号は全く同一であるから誤りはないが、前記の様に試
験区間内で何回ものスタッフ同期及びデスタッフ同期が
行われて２系列の試験信号間で１ビット以上のジッタが
生じた場合、回線が正常にも拘わらず比較回路１６から
回線の異常を示す誤りパルスが外部に送出されると云う
問題があった。
ＦＣ＋ 発明の目的
本発明は上記従来技術の問題に鑑みなされたものであっ
て、系列間試験信号に１ビット以上のジ・７タがあって
も正しく符号誤りを検出する事のできる符号誤り検出回
路を提供する事を目的としている。
て、系列間試験信号に１ビット以上のジ・７タがあって
も正しく符号誤りを検出する事のできる符号誤り検出回
路を提供する事を目的としている。
＋ｄｌ 発明の構成
上記発明の目的は送信側はクロック発生器及び該クロッ
ク発生部よりの出力で駆動され遅延差を持つ試験信号を
発生する試験信号発生手段とから構成され、受信側は遅
延回路を通った系列ｌの試験信号をｍビット周期の書込
みカウンタを通った該系列ｌのクロックでｍビット・エ
ラスティックメモリに書込む書込み手段と、該書込み手
段の出力に依って該ｍビット・エラステインクメモリに
書込まれた該系列１の試験信号をｍビット周期の読出し
カウンタを通った他系列のクロックにより駆動されたｍ
ビット・セレクタ回路で逐次読出して該他系列の試験信
号とを比較する続出し・比較手段と、該読出し・比較手
段の出力パルスが減少する様に該書込みカウンタを制御
する制御手段とから構成された事を特徴とする符号誤り
検出回路を提供する事により達成される。
ク発生部よりの出力で駆動され遅延差を持つ試験信号を
発生する試験信号発生手段とから構成され、受信側は遅
延回路を通った系列ｌの試験信号をｍビット周期の書込
みカウンタを通った該系列ｌのクロックでｍビット・エ
ラスティックメモリに書込む書込み手段と、該書込み手
段の出力に依って該ｍビット・エラステインクメモリに
書込まれた該系列１の試験信号をｍビット周期の読出し
カウンタを通った他系列のクロックにより駆動されたｍ
ビット・セレクタ回路で逐次読出して該他系列の試験信
号とを比較する続出し・比較手段と、該読出し・比較手
段の出力パルスが減少する様に該書込みカウンタを制御
する制御手段とから構成された事を特徴とする符号誤り
検出回路を提供する事により達成される。
（ｅｌ 発明の実施例
第３図は本発明の′符号誤り検出回路の一例を示し、第
３図ｔａ＋は試験信号発生部を、第３図（ｂｌは試験信
号検出部をそれぞれ示す。
３図ｔａ＋は試験信号発生部を、第３図（ｂｌは試験信
号検出部をそれぞれ示す。
図中、７はクロック発生器を、８は試験信号発生器を、
９はｎビット遅延回路を、１６は比較回路を、２１は（
ｎ−ｍ−Ｖ２）ビット遅延回路を、２２はｍビット周期
の書込みカウンタを、２３はｍビット・エラスティック
メモリを、２４はｍビット・セレクタ回路を、２５はｍ
ビット周期の続出しカウンタを、２６は分周器を、２７
は保護回路を、２８はアンド回路を、３２は試験信号発
生手段を、３３は書込み手段を、３４は読出し・選択手
段を、３５は制御手段を、ｌＯ〜１３．１７〜１９及び
３０と３１は端子をそれぞれ示す。
９はｎビット遅延回路を、１６は比較回路を、２１は（
ｎ−ｍ−Ｖ２）ビット遅延回路を、２２はｍビット周期
の書込みカウンタを、２３はｍビット・エラスティック
メモリを、２４はｍビット・セレクタ回路を、２５はｍ
ビット周期の続出しカウンタを、２６は分周器を、２７
は保護回路を、２８はアンド回路を、３２は試験信号発
生手段を、３３は書込み手段を、３４は読出し・選択手
段を、３５は制御手段を、ｌＯ〜１３．１７〜１９及び
３０と３１は端子をそれぞれ示す。
又、第４図は第３図（ｂｌの動作を説明する為の波形図
で、左側の数字は第３図ｆｂｌの同じ数字の部分の動作
を示す。
で、左側の数字は第３図ｆｂｌの同じ数字の部分の動作
を示す。
先ず、第３図（ａ）の試験信号発生部は第２図ｆａ）に
示したものと同一であるので、このブロック接続図の動
作説明は概略について述べる。
示したものと同一であるので、このブロック接続図の動
作説明は概略について述べる。
尚、簡単の為にｍは２とする。
クロック発生器７よりのクロックで駆動された試験信号
発生器８から試験信号が送出される。送出された試験信
号はｎビットの遅延差のある２系列の試験信号に変換さ
れ、クロックと共に端子１０゜１１及び１２．１３から
系列１及び系列２の試験信号として外部に送出される。
発生器８から試験信号が送出される。送出された試験信
号はｎビットの遅延差のある２系列の試験信号に変換さ
れ、クロックと共に端子１０゜１１及び１２．１３から
系列１及び系列２の試験信号として外部に送出される。
次に第３図（ｂｌに示す試験信号検出部に於て、端子１
７に加えられ遅延回路２Ｉで（ｎ−１）ビット遅延され
た系列ｌの試験信号（第４図■参照）は、端子１８に加
えられた後２ビット周期の書込みカウンタ２２で２系列
のクロックに変換された系列１のクロック（第４図■及
び■参照）で２ビツト・エラスティックメモリ２３に交
互に書込まれる（第４図■及び■参照）。
７に加えられ遅延回路２Ｉで（ｎ−１）ビット遅延され
た系列ｌの試験信号（第４図■参照）は、端子１８に加
えられた後２ビット周期の書込みカウンタ２２で２系列
のクロックに変換された系列１のクロック（第４図■及
び■参照）で２ビツト・エラスティックメモリ２３に交
互に書込まれる（第４図■及び■参照）。
一方、端子３０に加えられた系列２のクロックは２ビツ
ト周期の読出しカウンタ２５を通った後、２ビツト・セ
レクタ回路２４に加えられ（第４図■参照）、２ビツト
・エラスティックメモリ２３に記憶された試験信号が交
互に読出される。
ト周期の読出しカウンタ２５を通った後、２ビツト・セ
レクタ回路２４に加えられ（第４図■参照）、２ビツト
・エラスティックメモリ２３に記憶された試験信号が交
互に読出される。
今、読出しカウンタ２５の出力の“１″で２ビツト・エ
ラスティックメモリ２３の■に記憶された試験信号が、
“０”で■に記憶された試験信号が読出され（第４図■
参照）、端子１９に加えられた系列２の試験信号（第４
図■参照）と比較回路１６で比較される。
ラスティックメモリ２３の■に記憶された試験信号が、
“０”で■に記憶された試験信号が読出され（第４図■
参照）、端子１９に加えられた系列２の試験信号（第４
図■参照）と比較回路１６で比較される。
尚、系列１と系列２の試験信号は前者が後者より１ビッ
ト進んでいる。
ト進んでいる。
系列１と２の試験信号が第４図■及び■の矢印の右側に
示す様に誤っている場合には、比較回路１６より誤りパ
ルスが出力される。この誤りパルスは分周器２６で分周
されアンド回路２８と保護回路２７に加えられる。保護
回路２７は定められた時間に定められた誤りパルスが加
えられた時には“１”を出力するので、アンド回路２８
からの出力“１”が書込みカウンタ２２に加えられその
時だけ書込みカウンタ２２の動作が停止する。そこで、
書込みカウンタ２２の出力がなくなり書込みは中断され
る。
示す様に誤っている場合には、比較回路１６より誤りパ
ルスが出力される。この誤りパルスは分周器２６で分周
されアンド回路２８と保護回路２７に加えられる。保護
回路２７は定められた時間に定められた誤りパルスが加
えられた時には“１”を出力するので、アンド回路２８
からの出力“１”が書込みカウンタ２２に加えられその
時だけ書込みカウンタ２２の動作が停止する。そこで、
書込みカウンタ２２の出力がなくなり書込みは中断され
る。
その結果、第４図■に示す様に本来点線の部分に出るべ
き書込みカウンタ２２の出力が１ピントずれてａ、ｂの
位置に現れる。そこで、２ビツト・エラスティックメモ
リへの書込み順序の変更が行われる為に、第４図■及び
■の矢印より左側の部分では系列１と２の試験信号は同
じになり比較回路１６から誤りパルスはでなくなる。
き書込みカウンタ２２の出力が１ピントずれてａ、ｂの
位置に現れる。そこで、２ビツト・エラスティックメモ
リへの書込み順序の変更が行われる為に、第４図■及び
■の矢印より左側の部分では系列１と２の試験信号は同
じになり比較回路１６から誤りパルスはでなくなる。
尚、分周器２６は書込み順序の変更を行う為の閉ループ
の発振を防ぐ為のものである。
の発振を防ぐ為のものである。
第５図は保護回路の一例を示すブロック接続図である。
図中、４０はｐビットシフトレジスタを、４１はカウン
タを、４２〜４５は端子をそれぞれ示す。
タを、４２〜４５は端子をそれぞれ示す。
第５図に示した保護回８２１の動作は次の様である。
端子４２より加えられた書込みカウンタ２２の出力をカ
ウンタ４１は例えばＬ個計測する度にリセットパルスを
ｐビットシフトレジスタ４０に送出している。ここで、
Ｌ＞ｐである。
ウンタ４１は例えばＬ個計測する度にリセットパルスを
ｐビットシフトレジスタ４０に送出している。ここで、
Ｌ＞ｐである。
一方、ｐビットシフトレジスフ４０の端子４４には“１
”が、端子ＣＬＫに９以上の誤りパルスが加えられると
ｐビットシフトレジスタ４０の出力端子４５は“１”に
なり、アンド回路２８の出力に“１”が出力される。
”が、端子ＣＬＫに９以上の誤りパルスが加えられると
ｐビットシフトレジスタ４０の出力端子４５は“１”に
なり、アンド回路２８の出力に“１”が出力される。
尚、ｐ以下の誤りパルスの場合には、保護回路２７の出
力は“０”になるのでアンド回路２８の出力は“０”に
なる。
力は“０”になるのでアンド回路２８の出力は“０”に
なる。
（ｆ） 発明の詳細
な説明した様に、本発明によれば他系列にｍビット・エ
ラステインクメモリを持たせて１ビツトをｍビット分に
拡張し、このｍビット分と１系列の１ビツトを基準とし
て比較回路で誤りを検出している。そこで、１ビツトの
基準パルスの幅を狭くして線パルスにした場合を考える
と系列間でｍビット迄のジッタがあっても誤りの検出が
正しくできる事になる。
ラステインクメモリを持たせて１ビツトをｍビット分に
拡張し、このｍビット分と１系列の１ビツトを基準とし
て比較回路で誤りを検出している。そこで、１ビツトの
基準パルスの幅を狭くして線パルスにした場合を考える
と系列間でｍビット迄のジッタがあっても誤りの検出が
正しくできる事になる。
そこで、多リンクのスタッフ・デスタッフを行う伝送路
でも正しく符号誤りを検出する事ができる。
でも正しく符号誤りを検出する事ができる。
第１図は伝送路のブロック図を、第２図は従来の試験信
号発生部のブロック接続図を、第３図は本発明のブロッ
ク接続図の一例を、第４図は第３図の動作を説明する為
の波形図を、第５図は保護回路のより具体的なブロック
接続図をそれぞれ示す。 図中、７はクロック発生部を、８は試験信号発生部を、
９はｎビット遅延回路を、１６は比較回路を、２１は遅
延回路を、２２は書込みカウンタを、２３はｍビット・
エラスティックメモリを、２４はｍビット・セレクタ回
路を、２５は読出しカウンタを、２６は分周器を、２７
は保護回路を、２８はアンド回路を、３２は試験信号発
生手段を、３３は書込み手段を、３４は読出し・選択手
段を、３５は制御手段を、１０〜１３、１７〜１９及び
３０．３１はそれぞれ端子を示す。 亭 ｊ 図 ｊ 茅 ２ 囚 Ｃ久） （シ） 峯 ３ Ｍ １ （し９ 茅 ４同 徂 ■ ｔＯｑ Ｂ ７ 乙 ５４３２１０幕 ぢ 園
号発生部のブロック接続図を、第３図は本発明のブロッ
ク接続図の一例を、第４図は第３図の動作を説明する為
の波形図を、第５図は保護回路のより具体的なブロック
接続図をそれぞれ示す。 図中、７はクロック発生部を、８は試験信号発生部を、
９はｎビット遅延回路を、１６は比較回路を、２１は遅
延回路を、２２は書込みカウンタを、２３はｍビット・
エラスティックメモリを、２４はｍビット・セレクタ回
路を、２５は読出しカウンタを、２６は分周器を、２７
は保護回路を、２８はアンド回路を、３２は試験信号発
生手段を、３３は書込み手段を、３４は読出し・選択手
段を、３５は制御手段を、１０〜１３、１７〜１９及び
３０．３１はそれぞれ端子を示す。 亭 ｊ 図 ｊ 茅 ２ 囚 Ｃ久） （シ） 峯 ３ Ｍ １ （し９ 茅 ４同 徂 ■ ｔＯｑ Ｂ ７ 乙 ５４３２１０幕 ぢ 園
Claims (1)
- 送信側はクロック発生器及び該クロック発生器よりの出
力で駆動され遅延差を持つ試験信号を発生ずる試験信号
発生手段とから構成され、受信側は遅延回路を通った系
列１の試験信号をｍビット周期の書込みカウンタを通っ
た該系列１のクロックでｍビット・エラスティックメモ
リに書込む書込み手段と、該書込み手段の出力に依って
該ｍビット・エラスティックメモリに書込まれた該系列
ｌの試験信号をｍピント周期の読出しカウンタを通った
他系列のクロックにより駆動されたｍビット・セレクタ
回路で逐次読出して該他系列の試験信号とを比較する続
出し・比較手段と、該続出し・比較手段の出力パルスが
減少する様に該書込みカウンタを制御する制御手段とか
ら構成された事を特徴とする符号誤り検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5767984A JPS60200631A (ja) | 1984-03-26 | 1984-03-26 | 符号誤り検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5767984A JPS60200631A (ja) | 1984-03-26 | 1984-03-26 | 符号誤り検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60200631A true JPS60200631A (ja) | 1985-10-11 |
Family
ID=13062613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5767984A Pending JPS60200631A (ja) | 1984-03-26 | 1984-03-26 | 符号誤り検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60200631A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6338348A (ja) * | 1986-08-01 | 1988-02-18 | Nec Corp | 模擬伝送路 |
-
1984
- 1984-03-26 JP JP5767984A patent/JPS60200631A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6338348A (ja) * | 1986-08-01 | 1988-02-18 | Nec Corp | 模擬伝送路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0226017B1 (en) | Data synchronizer between a source system and a sink system | |
| US5479651A (en) | Disc drive controller to detect defects in read/write circuits for a disc drive | |
| US4920547A (en) | Stuff synchronization circuit | |
| US4054747A (en) | Data buffer | |
| US6014276A (en) | Servo mark detection device | |
| US4797625A (en) | Device for detecting bit phase difference | |
| US5220295A (en) | Method and apparatus for detecting and correcting loss of frequency lock in a phase locked dual clock system | |
| JPS60200631A (ja) | 符号誤り検出回路 | |
| JPS6386630A (ja) | 並列伝送路におけるフレ−ム同期方式 | |
| JP3156273B2 (ja) | ポインタ処理回路 | |
| JPH0431211B2 (ja) | ||
| JPH11509658A (ja) | 拡張されたチップ選択リセット装置および方法 | |
| JP2819955B2 (ja) | 装置内誤り監視回路 | |
| US7752506B1 (en) | FIFO memory error circuit and method | |
| JPH08139711A (ja) | 非同期データの受信回路 | |
| JPS6141186B2 (ja) | ||
| JP2617575B2 (ja) | データ速度変換回路 | |
| JPH07120255B2 (ja) | ビットバッファ回路 | |
| KR0172459B1 (ko) | 클럭재생방법 및 장치 | |
| JPS63312754A (ja) | エラ−発生回路 | |
| SU1332381A1 (ru) | Регистр сдвига с самоконтролем | |
| JP2792120B2 (ja) | ディジタル位相制御回路 | |
| JPH0667996A (ja) | 誤動作検出機能付き速度変換回路 | |
| SU1606969A1 (ru) | Устройство дл задержки цифровой информации с самоконтролем | |
| JPH0727804A (ja) | パルス幅測定回路 |