SU1606969A1

SU1606969A1 - Устройство дл задержки цифровой информации с самоконтролем

Info

Publication number: SU1606969A1
Application number: SU884609419A
Authority: SU
Inventors: Владимир Николаевич Лацин; Евгений Леонидович Полин; Александр Валентинович Дрозд; Виктор Петрович Карпенко; Валерий Викторович Шабадаш
Original assignee: Специальное Проектно-Конструкторское Бюро "Дискрет" Одесского Политехнического Института
Priority date: 1988-11-28
Filing date: 1988-11-28
Publication date: 1990-11-15

Abstract

Изобретение относитс к вычислительной технике и может быть использовано в лини х задержки цифровой информации с повышенной надежностью. Цель изобретени - повышение надежности. Это достигаетс тем, что в устройство, содержащее блок 3 управл емой задержки, первые триггер 1 и сумматор 2 по модулю два, вторые триггер 4 и сумматор 6 по модулю два, схему 6 сравнени , триггер 8 контрол и датчик 10 ошибки, введены управл емый инвертор 7 и элемент И 9 с соответствующими св з ми. Вычисление контрольных разр дов как суммы по модулю два I-го и (I+1)-го разр дов информационной последовательности позвол ет исправл ть одиночные искажени несоседних информационных разр дов задерживаемой одноразр дной последовательности. 2 ил.

Description

Изобретение относитс к автоматике и вычислительной технике и может быть использовано в лини х задержки 1щфровой информации с повышенной на- дежностью.

Цепью изобретени вл етс повышение надежности устройства путем исправлени однократных ошибок ин- фор мационных разр дов.

На фиг. 1 изображена структурна схема устройства; на фиг 2 - временные диаграммы.

Устройство содержит первый тригге 1, первый сумматор 2 по модулю два, блок 3 управл емой задержки, второй триггер 4, второй сумматор 5 по модулю два схему 6 сравнени , управл емый инвертор 7, триггер 8 контрол , элемент И 9 и датчик 10 ошибки. При этом первый -и второй входы блока 3 управл емой, задержки вл ютс входам синхронизации 11 и управлени 12 устройства соответственно, третий вход блока 3 управл емой задержки вл ет- с информационным входом 13 устройства , первый вход датчика 10 ошибки вл етс входом 14 блокировки контрол устройства, выход управл емого инвертора вл етс информационным выходом 15 устройства, выход датчика ошибки вл етс : контрольньм выходом 16 устройства.

Устройство работает следующим образом . .

В начальный момент происходит обнуление всех регистров устройства и прием кода задержки, поступающего с входа 12 управлени на второй вход блока 3 управл емой задержки (цепи обнулени не показаны). Тем самым устанавливаетс коэффициент пересчет адресных цепей накопител (т.е. величина задержки) блока 3 управл емой задержки. Далее с информационного входа устройства 13 на третий (информационный ) вход блока управл емой задержки начинает поступать одноразр дна последовательность, сопровождаема синхроимпульсами типа меандр

на входе 11 устройства. По каждому переднему фронту синхроимпульса проис ходит увеличение адреса в блоке управл емой задержки на единицу, причем во врем первой половины периода происходит чтение из чейки информации , записанной К тактов назад (где К - величина задержки), а во вреьш второй половины периода происходит

5

о 5

0

запись в эту же чейку информации, котора , в свою очередь, будет считана через К тактов. Информационные разр ды записываютс в накопитель вместе с соответствующими контрольными разр дами , которые вычисл ютс как сумма по модулю два текущего i-ro и пре- дыдзпцего (i-l)-ro информационных раз- ) р дов. Задержка и сумма по модулю два реализуетс на элементах 1 и 2 устройства. При считывании через К тактов осуществл етс аналогичное вычисление контрольного разр да дл считанного информационного разр да. Второй триггер 4 и второй сумматор 5 по модулю два вычисл ют контрольный разр д как сумму по модулю два считанного в данном J-M и в предыдущем (j-l)-M такте. Вычиспенный контрольный разр д сравниваетс схемой 6 сравнени с контрольным разр дом, считанным в данном такте из блока 3 управл емой задержки.

Если в процессе задержки произошло искажение одного информационного разр да последовательности, считанного в J-M такте, то контрольные разр ды, вычисленные в J-M и (j+l)-M тактах, будут отличатьс от контрольных разр дов , считанных в этих тактах из блока 3 управл емой задержки. Таким образом, наличие двух подр д несовпадений контрольных разр дов в J-M и (j+l)-M тактах свидетельствует об искажении j-ro информационного разр да

Сигнал о первом несовпадении контрольных разр дов поступает с выхода схемы 6 сравнени на вход триггера 8 контрол и нерез датчик 10 ошибки на выход 16 устройства и второй вход элемента И 9. В следующем такте сигнал о несовпадении записываетс в триггер 8 контрол , устанавлива на его выходе сигнал логической 1, Если при этом схема 6 сравнени вновь выдает сигнал о несовпадении (логическа .1 еа выходе блока 6), то выход элемента И 9 устанавливаетс в состо ние логической 1 и управл емый инвертор 7 инвертирует искажен- ньй информационный разр д, пропускал на информационный выход устройства 15 скорректированную информацию.

При нормальной работе (искажений информации не происходит) сигналы о совпадении (логический О на выходе схемы 6 сравнени ) блокируют элемент

и 9 и удерживают на управл ющем входе управл емого инвертора 7 сигнал логического О, и информаци с выхода триггера 4 проходит на выход 15 устройства баз изменени ,

Выдачу сигналов об ошибки и коррекцию искаженного разр да можно блокировать с помощью входа 14 блокировки контрол устройства.

При многократной ошибке или сбое адресных цепей блока управл емой задержки сигналы об ошибке будут поступать на выход 16 контрол , сообща об аварийной ситуации

Таким образом, использование предлагаемого устройства позвол ет исправл ть одиночные ошибки цифровой линии задержки, диагностировать многократные ошибки (искажение нескольких бит подр д) и сбой адресных цепей устройства.

Первый 2 и второй 5 сумматоры по модулю два, схема 6 сравнени и управ1606969

ошибки, первый, второй и третий вх , ды блока управл емой задержки вл ютс соответственно входом синхрон зации устройства, входом управлени устройства и информационным входом устройства, четвертый вход блока у равл емой задержки .подключен к вых первого сумматора по модулю два, в

0 рой вход которого подключен к выхо первого триггера, первый выход бло управл емой задержки подключен к пер вому входу схемы сравнени , выход которой соединен с входом триггера

15 контрол , второй выход блока управ л емой задержки подгспючен к первом входу второго сумматора по модулю два, первый вход датчика ошибки в етс входом блокировки контрол ус

20 ройства, выход датчика ошибки вл етс контрольным выходом устройств

отличающеес тем, что, с целью повьш1ени надежности устро ства, в него введены управл емый и

л емый инвертор 7 могут быть реализо- 25 вертор и. элемент И, информационный

ваны на элементах типа 155Ш15 (сумматор по модулю два). Датчик 10 ошибки может быть реализован на элемента И. Блок 3 управл емой задержки реагшзу- ет дискретную задержку поступающих на его входы информационного и контрольного разр дов на К тактов импульсов , которыми синхронизируетс данный блок Величина задержки устанавливаетс с помощью входа управлени блока 3.

Claims

Формула изобретени

Устройство дл задержки цифровой информации с самоконтролем, содержащее блок управл емой задержки, первый и второй триггеры, первый и второй сумматоры по модулю два, схему сравнени , триггер контрол и датчик

вход устройства подключен к входу первого триггера и к первому входу первого сумматора по модулю два, в синхронизации устройства подключен

30 к входам приема триггера контрол и первого и второго триггеров, второй выход блока управл емой задержки по ключен к входу второго триггера, вь ход которого подключен к входу упра

25 л емого инвертора и второму входу в рого сумматора по модулю два, втор вход датчика ошибки подключен к вых ду схемы сравнени , выход датчика ошибки подключен к второму входу эл

40 мента И, первый вход которого подкл чен к выходу триггера контрол , вых элемента И подключен к управл ющему входу управл емого инвертора, выход которого вл етс информационным вы

45 ходом устройства.

6

ошибки, первый, второй и третий вхо- ды блока управл емой задержки вл ютс соответственно входом синхрони- зации устройства, входом управлени устройства и информационным входом устройства, четвертый вход блока управл емой задержки .подключен к выходу первого сумматора по модулю два, второй вход которого подключен к выходу первого триггера, первый выход блока управл емой задержки подключен к первому входу схемы сравнени , выход которой соединен с входом триггера

контрол , второй выход блока управл емой задержки подгспючен к первому входу второго сумматора по модулю два, первый вход датчика ошибки вл етс входом блокировки контрол устройства , выход датчика ошибки вл етс контрольным выходом устройства,

отличающеес тем, что, с целью повьш1ени надежности устройства , в него введены управл емый инвертор и. элемент И, информационный

вход устройства подключен к входу первого триггера и к первому входу первого сумматора по модулю два, вход синхронизации устройства подключен

к входам приема триггера контрол и первого и второго триггеров, второй выход блока управл емой задержки подключен к входу второго триггера, ход которого подключен к входу управл емого инвертора и второму входу второго сумматора по модулю два, второй вход датчика ошибки подключен к выходу схемы сравнени , выход датчика ошибки подключен к второму входу элемента И, первый вход которого подключен к выходу триггера контрол , выход элемента И подключен к управл ющему входу управл емого инвертора, выход которого вл етс информационным выходом устройства.