JP3197058B2 - パルス計数装置 - Google Patents
パルス計数装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、例えばディジタル通信
装置の誤り訂正回路から出力される訂正パルス等のパル
ス数の計数を行うパルス計数装置に関する。
装置の誤り訂正回路から出力される訂正パルス等のパル
ス数の計数を行うパルス計数装置に関する。
【０００２】
【従来の技術】ディジタル通信装置では、伝送路の監視
のために誤り率の監視を行っている。この誤り率の監視
は、誤り訂正復号器にて誤り訂正が行われるたびに誤り
訂正復号器から出力される訂正パルスのパルス数をカウ
ントすることにより行われる。
のために誤り率の監視を行っている。この誤り率の監視
は、誤り訂正復号器にて誤り訂正が行われるたびに誤り
訂正復号器から出力される訂正パルスのパルス数をカウ
ントすることにより行われる。
【０００３】ところでディジタル通信装置のうちのマイ
クロ波無線装置では、変調方式として４相位相変調（４
ＰＳＫ）方式が広く適用されている。この４ＰＳＫ方式
のマイクロ波無線装置では、伝送信号中に２系統のディ
ジタル信号が含まれており、この２系統のディジタル信
号のおのおのに誤り訂正を施している。しかし、伝送さ
れるのは２系統のディジタル信号を含んだ１つの４ＰＳ
Ｋ信号であるため、このようなシステムでの誤り率は、
２系統のディジタル信号のそれぞれの誤り率を総合して
求めなければならない。
クロ波無線装置では、変調方式として４相位相変調（４
ＰＳＫ）方式が広く適用されている。この４ＰＳＫ方式
のマイクロ波無線装置では、伝送信号中に２系統のディ
ジタル信号が含まれており、この２系統のディジタル信
号のおのおのに誤り訂正を施している。しかし、伝送さ
れるのは２系統のディジタル信号を含んだ１つの４ＰＳ
Ｋ信号であるため、このようなシステムでの誤り率は、
２系統のディジタル信号のそれぞれの誤り率を総合して
求めなければならない。
【０００４】図５は４ＰＳＫ方式のマイクロ波無線装置
の従来の構成を示すブロック図である。到来したマイク
ロ波は受信部１にて周波数変換されたのち、復調部２で
４ＰＳＫ復調がなされて２系統のディジタル信号Ｓ１，
Ｓ２に変換される。ディジタル信号Ｓ１，Ｓ２は、誤り
訂正復号器３，４にてそれぞれ符号誤りの訂正がなさ
れ、出力信号Ｓ３，Ｓ４が得られる。ディジタル信号Ｓ
１，Ｓ２は、例えば図６に示すようなフォーマットの誤
り訂正符号をなし、誤り訂正復号器３，４ではチェック
ビット部のデータに基づいて情報ビット部の符号誤りの
検出・訂正を行う。
の従来の構成を示すブロック図である。到来したマイク
ロ波は受信部１にて周波数変換されたのち、復調部２で
４ＰＳＫ復調がなされて２系統のディジタル信号Ｓ１，
Ｓ２に変換される。ディジタル信号Ｓ１，Ｓ２は、誤り
訂正復号器３，４にてそれぞれ符号誤りの訂正がなさ
れ、出力信号Ｓ３，Ｓ４が得られる。ディジタル信号Ｓ
１，Ｓ２は、例えば図６に示すようなフォーマットの誤
り訂正符号をなし、誤り訂正復号器３，４ではチェック
ビット部のデータに基づいて情報ビット部の符号誤りの
検出・訂正を行う。
【０００５】誤り訂正復号器３，４は、符号誤りの訂正
を行うたびに、訂正パルス出力Ｓ５，Ｓ６として訂正パ
ルスを出力する。誤り訂正復号器３，４の訂正パルス出
力Ｓ５，Ｓ６は、ＯＲ回路５によって論理和がとられて
１つの信号とされたのち、カウンタ６で訂正パルス数が
カウントされ、そのカウント値が誤り個数出力Ｓ７とし
て出力される
を行うたびに、訂正パルス出力Ｓ５，Ｓ６として訂正パ
ルスを出力する。誤り訂正復号器３，４の訂正パルス出
力Ｓ５，Ｓ６は、ＯＲ回路５によって論理和がとられて
１つの信号とされたのち、カウンタ６で訂正パルス数が
カウントされ、そのカウント値が誤り個数出力Ｓ７とし
て出力される
【０００６】ところがこのような構成であると、ディジ
タル信号Ｓ１，Ｓ２に同時に符号誤りが生じ、訂正パル
ス出力Ｓ５，Ｓ６の双方に同時に訂正パルスが生じた場
合、ＯＲ回路５の出力には１つのパルスしか現れないた
め、カウンタ６では１つの符号誤りとしてカウントして
しまう。従って、カウントされた誤り個数が実際の誤り
個数と異なってしまう。
タル信号Ｓ１，Ｓ２に同時に符号誤りが生じ、訂正パル
ス出力Ｓ５，Ｓ６の双方に同時に訂正パルスが生じた場
合、ＯＲ回路５の出力には１つのパルスしか現れないた
め、カウンタ６では１つの符号誤りとしてカウントして
しまう。従って、カウントされた誤り個数が実際の誤り
個数と異なってしまう。
【０００７】この点を解決するために、図７に示すよう
に誤り訂正復号器３，４の訂正パルス出力Ｓ５，Ｓ６
を、カウンタ７，８でそれぞれカウントし、カウンタ
７，８のそれぞれのカウント値を加算回路９にて加算し
て誤り個数出力Ｓ７を得る構成が考えられる。
に誤り訂正復号器３，４の訂正パルス出力Ｓ５，Ｓ６
を、カウンタ７，８でそれぞれカウントし、カウンタ
７，８のそれぞれのカウント値を加算回路９にて加算し
て誤り個数出力Ｓ７を得る構成が考えられる。
【０００８】この構成によれば、訂正パルス出力Ｓ５，
Ｓ６の双方に同時に訂正パルスが生じたとしても、それ
らを別々にカウントすることができ、正確に誤り個数を
カウントできる。しかし、この構成とするためには、カ
ウンタが２つと加算回路とを必要とするため、構成が複
雑となり、回路規模が大きくなってしまう。
Ｓ６の双方に同時に訂正パルスが生じたとしても、それ
らを別々にカウントすることができ、正確に誤り個数を
カウントできる。しかし、この構成とするためには、カ
ウンタが２つと加算回路とを必要とするため、構成が複
雑となり、回路規模が大きくなってしまう。
【０００９】
【発明が解決しようとする課題】以上のように従来は、
２つの信号のパルス数を計数する場合、２つの信号の論
理和出力を計数するため、２つの信号に同時にパルスが
生じると、計数値が誤ったものとなってしまうという不
具合があった。
２つの信号のパルス数を計数する場合、２つの信号の論
理和出力を計数するため、２つの信号に同時にパルスが
生じると、計数値が誤ったものとなってしまうという不
具合があった。
【００１０】またこの点を解決すべく、２つの信号のパ
ルス数をそれぞれ別に計数し、２つの計数値の和を求め
るようにすると、構成が複雑となり、回路規模が大きく
なってしまう。
ルス数をそれぞれ別に計数し、２つの計数値の和を求め
るようにすると、構成が複雑となり、回路規模が大きく
なってしまう。
【００１１】本発明はこのような事情を考慮してなされ
たものであり、その目的とするところは、比較的簡易な
構成でありながら、２つの誤り訂正復号器がそれぞれ出
力する訂正のパルスの総数を正確に計数することができ
るパルス計数装置を提供することにある。
たものであり、その目的とするところは、比較的簡易な
構成でありながら、２つの誤り訂正復号器がそれぞれ出
力する訂正のパルスの総数を正確に計数することができ
るパルス計数装置を提供することにある。
【００１２】
【課題を解決するための手段】本発明は、２つの誤り訂
正復号器が同時に前記訂正パルスを出力したことを検出
する例えば同時出力検出部などの同時パルス検出手段
と、この同時パルス検出手段により前記２つの誤り訂正
復号器が同時に前記訂正パルスを出力したことが検出さ
れたことに応じ、前記チェックビット部の入力期間中に
補償パルスを発生する例えば補償パルス発生回路などの
パルス発生手段と、このパルス発生手段が発生する補償
パルスおよび前記２つの誤り訂正復号器がそれぞれ出力
する訂正パルスの論理和を演算する例えばＯＲ回路など
の論理和演算手段と、この論理和演算手段の出力信号中
のパルス数を計数する例えばカウンタなどの計数手段と
を備えた。
正復号器が同時に前記訂正パルスを出力したことを検出
する例えば同時出力検出部などの同時パルス検出手段
と、この同時パルス検出手段により前記２つの誤り訂正
復号器が同時に前記訂正パルスを出力したことが検出さ
れたことに応じ、前記チェックビット部の入力期間中に
補償パルスを発生する例えば補償パルス発生回路などの
パルス発生手段と、このパルス発生手段が発生する補償
パルスおよび前記２つの誤り訂正復号器がそれぞれ出力
する訂正パルスの論理和を演算する例えばＯＲ回路など
の論理和演算手段と、この論理和演算手段の出力信号中
のパルス数を計数する例えばカウンタなどの計数手段と
を備えた。
【００１３】
【作用】このような手段を講じたことにより、２つの誤
り訂正復号器が同時に前記訂正パルスを出力した場合に
は、この２つの訂正パルスの論理和を論理和演算手段に
より演算して得られる１つのパルスが計数手段に与えら
れて計数される。このとき、前記２つの訂正パルスが同
時に出力されたことが同時パルス検出手段により検出さ
れ、これに応じて後のチェックビット部の入力期間にパ
ルス発生手段により発生された補償パルスが計数手段に
与えられて計数される。
り訂正復号器が同時に前記訂正パルスを出力した場合に
は、この２つの訂正パルスの論理和を論理和演算手段に
より演算して得られる１つのパルスが計数手段に与えら
れて計数される。このとき、前記２つの訂正パルスが同
時に出力されたことが同時パルス検出手段により検出さ
れ、これに応じて後のチェックビット部の入力期間にパ
ルス発生手段により発生された補償パルスが計数手段に
与えられて計数される。
【００１４】
【実施例】以下、図面を参照して本発明の一実施例につ
き説明する。
き説明する。
【００１５】図１は本実施例に係るパルス計数装置を適
用して構成された４ＰＳＫ方式のマイクロ波無線装置の
構成を示すブロック図である。なお、図５と同一部分に
は同一符号を付し、その詳細な説明は省略する。
用して構成された４ＰＳＫ方式のマイクロ波無線装置の
構成を示すブロック図である。なお、図５と同一部分に
は同一符号を付し、その詳細な説明は省略する。
【００１６】図中、１０は同時出力検出回路である。こ
の同時出力検出回路１０は、誤り訂正復号器３，４から
出力される訂正パルス出力Ｓ５，Ｓ６に同時に訂正パル
スが生じたことの検出を行う。同時出力検出回路１０
は、訂正パルス出力Ｓ５，Ｓ６に同時に訂正パルスが生
じたことを検出した場合には、検出出力Ｓ１０として検
出パルスを出力する。
の同時出力検出回路１０は、誤り訂正復号器３，４から
出力される訂正パルス出力Ｓ５，Ｓ６に同時に訂正パル
スが生じたことの検出を行う。同時出力検出回路１０
は、訂正パルス出力Ｓ５，Ｓ６に同時に訂正パルスが生
じたことを検出した場合には、検出出力Ｓ１０として検
出パルスを出力する。
【００１７】１１は補償パルス発生回路である。この補
償パルス発生回路１１は、図示しない制御部などから与
えられるクロック信号Ｓ１１およびタイミングパルスＳ
１２に基づいた所定のタイミングで、同時出力検出回路
１０から出力された検出パルスと同数の補償パルスを発
生する。この補償パルスを含む補償パルス出力Ｓ１３
は、ＯＲ回路１２に入力される。ＯＲ回路１２には、補
償パルス出力Ｓ１３のほかに、訂正パルス出力Ｓ５，Ｓ
６がそれぞれ入力されており、これらの信号の論理和を
とる。ＯＲ回路１２の論理和出力Ｓ１４は、カウンタ６
に入力される。なおクロック信号Ｓ１１は、ディジタル
信号Ｓ３，Ｓ４に同期した信号である。またタイミング
パルスＳ１２は、図６に示す誤り訂正符号のフォーマッ
トのうちの情報ビット部が誤り訂正復号器３，４に入力
されている期間（情報ビット期間）には「Ｌ」レベル、
チェックビット部が誤り訂正復号器３，４に入力されて
いる期間（チェックビット期間）には「Ｈ」レベルとな
る信号である。
償パルス発生回路１１は、図示しない制御部などから与
えられるクロック信号Ｓ１１およびタイミングパルスＳ
１２に基づいた所定のタイミングで、同時出力検出回路
１０から出力された検出パルスと同数の補償パルスを発
生する。この補償パルスを含む補償パルス出力Ｓ１３
は、ＯＲ回路１２に入力される。ＯＲ回路１２には、補
償パルス出力Ｓ１３のほかに、訂正パルス出力Ｓ５，Ｓ
６がそれぞれ入力されており、これらの信号の論理和を
とる。ＯＲ回路１２の論理和出力Ｓ１４は、カウンタ６
に入力される。なおクロック信号Ｓ１１は、ディジタル
信号Ｓ３，Ｓ４に同期した信号である。またタイミング
パルスＳ１２は、図６に示す誤り訂正符号のフォーマッ
トのうちの情報ビット部が誤り訂正復号器３，４に入力
されている期間（情報ビット期間）には「Ｌ」レベル、
チェックビット部が誤り訂正復号器３，４に入力されて
いる期間（チェックビット期間）には「Ｈ」レベルとな
る信号である。
【００１８】図２は同時出力検出回路１０および補償パ
ルス発生回路１１の具体的構成を示す図である。この図
に示すように同時出力検出回路１０は、ＡＮＤ回路１０
１により構成されており、ＡＮＤ回路１０１の２つの入
力端子に訂正パルス出力Ｓ５，Ｓ６が入力されている。
ＡＮＤ回路１０１の出力は、検出パルス出力Ｓ１０とな
る。
ルス発生回路１１の具体的構成を示す図である。この図
に示すように同時出力検出回路１０は、ＡＮＤ回路１０
１により構成されており、ＡＮＤ回路１０１の２つの入
力端子に訂正パルス出力Ｓ５，Ｓ６が入力されている。
ＡＮＤ回路１０１の出力は、検出パルス出力Ｓ１０とな
る。
【００１９】一方、補償パルス発生回路１１は、ＡＮＤ
回路１１１，１１２、ＮＯＲ回路１１３、シフトレジス
タ１１４、インバータ回路１１５およびＡＮＤ回路１１
６よりなる。
回路１１１，１１２、ＮＯＲ回路１１３、シフトレジス
タ１１４、インバータ回路１１５およびＡＮＤ回路１１
６よりなる。
【００２０】ＡＮＤ回路１１１には、同時出力検出回路
１０（ＡＮＤ回路１０１）の検出パルス出力Ｓ１０およ
びクロック信号Ｓ１１が入力されており、検出パルス出
力Ｓ１０をゲート信号としてクロック信号Ｓ１１の出力
をＯＮ／ＯＦＦする。またＡＮＤ回路１１２には、クロ
ック信号Ｓ１１およびタイミングパルスＳ１２が入力さ
れており、タイミングパルスＳ１２をゲート信号として
クロック信号Ｓ１１の出力をＯＮ／ＯＦＦする。ＡＮＤ
回路１１１の出力信号Ｓ２１およびＡＮＤ回路１１１の
出力信号Ｓ２２は、それぞれＮＯＲ回路１１３に入力さ
れる。ＮＯＲ回路１１３は、出力信号Ｓ２１，Ｓ２２の
ＮＯＲ論理をとる。ＮＯＲ回路１１３の出力信号は、シ
フトレジスタ１１４のクロック入力端子ＣＩＮに入力さ
れる。
１０（ＡＮＤ回路１０１）の検出パルス出力Ｓ１０およ
びクロック信号Ｓ１１が入力されており、検出パルス出
力Ｓ１０をゲート信号としてクロック信号Ｓ１１の出力
をＯＮ／ＯＦＦする。またＡＮＤ回路１１２には、クロ
ック信号Ｓ１１およびタイミングパルスＳ１２が入力さ
れており、タイミングパルスＳ１２をゲート信号として
クロック信号Ｓ１１の出力をＯＮ／ＯＦＦする。ＡＮＤ
回路１１１の出力信号Ｓ２１およびＡＮＤ回路１１１の
出力信号Ｓ２２は、それぞれＮＯＲ回路１１３に入力さ
れる。ＮＯＲ回路１１３は、出力信号Ｓ２１，Ｓ２２の
ＮＯＲ論理をとる。ＮＯＲ回路１１３の出力信号は、シ
フトレジスタ１１４のクロック入力端子ＣＩＮに入力さ
れる。
【００２１】インバータ回路１１５には、タイミングパ
ルスＳ１２が入力されており、タイミングパルスＳ１２
の論理を反転させる。インバータ回路１１５の出力信号
Ｓ２４は、シフトレジスタ１１４のデータ入力端子ＤＩ
Ｎに入力される。シフトレジスタ１１４は、所定段数を
有し、クロック入力端子ＣＩＮへの入力信号に同期して
データ入力端子ＤＩＮへの入力信号を取り込み、各段を
順次転送する。なおシフトレジスタ１１４の段数は、シ
フトレジスタ１１４の段数をｌ、１つの誤り訂正符号に
対して発生する符号誤りの最大数をｍ、チェックビット
長をｎビットとすると、 ｍ≦ｌ≦ｎ （ただし、ｍ＜ｎ） なる範囲内で適当な値とする。本実施例では、ｍ＝２，
ｎ＝１６とし、シフトレジスタ１１４の段数は８段とし
ている。
ルスＳ１２が入力されており、タイミングパルスＳ１２
の論理を反転させる。インバータ回路１１５の出力信号
Ｓ２４は、シフトレジスタ１１４のデータ入力端子ＤＩ
Ｎに入力される。シフトレジスタ１１４は、所定段数を
有し、クロック入力端子ＣＩＮへの入力信号に同期して
データ入力端子ＤＩＮへの入力信号を取り込み、各段を
順次転送する。なおシフトレジスタ１１４の段数は、シ
フトレジスタ１１４の段数をｌ、１つの誤り訂正符号に
対して発生する符号誤りの最大数をｍ、チェックビット
長をｎビットとすると、 ｍ≦ｌ≦ｎ （ただし、ｍ＜ｎ） なる範囲内で適当な値とする。本実施例では、ｍ＝２，
ｎ＝１６とし、シフトレジスタ１１４の段数は８段とし
ている。
【００２２】シフトレジスタ１１４の出力信号Ｓ２５
は、ＡＮＤ回路１１６に入力される。ＡＮＤ回路１１６
は、一方の入力端子が反転入力型となっており、この反
転入力型の入力端子にクロック信号Ｓ１１が入力され
る。ＡＮＤ回路１１６は、シフトレジスタ１１４の出力
信号Ｓ２５をゲート信号としてクロック信号Ｓ１１を論
理を反転して出力する。このＡＮＤ回路１１６の出力信
号は、補償パルス出力Ｓ１３として出力される。
は、ＡＮＤ回路１１６に入力される。ＡＮＤ回路１１６
は、一方の入力端子が反転入力型となっており、この反
転入力型の入力端子にクロック信号Ｓ１１が入力され
る。ＡＮＤ回路１１６は、シフトレジスタ１１４の出力
信号Ｓ２５をゲート信号としてクロック信号Ｓ１１を論
理を反転して出力する。このＡＮＤ回路１１６の出力信
号は、補償パルス出力Ｓ１３として出力される。
【００２３】次に以上のように構成されたマイクロ波無
線装置における誤り個数の計数動作を説明する。まず、
誤り訂正復号器３，４の訂正パルス出力Ｓ５，Ｓ６に訂
正パルスが異なるタイミングで生じていれば、当該訂正
パルスはＯＲ回路１２の論理和出力Ｓ１４にそのまま現
れる。従って、カウンタ６がカウント値ｎをｎ＋１とす
る。この状態においては、訂正パルス出力Ｓ５，Ｓ６
は、少なくともいずれか一方が「Ｌ」レベルとなってい
るので、同時出力検出回路１０のＡＮＤ回路１０１の出
力信号（検出パルス出力）Ｓ１０は「Ｌ」レベルとなっ
ており、補償パルス発生回路１１は動作しない。
線装置における誤り個数の計数動作を説明する。まず、
誤り訂正復号器３，４の訂正パルス出力Ｓ５，Ｓ６に訂
正パルスが異なるタイミングで生じていれば、当該訂正
パルスはＯＲ回路１２の論理和出力Ｓ１４にそのまま現
れる。従って、カウンタ６がカウント値ｎをｎ＋１とす
る。この状態においては、訂正パルス出力Ｓ５，Ｓ６
は、少なくともいずれか一方が「Ｌ」レベルとなってい
るので、同時出力検出回路１０のＡＮＤ回路１０１の出
力信号（検出パルス出力）Ｓ１０は「Ｌ」レベルとなっ
ており、補償パルス発生回路１１は動作しない。
【００２４】さて、図３に示すように、ディジタル信号
Ｓ５のａで示すビットとディジタル信号Ｓ６のｂで示す
ビットとに符号誤りが生じていると、訂正パルス出力Ｓ
５，Ｓ６の双方に同時に訂正パルスＰ１，Ｐ２が生じ
る。
Ｓ５のａで示すビットとディジタル信号Ｓ６のｂで示す
ビットとに符号誤りが生じていると、訂正パルス出力Ｓ
５，Ｓ６の双方に同時に訂正パルスＰ１，Ｐ２が生じ
る。
【００２５】これにより、まずＯＲ回路１２の論理和出
力Ｓ１４にパルスＰ３が生じ、カウンタ６がカウント値
ｎをｎ＋１とする。従って、誤り個数出力Ｓ７は、ｎか
らｎ＋１に歩進される。
力Ｓ１４にパルスＰ３が生じ、カウンタ６がカウント値
ｎをｎ＋１とする。従って、誤り個数出力Ｓ７は、ｎか
らｎ＋１に歩進される。
【００２６】一方、このように訂正パルス出力Ｓ５，Ｓ
６の双方に同時に訂正パルスが生じると、同時出力検出
回路１０のＡＮＤ回路１０１の２つの入力がともに
「Ｈ」レベルとなり、その出力信号が訂正パルスが生じ
ている期間に亙り「Ｈ」レベルとなる。すなわち、同時
出力検出回路１０では訂正パルス出力Ｓ５，Ｓ６の双方
に同時に訂正パルスが生じたことが検出され、検出パル
ス出力Ｓ１０として図３に示すように検出パルスＰ４が
出力される。同時出力検出回路１０から検出パルスＰ４
が出力されると、補償パルス発生回路１１が以下のごと
く動作する。
６の双方に同時に訂正パルスが生じると、同時出力検出
回路１０のＡＮＤ回路１０１の２つの入力がともに
「Ｈ」レベルとなり、その出力信号が訂正パルスが生じ
ている期間に亙り「Ｈ」レベルとなる。すなわち、同時
出力検出回路１０では訂正パルス出力Ｓ５，Ｓ６の双方
に同時に訂正パルスが生じたことが検出され、検出パル
ス出力Ｓ１０として図３に示すように検出パルスＰ４が
出力される。同時出力検出回路１０から検出パルスＰ４
が出力されると、補償パルス発生回路１１が以下のごと
く動作する。
【００２７】すなわちまず、検出パルスＰ４が生じてい
る期間に亙りＡＮＤ回路１１１が開き、クロック信号Ｓ
１１が出力信号Ｓ２１として出力される。なお、符号誤
りが連続していなければ、訂正パルスＰ１，Ｐ２および
検出パルスＰ４のパルス幅はクロック信号Ｓ１１の一周
期に対応するので、ＡＮＤ回路１１１の出力信号Ｓ２１
には、図４に示すように検出パルスＰ４に対して１／２
のパルス幅のパルスＰ１１が生じる。
る期間に亙りＡＮＤ回路１１１が開き、クロック信号Ｓ
１１が出力信号Ｓ２１として出力される。なお、符号誤
りが連続していなければ、訂正パルスＰ１，Ｐ２および
検出パルスＰ４のパルス幅はクロック信号Ｓ１１の一周
期に対応するので、ＡＮＤ回路１１１の出力信号Ｓ２１
には、図４に示すように検出パルスＰ４に対して１／２
のパルス幅のパルスＰ１１が生じる。
【００２８】このとき、誤り訂正復号器３，４に入力さ
れているディジタル信号Ｓ１，Ｓ２は情報ビット部であ
るので、タイミングパルスＳ１２は「Ｌ」レベルであ
る。従って、ＡＮＤ回路１１２は閉じており、ＡＮＤ回
路１１２の出力信号Ｓ２２は「Ｌ」レベルとなってい
る。かくして、ＮＯＲゲート２３の出力信号Ｓ２３は、
図４に示すようにＡＮＤ回路１１１の出力信号Ｓ２１の
論理を反転した信号となっており、この信号がシフトレ
ジスタ１１４のクロック入力端子ＣＩＮに供給される。
れているディジタル信号Ｓ１，Ｓ２は情報ビット部であ
るので、タイミングパルスＳ１２は「Ｌ」レベルであ
る。従って、ＡＮＤ回路１１２は閉じており、ＡＮＤ回
路１１２の出力信号Ｓ２２は「Ｌ」レベルとなってい
る。かくして、ＮＯＲゲート２３の出力信号Ｓ２３は、
図４に示すようにＡＮＤ回路１１１の出力信号Ｓ２１の
論理を反転した信号となっており、この信号がシフトレ
ジスタ１１４のクロック入力端子ＣＩＮに供給される。
【００２９】シフトレジスタ１１４は、クロック入力端
子ＣＩＮへの入力信号の立ち上がりタイミングでデータ
入力端子ＤＩＮへの入力信号を取り込む。シフトレジス
タ１１４のデータ入力端子ＤＩＮには、タイミングパル
スＳ１２をインバータ回路１１５で反転した信号Ｓ２４
が入力されているので、図４のＴ１時点におけるＮＯＲ
ゲート２３の出力信号Ｓ２３の立ち上がりに同期してシ
フトレジスタ１１４に「Ｈ」が取り込まれる。
子ＣＩＮへの入力信号の立ち上がりタイミングでデータ
入力端子ＤＩＮへの入力信号を取り込む。シフトレジス
タ１１４のデータ入力端子ＤＩＮには、タイミングパル
スＳ１２をインバータ回路１１５で反転した信号Ｓ２４
が入力されているので、図４のＴ１時点におけるＮＯＲ
ゲート２３の出力信号Ｓ２３の立ち上がりに同期してシ
フトレジスタ１１４に「Ｈ」が取り込まれる。
【００３０】こののち、誤り訂正復号器３，４に入力さ
れているディジタル信号Ｓ１，Ｓ２がチェックビット部
となり、タイミングパルスＳ１２が「Ｈ」レベルとなる
と、ＡＮＤ回路１１２が開き、図４に示すようにクロッ
ク信号Ｓ１１がＡＮＤ回路１１２の出力信号Ｓ２２とし
て出力される。
れているディジタル信号Ｓ１，Ｓ２がチェックビット部
となり、タイミングパルスＳ１２が「Ｈ」レベルとなる
と、ＡＮＤ回路１１２が開き、図４に示すようにクロッ
ク信号Ｓ１１がＡＮＤ回路１１２の出力信号Ｓ２２とし
て出力される。
【００３１】誤り訂正復号器３，４に入力されているデ
ィジタル信号Ｓ１，Ｓ２がチェックビット部であると
き、誤り訂正復号器３，４からは訂正パルスは出力され
ない。このため、同時出力検出回路１０から検出パルス
が出力されることはなくＡＮＤ回路１１１は閉じてお
り、ＡＮＤ回路１１１の出力信号Ｓ２１は「Ｌ」レベル
となっている。かくして、ＮＯＲゲート２３の出力信号
Ｓ２３は、図４に示すようにＡＮＤ回路１１２の出力信
号Ｓ２２の論理を反転した信号となっており、この信号
がシフトレジスタ１１４のクロック入力端子ＣＩＮに供
給される。
ィジタル信号Ｓ１，Ｓ２がチェックビット部であると
き、誤り訂正復号器３，４からは訂正パルスは出力され
ない。このため、同時出力検出回路１０から検出パルス
が出力されることはなくＡＮＤ回路１１１は閉じてお
り、ＡＮＤ回路１１１の出力信号Ｓ２１は「Ｌ」レベル
となっている。かくして、ＮＯＲゲート２３の出力信号
Ｓ２３は、図４に示すようにＡＮＤ回路１１２の出力信
号Ｓ２２の論理を反転した信号となっており、この信号
がシフトレジスタ１１４のクロック入力端子ＣＩＮに供
給される。
【００３２】この状態では、シフトレジスタ１１４にお
いて信号の転送がなされる。なお、タイミングパルスＳ
１２が「Ｈ」レベルであるので、インバータ回路１１５
の出力信号Ｓ２４は「Ｌ」レベルとなっており、シフト
レジスタ１１４には「Ｌ」が順次取り込まれる。そし
て、タイミングパルスＳ１２が「Ｈ」レベルに変化した
時点Ｔ２からクロック信号Ｓ１１の８周期分の期間が経
過すると、タイミングパルスＳ１２が「Ｌ」レベルであ
る期間に取り込まれた「Ｈ」がシフトレジスタ１１４の
最終段に到達し、図４に示すようにパルスＰ１２として
シフトレジスタ１１４の出力信号Ｓ２５に現れる。この
パルスＰ１２は、シフトレジスタ１１４の段数がチェッ
クビット長以下としてあるので、必ずタイミングパルス
Ｓ１２が「Ｈ」レベルであるとき、すなわち誤り訂正復
号器３，４に入力されているディジタル信号Ｓ１，Ｓ２
がチェックビット部であるときに発生する。
いて信号の転送がなされる。なお、タイミングパルスＳ
１２が「Ｈ」レベルであるので、インバータ回路１１５
の出力信号Ｓ２４は「Ｌ」レベルとなっており、シフト
レジスタ１１４には「Ｌ」が順次取り込まれる。そし
て、タイミングパルスＳ１２が「Ｈ」レベルに変化した
時点Ｔ２からクロック信号Ｓ１１の８周期分の期間が経
過すると、タイミングパルスＳ１２が「Ｌ」レベルであ
る期間に取り込まれた「Ｈ」がシフトレジスタ１１４の
最終段に到達し、図４に示すようにパルスＰ１２として
シフトレジスタ１１４の出力信号Ｓ２５に現れる。この
パルスＰ１２は、シフトレジスタ１１４の段数がチェッ
クビット長以下としてあるので、必ずタイミングパルス
Ｓ１２が「Ｈ」レベルであるとき、すなわち誤り訂正復
号器３，４に入力されているディジタル信号Ｓ１，Ｓ２
がチェックビット部であるときに発生する。
【００３３】このように生じたパルスＰ１２は、ＡＮＤ
回路１１６にて図４に示すようにパルス幅を１／２とし
たパルスＰ１３とされる。このパルスＰ１３が補償パル
スである。
回路１１６にて図４に示すようにパルス幅を１／２とし
たパルスＰ１３とされる。このパルスＰ１３が補償パル
スである。
【００３４】このようにして補償パルス発生回路１１の
補償パルス出力Ｓ１３に補償パルスＰ１３が生じると、
図３に示すようにＯＲ回路１２の論理和出力にパルスＰ
５が生じる。これに応じてカウンタ６がカウント値を＋
１する。従って、誤り個数出力Ｓ７は、ｎ＋２に歩進さ
れる。
補償パルス出力Ｓ１３に補償パルスＰ１３が生じると、
図３に示すようにＯＲ回路１２の論理和出力にパルスＰ
５が生じる。これに応じてカウンタ６がカウント値を＋
１する。従って、誤り個数出力Ｓ７は、ｎ＋２に歩進さ
れる。
【００３５】なお、１つの誤り訂正符号中において、２
度に亙り訂正パルス出力Ｓ５，Ｓ６の双方に同時に訂正
パルスが生じた場合、補償パルス発生回路１１では、タ
イミングパルスＳ１２が「Ｌ」レベルである期間にシフ
トレジスタ１１４に「Ｈ」が２度取り込まれ、タイミン
グパルスＳ１２が「Ｈ」レベルである期間にシフトレジ
スタ１１４の出力信号Ｓ２５に２つのパルスが生じる。
従って、補償パルス発生回路１１からは補償パルスが２
つ出力され、カウンタのカウント値は＋２される。
度に亙り訂正パルス出力Ｓ５，Ｓ６の双方に同時に訂正
パルスが生じた場合、補償パルス発生回路１１では、タ
イミングパルスＳ１２が「Ｌ」レベルである期間にシフ
トレジスタ１１４に「Ｈ」が２度取り込まれ、タイミン
グパルスＳ１２が「Ｈ」レベルである期間にシフトレジ
スタ１１４の出力信号Ｓ２５に２つのパルスが生じる。
従って、補償パルス発生回路１１からは補償パルスが２
つ出力され、カウンタのカウント値は＋２される。
【００３６】以上のように本実施例によれば、訂正パル
ス出力Ｓ５，Ｓ６の双方に同時に訂正パルスが生じた場
合には、その回数に応じた数の補償パルスを補償パルス
発生回路１１で発生し、カウンタ６に与えるようにして
いるので、直接カウントすることができなかった訂正パ
ルスのカウントを行うことができる。なお、補償パルス
は、訂正パルス出力Ｓ５，Ｓ６に訂正パルスが生じるこ
とのないチェックビット期間に出力されるので、補償パ
ルスが訂正パルスに重なってしまうことはない。かくし
て、カウンタ６では訂正パルス数を適確にカウントする
ことができ、正確な誤り個数出力Ｓ７を得ることができ
る。
ス出力Ｓ５，Ｓ６の双方に同時に訂正パルスが生じた場
合には、その回数に応じた数の補償パルスを補償パルス
発生回路１１で発生し、カウンタ６に与えるようにして
いるので、直接カウントすることができなかった訂正パ
ルスのカウントを行うことができる。なお、補償パルス
は、訂正パルス出力Ｓ５，Ｓ６に訂正パルスが生じるこ
とのないチェックビット期間に出力されるので、補償パ
ルスが訂正パルスに重なってしまうことはない。かくし
て、カウンタ６では訂正パルス数を適確にカウントする
ことができ、正確な誤り個数出力Ｓ７を得ることができ
る。
【００３７】また本実施例では、いくつかの基本論理回
路およびシフトレジスタにより簡易に構成できる同時出
力検出回路１０および補償パルス発生回路１１を付加す
るのみでよく、図７に示した従来構成のように２つのカ
ウンタおよび加算回路を設けるのに比べてごく簡易な回
路で実現可能である。
路およびシフトレジスタにより簡易に構成できる同時出
力検出回路１０および補償パルス発生回路１１を付加す
るのみでよく、図７に示した従来構成のように２つのカ
ウンタおよび加算回路を設けるのに比べてごく簡易な回
路で実現可能である。
【００３８】なお本発明は上記実施例に限定されるもの
ではない。例えば上記実施例では、本発明に係るパルス
計数装置を４ＰＳＫ方式のマイクロ波無線装置に適用
し、訂正パルスの計数を行うものとしているが、監視対
象となる信号は任意であってよく、従って適用される装
置も４ＰＳＫ方式のマイクロ波無線装置には限定されな
い。
ではない。例えば上記実施例では、本発明に係るパルス
計数装置を４ＰＳＫ方式のマイクロ波無線装置に適用
し、訂正パルスの計数を行うものとしているが、監視対
象となる信号は任意であってよく、従って適用される装
置も４ＰＳＫ方式のマイクロ波無線装置には限定されな
い。
【００３９】また上記実施例では、補償パルスをチェッ
クビット期間に発生するようにしているが、情報ビット
期間において訂正パルスが無いときを検出して当該期間
に発生してもよい。また同時出力検出回路１０および補
償パルス発生回路１１の具体的な構成は上記実施例に挙
げたものには限定されない。このほか、本発明の要旨を
逸脱しない範囲で種々の変形実施が可能である。
クビット期間に発生するようにしているが、情報ビット
期間において訂正パルスが無いときを検出して当該期間
に発生してもよい。また同時出力検出回路１０および補
償パルス発生回路１１の具体的な構成は上記実施例に挙
げたものには限定されない。このほか、本発明の要旨を
逸脱しない範囲で種々の変形実施が可能である。
【００４０】
【発明の効果】本発明によれば、２つの誤り訂正復号器
が同時に前記訂正パルスを出力した場合には、この２つ
の訂正パルスの論理和を論理和演算手段により演算して
得られる１つのパルスを計数手段にて計数しておくとと
もに、前記２つの訂正パルスが同時に出力されたことを
同時パルス検出手段により検出し、これに応じて後のチ
ェックビット部の入力期間にパルス発生手段により補償
パルスを発生してこれを計数手段に計数させるようにし
たので、比較的簡易な構成でありながら、２つの誤り訂
正復号器がそれぞれ出力する訂正のパルスの総数を正確
に計数することができるパルス計数装置となる。
が同時に前記訂正パルスを出力した場合には、この２つ
の訂正パルスの論理和を論理和演算手段により演算して
得られる１つのパルスを計数手段にて計数しておくとと
もに、前記２つの訂正パルスが同時に出力されたことを
同時パルス検出手段により検出し、これに応じて後のチ
ェックビット部の入力期間にパルス発生手段により補償
パルスを発生してこれを計数手段に計数させるようにし
たので、比較的簡易な構成でありながら、２つの誤り訂
正復号器がそれぞれ出力する訂正のパルスの総数を正確
に計数することができるパルス計数装置となる。
【図１】 本発明の一実施例に係るパルス計数装置を適
用して構成された４ＰＳＫ方式のマイクロ波無線装置。
用して構成された４ＰＳＫ方式のマイクロ波無線装置。
【図２】 図１中の同時出力検出回路１０および補償パ
ルス発生回路１１の具体的構成を示す図。
ルス発生回路１１の具体的構成を示す図。
【図３】 図１中の各信号のタイミングを示すタイムチ
ャート。
ャート。
【図４】 図２中の各信号のタイミングを示すタイムチ
ャート。
ャート。
【図５】 従来技術を説明する図。
【図６】 従来技術を説明する図。
【図７】 従来技術を説明する図。
３，４…誤り訂正復号器、６…カウンタ、１０…同時出
力検出回路、１１…補償パルス発生回路、１２…ＯＲ回
路。
力検出回路、１１…補償パルス発生回路、１２…ＯＲ回
路。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 1/00 H04L 27/00
Claims (1)
- 【請求項１】 時分割に設定された情報ビット部および
チェックビット部からなる誤り訂正符号で伝送されるデ
ィジタル信号から分離した２系統のディジタル信号のそ
れぞれを誤り訂正復号する２つの誤り訂正復号器が前記
情報ビットの入力期間中に出力する訂正パルスの総数を
計数するパルス計数装置において、 前記２つの誤り訂正復号器が同時に前記訂正パルスを出
力したことを検出する同時パルス検出手段と、 この同時パルス検出手段により前記２つの誤り訂正復号
器が同時に前記訂正パルスを出力したことが検出された
ことに応じ、前記チェックビット部の入力期間中に補償
パルスを発生するパルス発生手段と、 このパルス発生手段が発生する補償パルスおよび前記２
つの誤り訂正復号器がそれぞれ出力する訂正パルスの論
理和を演算する論理和演算手段と、 この論理和演算手段の出力信号中のパルス数を計数する
計数手段とを具備したことを特徴とするパルス計数装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13667192A JP3197058B2 (ja) | 1992-05-28 | 1992-05-28 | パルス計数装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13667192A JP3197058B2 (ja) | 1992-05-28 | 1992-05-28 | パルス計数装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05336077A JPH05336077A (ja) | 1993-12-17 |
| JP3197058B2 true JP3197058B2 (ja) | 2001-08-13 |
Family
ID=15180760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13667192A Expired - Lifetime JP3197058B2 (ja) | 1992-05-28 | 1992-05-28 | パルス計数装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3197058B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012085057A (ja) * | 2010-10-08 | 2012-04-26 | Hitachi Ltd | リードソロモン符号・復号化回路、リードソロモン符号・復号化方法、および、記憶装置 |
-
1992
- 1992-05-28 JP JP13667192A patent/JP3197058B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012085057A (ja) * | 2010-10-08 | 2012-04-26 | Hitachi Ltd | リードソロモン符号・復号化回路、リードソロモン符号・復号化方法、および、記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05336077A (ja) | 1993-12-17 |
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