JPS5943020B2 - 受信タイミング信号生成方式 - Google Patents
受信タイミング信号生成方式Info
- Publication number
- JPS5943020B2 JPS5943020B2 JP54052248A JP5224879A JPS5943020B2 JP S5943020 B2 JPS5943020 B2 JP S5943020B2 JP 54052248 A JP54052248 A JP 54052248A JP 5224879 A JP5224879 A JP 5224879A JP S5943020 B2 JPS5943020 B2 JP S5943020B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- counter
- reception
- circuit
- reception timing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
本発明は、ＮＲＺ信号の受信に於いて、受信信号をサン
プリングする為の受信タイミング信号を前記受信信号か
ら生成する受信タイミング信号生成方式に関するもので
ある。
プリングする為の受信タイミング信号を前記受信信号か
ら生成する受信タイミング信号生成方式に関するもので
ある。
ＮＲＺ信号の受信に於いては、受信信号の変化点を基準
に受信タイミング信号を生成して、受信信号のサンプリ
ングを行なうのが一般的である。
に受信タイミング信号を生成して、受信信号のサンプリ
ングを行なうのが一般的である。
例えば第１図に示すように、復調回路（図示せず）によ
り復調した受信信号を受信シフトレジスタ１と変化点検
出回路２とに加え、クロック発生器４からのクロックを
カウントするカウンタ３を変化点検出回路２で受信信号
の変化点を検出した時にリセットし、カウンタ３の所定
のカウント出力を受信タイミング信号として受信シフト
レジスタ１のシフトクロック端子に加えるものである。
前述のクロック発生器４を伝送速度の１６倍の発振周波
数で発振するものとし、その発振出力のクロックをカウ
ントするカウンタ３を４ビットバイナリカウンタとし、
そのカウンタ３の４ビット目の出力Ｑ４を受信タイミン
グ信号とすると、例えば第２図のａに示すＮＲＺの受信
信号に対して、変化点検出回路２の出力は同図をに示す
ものとなる。又同図ｃはクロック、ｄは受信タイミング
信号を示す。受信信号は、伝送歪等により第２図ａに示
すように、ビット周期をより例えはをａ−ｔｄで示すよ
うにずれが生じる。
り復調した受信信号を受信シフトレジスタ１と変化点検
出回路２とに加え、クロック発生器４からのクロックを
カウントするカウンタ３を変化点検出回路２で受信信号
の変化点を検出した時にリセットし、カウンタ３の所定
のカウント出力を受信タイミング信号として受信シフト
レジスタ１のシフトクロック端子に加えるものである。
前述のクロック発生器４を伝送速度の１６倍の発振周波
数で発振するものとし、その発振出力のクロックをカウ
ントするカウンタ３を４ビットバイナリカウンタとし、
そのカウンタ３の４ビット目の出力Ｑ４を受信タイミン
グ信号とすると、例えば第２図のａに示すＮＲＺの受信
信号に対して、変化点検出回路２の出力は同図をに示す
ものとなる。又同図ｃはクロック、ｄは受信タイミング
信号を示す。受信信号は、伝送歪等により第２図ａに示
すように、ビット周期をより例えはをａ−ｔｄで示すよ
うにずれが生じる。
又カウンタ３はリセットされてからクロックの８ビット
目で受信タイミング信号を出力するので、受信信号の１
ビット目に於いては、を＋ｔａのパルスの立下りの変化
点検出によりＡ点でカウンタ３のリセットが行なわれて
、再びクロックのカウントが行なわれ、８ビット目で受
信タイミング信号が出力される。又第２図ａに示す４ビ
ット目に於いてｔｂ＋ｔｃがを／４より大きくなると、
Ｂ点でカウンタ３のリセットが行なわれた後、８ビット
のクロックをカウントする前のＣ点でリセットされるの
で、受信タイミング信号が出力されないことになる。
目で受信タイミング信号を出力するので、受信信号の１
ビット目に於いては、を＋ｔａのパルスの立下りの変化
点検出によりＡ点でカウンタ３のリセットが行なわれて
、再びクロックのカウントが行なわれ、８ビット目で受
信タイミング信号が出力される。又第２図ａに示す４ビ
ット目に於いてｔｂ＋ｔｃがを／４より大きくなると、
Ｂ点でカウンタ３のリセットが行なわれた後、８ビット
のクロックをカウントする前のＣ点でリセットされるの
で、受信タイミング信号が出力されないことになる。
即ち受信信号の１ビットが抜けることになり、同期誤り
を起すことになる。又受信信号の５ビツト目の如く、（
Ｔｃ＋Ｔｄ）ｔ〉−となると、受信タイミング信号が受
信信号に対して１個余分に出力され、受信信号の１ビツ
トが余分に受信シフトレジスタ１にセツトされることに
なるので、同期誤りを起すことになる。
を起すことになる。又受信信号の５ビツト目の如く、（
Ｔｃ＋Ｔｄ）ｔ〉−となると、受信タイミング信号が受
信信号に対して１個余分に出力され、受信信号の１ビツ
トが余分に受信シフトレジスタ１にセツトされることに
なるので、同期誤りを起すことになる。
本発明は、前述の如き従来の欠点を改善したもので、受
信信号のビツト数分だけは確実にサンプリングし得るよ
うにして同期誤りを防止し得る受信タイミング信号を発
生させることを目的とするものである。以下実施例につ
いて詳細に説明する。第３図は本発明の実施例のプロツ
ク線図であり、１１は受信シフトレジスタ、１２は変化
点検出回路、１３はカウンタ、１４はクロツク発生回路
、１５は排他的論理和回路、１６はインバータ、１７は
論理積回路である。前述の従来例と同様にクロツク発生
回路１４は伝送速度の１６倍の発振周波数で発振してそ
の出力のクロツクをカウンタ１３に加え、又カウンタ１
３は４ビツトバイナリカウンタで、３ビ゛ソト目と４ビ
ツト目の出力Ｑ４，Ｑ３を排他的論理和回路１５に加え
、出力Ｑ４を受信タイミング信号として受信シフトレジ
スタ１１のシフトクロツク端子に加えるものとする。第
４図は動作説明図であり、ａはＮＲＺの受信信号、ｂは
変化点検出信号、ｃはクロツク、ｄはカウンタ１３の出
力Ｑ４即ち受信タイミング信号、ｅはインバータ１６の
出力信号、ｆは論理積回路１７の出力信号即ちカウンタ
１３のりセツト信号であり、受信信号の歪を示すＴａ−
Ｔｄは、Ｔａ〈ｔ／４，ｔｂ，ｔｃ，ｔｄ＞ｔ／４の関
係にある場合についてのものである。カウンタ１３の各
ビツトの出力Ｑ１〜Ｑ４と、タロツクのカウント数と、
インバータ１６の出力信号Ｓｌ６との関係は、第１表に
示すものとなる。
信信号のビツト数分だけは確実にサンプリングし得るよ
うにして同期誤りを防止し得る受信タイミング信号を発
生させることを目的とするものである。以下実施例につ
いて詳細に説明する。第３図は本発明の実施例のプロツ
ク線図であり、１１は受信シフトレジスタ、１２は変化
点検出回路、１３はカウンタ、１４はクロツク発生回路
、１５は排他的論理和回路、１６はインバータ、１７は
論理積回路である。前述の従来例と同様にクロツク発生
回路１４は伝送速度の１６倍の発振周波数で発振してそ
の出力のクロツクをカウンタ１３に加え、又カウンタ１
３は４ビツトバイナリカウンタで、３ビ゛ソト目と４ビ
ツト目の出力Ｑ４，Ｑ３を排他的論理和回路１５に加え
、出力Ｑ４を受信タイミング信号として受信シフトレジ
スタ１１のシフトクロツク端子に加えるものとする。第
４図は動作説明図であり、ａはＮＲＺの受信信号、ｂは
変化点検出信号、ｃはクロツク、ｄはカウンタ１３の出
力Ｑ４即ち受信タイミング信号、ｅはインバータ１６の
出力信号、ｆは論理積回路１７の出力信号即ちカウンタ
１３のりセツト信号であり、受信信号の歪を示すＴａ−
Ｔｄは、Ｔａ〈ｔ／４，ｔｂ，ｔｃ，ｔｄ＞ｔ／４の関
係にある場合についてのものである。カウンタ１３の各
ビツトの出力Ｑ１〜Ｑ４と、タロツクのカウント数と、
インバータ１６の出力信号Ｓｌ６との関係は、第１表に
示すものとなる。
この第１表から判るように、カウンタ１３がＯ〜３及び
１２〜１５のカウント内容の範囲に於いてのみ、インバ
ータ１６の出力信号Ｓｌ６が１「”となつて論理積回路
１７が開けられ、その時点で変化点検出回路１２による
受信信号の立上り又は立下りの変化点を検出した信号が
カウンタ１３のりセツト信号として加えられるが、４〜
１１のカウント内容の範囲に於いては、論理積回路１７
が閉じられて、カウンタ１３のりセツトが行なわれない
ものとなる。従つてＴａ＜ｔ／４の条件の歪を受けた受
信信号の第１ビツト目では、その立上りの変化点検出信
号によりりセツトされたカウンタ１３は、８ビツトのク
ロツクのカウント内容となつたとき出力Ｑ４が１「”と
なり、１６ビツトのクロツクのカウントにより゛Ｏ゛と
なる。
１２〜１５のカウント内容の範囲に於いてのみ、インバ
ータ１６の出力信号Ｓｌ６が１「”となつて論理積回路
１７が開けられ、その時点で変化点検出回路１２による
受信信号の立上り又は立下りの変化点を検出した信号が
カウンタ１３のりセツト信号として加えられるが、４〜
１１のカウント内容の範囲に於いては、論理積回路１７
が閉じられて、カウンタ１３のりセツトが行なわれない
ものとなる。従つてＴａ＜ｔ／４の条件の歪を受けた受
信信号の第１ビツト目では、その立上りの変化点検出信
号によりりセツトされたカウンタ１３は、８ビツトのク
ロツクのカウント内容となつたとき出力Ｑ４が１「”と
なり、１６ビツトのクロツクのカウントにより゛Ｏ゛と
なる。
又立下りの変化点検出信号は、Ｔａ＜ｔ／４の条件によ
りＯ〜３のクロツクのカウント内容の範囲内で発生する
から、論理積回路１７を介してカウンタ１３のりセツト
信号として加えられることになる。又Ｔｂ＞ｔ／４の条
件の歪を受けた受信信号の場合は、カウンタ１３のクロ
ツクのカウント内容が４〜１１の範囲となるから、変化
点検出信号は論理積回路１７が閉じられることによつて
、カウンタ１３には加えられないことになる。
りＯ〜３のクロツクのカウント内容の範囲内で発生する
から、論理積回路１７を介してカウンタ１３のりセツト
信号として加えられることになる。又Ｔｂ＞ｔ／４の条
件の歪を受けた受信信号の場合は、カウンタ１３のクロ
ツクのカウント内容が４〜１１の範囲となるから、変化
点検出信号は論理積回路１７が閉じられることによつて
、カウンタ１３には加えられないことになる。
従つてカウンタ１３の出力Ｑ４は、８ビツトのカウント
毎に反転したものとなる。受信信号がＴｃ，ｔｄの歪を
受けている場合に於いても、それぞれｔ／４より大きい
ので、前述と同様にカウンタ１３のリセツトが行なわれ
ないものとなる。前述の実施例に於いては、受信信号が
±２５（：Ｆｆ）以上の歪を有する場合は、受信信号の
変化点検出によつてカウンタ１３をりセツトすることが
禁止され、カウンタ１３は一定周期の受信タイミング信
号を出力することになり、受信信号のビツト抜けや、余
分のビツトの付加を生じることを防止することができる
。
毎に反転したものとなる。受信信号がＴｃ，ｔｄの歪を
受けている場合に於いても、それぞれｔ／４より大きい
ので、前述と同様にカウンタ１３のリセツトが行なわれ
ないものとなる。前述の実施例に於いては、受信信号が
±２５（：Ｆｆ）以上の歪を有する場合は、受信信号の
変化点検出によつてカウンタ１３をりセツトすることが
禁止され、カウンタ１３は一定周期の受信タイミング信
号を出力することになり、受信信号のビツト抜けや、余
分のビツトの付加を生じることを防止することができる
。
従つて同期誤りは完全に防止される利点がある。なお受
信信号の歪が大きい場合に、サンプリングタイミングの
ずれでビツト誤りを生じることは避けられないが、ワー
ド同期やフレーム同期等の同期誤りを完全に除くことが
できるから、パリテイチエツク等によりビツト誤りを検
出することは容易であり、再送要求等によりビツト誤り
の場合の救済は容易である。又前述の実施例に於いては
、カウンタ１３の出力Ｑ３，Ｑ４を用いて、受信信号の
歪が２５０１）以上のときの変化点検出信号をりセツト
信号として使用しないように制御するものであるが、例
えばカウンタ１３の出力Ｑ２，Ｑ３，Ｑ４を用いると、
受信信？の歪が前述の半分の１２５０１）以上のとき、
カウンタ１３のりセツトを変化点検出信号により行なう
ことを禁止することができる。
信信号の歪が大きい場合に、サンプリングタイミングの
ずれでビツト誤りを生じることは避けられないが、ワー
ド同期やフレーム同期等の同期誤りを完全に除くことが
できるから、パリテイチエツク等によりビツト誤りを検
出することは容易であり、再送要求等によりビツト誤り
の場合の救済は容易である。又前述の実施例に於いては
、カウンタ１３の出力Ｑ３，Ｑ４を用いて、受信信号の
歪が２５０１）以上のときの変化点検出信号をりセツト
信号として使用しないように制御するものであるが、例
えばカウンタ１３の出力Ｑ２，Ｑ３，Ｑ４を用いると、
受信信？の歪が前述の半分の１２５０１）以上のとき、
カウンタ１３のりセツトを変化点検出信号により行なう
ことを禁止することができる。
以上説明したように、本発明は、受信信号の変化点検出
信号によりカウンタ１３をりセツトして、受信信号の位
相等の変化に追従した受信タイミング信号をカウンタ１
３によつて発生させるものであるが、受信信号の歪が予
め定められた値より大きい場合は、カウンタ１３の変化
点検出信号によるりセツトを禁止し、カウンタ１３によ
る一定周期の受信タイミング信号を用いて受信信号を受
信シフトレジスタ１１にセツトするものである。
信号によりカウンタ１３をりセツトして、受信信号の位
相等の変化に追従した受信タイミング信号をカウンタ１
３によつて発生させるものであるが、受信信号の歪が予
め定められた値より大きい場合は、カウンタ１３の変化
点検出信号によるりセツトを禁止し、カウンタ１３によ
る一定周期の受信タイミング信号を用いて受信信号を受
信シフトレジスタ１１にセツトするものである。
その場合、変化点検出信号が得られたときの時点に於け
るカウンタ１３のカウント内容は、受信信号の歪に対応
したものとなるので、カウンタ１３の予め定めたカウン
ト内容の範囲に於いてのみ、即ち、カウンタ１３の上位
２ビツトの排他的論理和をとる排他的論理和回路１５の
出力信号によつて、変化点検出信号をカウンタ１３のり
セツト信号として加えるように制御するものであり、簡
単な回路構成で受信タイミング信号を発生させることが
できる利点がある。前述の如く、受信信号の歪が大きい
ときには、カウンタ１３の一定周期の出力を受信タイミ
ング信号とするものであるから、受信信号のビツト抜け
や余分のビツトの付加を防止することができ、従つて受
信信号の歪が大きい場合にも所定ビツト数の受信が行な
われるから、同期誤りが生じることはなくなる。
るカウンタ１３のカウント内容は、受信信号の歪に対応
したものとなるので、カウンタ１３の予め定めたカウン
ト内容の範囲に於いてのみ、即ち、カウンタ１３の上位
２ビツトの排他的論理和をとる排他的論理和回路１５の
出力信号によつて、変化点検出信号をカウンタ１３のり
セツト信号として加えるように制御するものであり、簡
単な回路構成で受信タイミング信号を発生させることが
できる利点がある。前述の如く、受信信号の歪が大きい
ときには、カウンタ１３の一定周期の出力を受信タイミ
ング信号とするものであるから、受信信号のビツト抜け
や余分のビツトの付加を防止することができ、従つて受
信信号の歪が大きい場合にも所定ビツト数の受信が行な
われるから、同期誤りが生じることはなくなる。
又許容範囲内の歪のある受信信号に対しては、従来例と
同様に、受信信号の所定のタイミングで受信タイミング
信号を発生して受信信号を受信シフトレジスタ１１に確
実にセツトすることができるものである。
同様に、受信信号の所定のタイミングで受信タイミング
信号を発生して受信信号を受信シフトレジスタ１１に確
実にセツトすることができるものである。
第１図は従来の受信タイミング信号生成回路のプロツク
線図、第２図は第１図の動作説明図、第３図は本発明の
実施例のプロツク線図、第４図は第３図の動作説明図で
ある。 １１は受信シフトレジスタ、１２は変化点検出回路、１
３はカウンタ、１４はクロツク発生回路、１５は排他的
論理和回路、１６はインバータ、１７は論理積回路であ
る。
線図、第２図は第１図の動作説明図、第３図は本発明の
実施例のプロツク線図、第４図は第３図の動作説明図で
ある。 １１は受信シフトレジスタ、１２は変化点検出回路、１
３はカウンタ、１４はクロツク発生回路、１５は排他的
論理和回路、１６はインバータ、１７は論理積回路であ
る。
Claims (1)
- １ 受信信号を受信タイミング信号に従つてセットする
受信シフトレジスタ、前記受信信号の変化点を検出する
変化点検出回路、前記受信信号の伝送速度のｎ（任意の
整数）倍の周波数のクロックを発生するクロック発生回
路、前記クロックをｎ／２カウントする毎に前記受信シ
フトレジスタに加える受信タイミング信号を出力するカ
ウンタ、前記カウンタの上位２ビットの排他的論理和を
とる排他的論理和回路、前記排他的論理和回路の出力に
より前記変化点検出回路からの変化点検出信号を前記カ
ウンタのリセット信号として加えるか否かを制御するゲ
ート回路を備えたことを特徴とする受信タイミング信号
発生方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54052248A JPS5943020B2 (ja) | 1979-04-27 | 1979-04-27 | 受信タイミング信号生成方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54052248A JPS5943020B2 (ja) | 1979-04-27 | 1979-04-27 | 受信タイミング信号生成方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55145452A JPS55145452A (en) | 1980-11-13 |
| JPS5943020B2 true JPS5943020B2 (ja) | 1984-10-19 |
Family
ID=12909422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54052248A Expired JPS5943020B2 (ja) | 1979-04-27 | 1979-04-27 | 受信タイミング信号生成方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5943020B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5813046A (ja) * | 1981-07-17 | 1983-01-25 | Victor Co Of Japan Ltd | デ−タ読み取り回路 |
| JPS59125143A (ja) * | 1982-12-29 | 1984-07-19 | Matsushita Electric Ind Co Ltd | 非同期変復調装置 |
| JPH0644756B2 (ja) * | 1984-04-23 | 1994-06-08 | 三菱電機株式会社 | 同期クロツク発生回路 |
-
1979
- 1979-04-27 JP JP54052248A patent/JPS5943020B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55145452A (en) | 1980-11-13 |
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