JP3076519B2 - ビット同期回路及びビット同期方法 - Google Patents

ビット同期回路及びビット同期方法

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JP3076519B2 JP08050730A JP5073096A JP3076519B2 JP 3076519 B2 JP3076519 B2 JP 3076519B2 JP 08050730 A JP08050730 A JP 08050730A JP 5073096 A JP5073096 A JP 5073096A JP 3076519 B2 JP3076519 B2 JP 3076519B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、２値ＦＳＫにある
いは４値ＦＳＫに変調された送信信号を受信したときに
ビット同期を行う選択呼出受信機のビツト同期回路に関
する。
【０００２】
【従来の技術】従来、この種のディジタル送信信号の受
信においては、受信したディジタル信号の各ビットを正
確に把握するためビツト同期を行うようにしている。ま
た、この種の従来技術による選択呼出受信機及びそこに
使用するビツト同期回路の一例としては、図７及び図８
に示すようものがあり、特に、ビツト同期回路の一例と
しては特開平４−１７７９３７号に開示されているもの
が知られている。
【０００３】ここで、図７は従来の選択呼出受信機全体
の構成を示すブロック図、図８は図７に使用するビツト
同期回路の詳細な構成を示すブロック図である。まず、
図７を参照して、従来の選択呼出受信機の構成について
説明する。図７において、７は基地局から送信された信
号を受信するアンテナ、８はアンテナ７で受信した送信
信号を増幅する増幅器、９は２値ＦＳＫに変調されて送
信されてきた送信信号を復調して受信ディジタル信号１
を出力する復調部である。この受信ディジタル信号１は
後述する極性判定した出力信号と同等の信号であり、受
信した送信信号がｆ０（後述する）レベルを上に通過す
れば、例えば論理１となり、下に通過すれば論理０とな
るような２値信号である。
【０００４】また、１３は２値の受信ディジタル信号１
をサンプリングして送信データまたは情報を出力するサ
ンプリング回路、１６はサンプリングして得られた送信
データを一時格納するデータバッファ、６はサンプリン
グ回路を経由して受信した受信ディジタル信号１の変化
点を検出するビツト同期回路（詳細は図８において後述
する）、１４−２は受信した受信ディジタル信号１の変
化点をカウントして送信信号のビット速度を検出し内部
処理に使用するクロックを送信信号のビット速度に合致
するよう補正するカウンタ回路である。
【０００５】また、１７はデータバッファ１６に格納さ
れた送信データに含まれているフレーム同期信号を自己
が保有するフレーム同期信号と照合してフレームの受信
を確認する同期信号照合回路、１８は自己の呼出番号を
受信したときにＣＰＵ２１の指令により呼出報知（鳴音
等如何なる手段でもよい）の処理を行う鳴音処理回路、
２３は鳴音を発生するスピーカ、１９は、例えば鳴音の
確認等に使用する押しボタンスイッチ等のスイッチのオ
ン／オフの変化を検出するスイッチ変化検出回路であ
る。
【０００６】また、２０は自己の呼出番号が送信される
可能性があるとき（自己の送信フレーム番号はきめられ
ており、受信した送信フレーム番号から予知できる）に
は増幅部８及び復調部９に対する電源をオンにし、自己
の呼出番号が送信されないときには増幅部８及び復調部
９に対する電源をオフにするバッテリーセービング回路
である。以上説明したビツト同期回路６、カウンタ回路
１４−２、サンプリング回路１３、データバッファ１
６、同期信号照合回路１７、鳴音処理回路１８、スイッ
チ変化検出回路１９、及びバッテリーセービング回路２
０はデコーダ６７を構成する。
【０００７】また、２１はデータバッファ１６に一時格
納された受信した呼出番号をＩＤＲＯＭ２２に格納され
ている自己の呼出番号と照合して受信した呼出番号に自
己の呼出番号を検出したときは鳴音処理回路１８及びＬ
ＣＤ２４に通知して鳴音を発生させ、表示させる等、デ
コーダ１２の他、選択呼出受信機全体の制御を行うＣＰ
Ｕ、２２は自己の呼出番号を格納するＩＤＲＯＭ、２４
は、例えば、液晶等を使用して受信情報を表示する表示
装置（ＬＣＤと略称する）である。
【０００８】次に、同じく図７を参照して、従来の選択
呼出受信機の動作について説明する。まず、アンテナ７
で基地局から送信された２値ＦＳＫ信号を受信し、受信
した送信信号を増幅器８で増幅し、復調部９で復調して
デコーダ６７に対し２値の受信ディジタル信号１を出力
する。受信ディジタル信号１を入力したデコーダ６７の
サンプリング回路１３は受信ディジタル信号１をサンプ
リングして得られた送信データをデータバッファ１６に
出力して一時格納する。
【０００９】他方、ビツト同期回路６はサンプリング回
路１３を経由して（または直接）受信した受信ディジタ
ル信号１の変化点を検出（詳細は図８において後述す
る）してカウンタ回路１４−２に送り、そこで受信ディ
ジタル信号１の変化点をカウントして送信信号のビット
速度を検出し内部処理に使用するクロックを送信信号の
ビット速度に合致するよう補正して出力する。
【００１０】また、データバッファ１６に格納された送
信データに含まれているフレーム同期信号は同期信号照
合回路１７に保有するフレーム同期信号と照合され、フ
レームの受信が確認されると送信データとして格納し、
ＣＰＵ２１に対し送信データの受信を通知するとともに
送信データを出力する。ＣＰＵ２１は送信データに格納
されている呼出番号とＩＤＲＯＭ２２に格納されている
自己の呼出番号とを照合して受信した呼出番号に自己の
呼出番号を検出したときは鳴音処理回路１８及びＬＣＤ
２４に通知して鳴音を発生させ、その情報を表示させ
る。
【００１１】次に、図８を参照して、上記図７に示す従
来のビツト同期回路６の構成について詳細に説明する。
図８において、５−２は、例えば、受信ディジタル信号
１が１６００ｂｐｓで変調されたものを受信する場合、
１６００ｂｐｓ１ビット間の長さを示すタイミング信号
２を発生するビツト長比較タイミング生成回路、４はタ
イミング信号２によるビツト長と受信ディジタル信号１
のビツト長とを比較して、受信ディジタル信号１が１６
００ｂｐｓで変調されたものであることを“オン”また
は“１”で示す変化点検出選択信号３を出力するビツト
長比較回路、５は変化点検出選択信号３が“オン”の場
合、受信ディジタル信号１のビツトの変化点を検出して
カウンタ回路１４−２に出力する変化点検出回路、また
１４−２は図７で説明したものと同様のカウンタ回路で
ある。
【００１２】次に、図８を参照して、従来のビツト同期
回路６の動作について説明する。まず、この選択呼出受
信機が１６００ｂｐｓで変調された２値ＦＳＫの送信信
号を受信するように設定されている場合、１６００ｂｐ
ｓの１ビット間の長さを示すタイミング信号２を発生す
る。ビツト長比較回路４はタイミング信号２のビツト長
と受信ディジタル信号１のビツト長とを比較して受信デ
ィジタル信号１が１６００ｂｐｓで変調されたものであ
るか否かを確認し、１６００ｂｐｓで変調された信号で
ある場合は出力する変化点検出選択信号３を“オン”に
する。
【００１３】変化点検出回路５は変化点検出選択信号３
が“オン”の場合のみ受信ディジタル信号１を受信して
その変化点を検出し、検出した変化点をカウンタ回路１
４−２に出力する。カウンタ回路１４−２はその変化点
を基準クロックによりカウントして受信した送信信号の
ビット速度を検出し、そこから出力して選択呼出受信機
の内部処理に使用するクロックを送信信号のビット速度
に合致するよう補正する。
【００１４】
【発明が解決しようとする課題】以上説明した従来の選
択呼出受信機におけるビツト同期回路は、前述のよう
に、２値ＦＳＫで変調された送信信号を受信する場合、
その復調信号である受信ディジタル信号が０から１に、
または１から０に変化したときにそれを検出して、その
タイミングに合致するようにカウンタ回路を補正して正
しい内部クロックを発生させるようにしたものである。
【００１５】しかしながら、近年、この種の受信機の需
要が急増してそれに対応するため、送信信号の変調に４
値ＦＳＫを使用するようになってきた。しかし、４値Ｆ
ＳＫで変調した送信信号の復調には、例えば、上記従来
技術にみられるような２値ＦＳＫで変調した送信信号の
復調に使用するようなビツト同期回路を使用すると、以
下で説明するような数々の問題点が発生する。
【００１６】以下、図９乃至図１１を参照して、４値Ｆ
ＳＫで変調した送信信号を従来技術で復調する場合の問
題について説明する。図９は４値ＦＳＫで変調された送
信信号とそれを極性判定した出力信号及びレベル判定し
た出力信号とを示すタイミング図、図１０は４値ＦＳＫ
で変調された送信信号が００から１１に変化したときの
送信信号とそれを極性判定した出力信号及びレベル判定
した出力信号とを示すタイミング図、図１１は４値ＦＳ
Ｋで変調された送信信号が００から１０に変化したとき
の送信信号とそれを極性判定した出力信号及びレベル判
定した出力信号とを示すタイミング図である。
【００１７】４値ＦＳＫの送信信号は、各ビット００、
０１、１０、１１が図９に示すようなレベルで変化す
る。復調部はその４つのレベルからなる４値ＦＳＫ信号
を２種類の２値ＦＳＫに区分または分割復調し、それぞ
れ２つの２値ＦＳＫ信号のレベルの変化を検出して、極
性判定した出力信号及びレベル判定した出力信号を出力
する。
【００１８】図９に示すように、送信信号がレベルｆ０
を中心として＋３△ｆと−３△ｆとの間を変化するもの
とした場合、極性判定した出力信号は、図１０及び図１
１に示すように、送信信号がｆ０を通過したときにレベ
ルが反転し、レベル判定した出力信号は、送信信号が＋
２△ｆかまたは−２△ｆを通過したときにレベルが反転
して３△ｆから△ｆになり、△ｆから３△ｆになる。
【００１９】上記従来技術においては、前述したよう
に、２値ＦＳＫで変調された送信信号はその極性の変化
を検出して得られた極性判定した出力信号（受信ディジ
タル信号）の状態の変化を検出してカウンタ回路を補正
するようにしているが、上記のように、４値ＦＳＫで変
調された送信信号は２つの２値ＦＳＫに分割して復調し
た２つの２値出力信号の状態の変化を検出してビツト同
期をかけるようにしなければならないが、このような４
値ＦＳＫで変調された送信信号に対し適切にビツト同期
をかける装置はいまだ開発されておらず、従来技術をそ
れに使用すると次に述べるような問題が発生する。
【００２０】例えば、図１０に示すように、送信信号の
ビットが００から１１に変化する場合、送信信号のレベ
ルはｆ０−３△ｆからｆ０＋△ｆに変化する。ここでビ
ツト同期に用いる極性判定した出力信号の極性はビツト
同期をかけるべきタイミング（変化する波形の中央レベ
ルを通過するタイミング）からそのタイミングがずれて
変化する（レベルｆ０の通過で変化）ため、ビツト同期
がずれてしまうという問題があった。
【００２１】また、４値ＦＳＫで変調された送信信号か
ら取り出された２値のレベル判定した出力信号は送信信
号がｆ０−２△ｆとｆ０＋２△ｆとの間で発生する。そ
こで、例えば、図１１に示すように、送信信号のビット
が００から１０に変化する場合、送信信号のレベルはｆ
０−３△ｆからｆ０＋３△ｆに変化するため、送信信号
はｆ０−２△ｆとｆ０＋２△ｆとの間を通り、その間で
レベル判定した出力信号が発生して、送信されていない
“１”が出力されることになる。これは、本来発生して
はならない送信信号のレベル変化点または通過点におい
てもレベル判定した出力信号が発生してしまい、誤って
発生したレベル判定した出力信号に対して誤ったビツト
同期を行ってしまうという問題があった。
【００２２】本発明は、上記従来の問題を解決するため
になされたもので、２値ＦＳＫで変調された送信信号及
び４値ＦＳＫで変調された送信信号の何れに対してもビ
ツト同期のずれがなく、誤って発生した出力信号により
誤ったビツト同期を行わずに、正しくビツト同期を行う
ビツト同期回路を備えた選択呼出受信機を提供すること
を目的とする。
【００２３】
【課題を解決するための手段】本発明によるビツト同期
回路及びビツト同期方法は、２値ＦＳＫあるいは４値Ｆ
ＳＫで変調された送信信号から復調された送信信号の極
性変化を検出した極性判定した出力信号と送信信号のレ
ベル変化を検出したレベル判定した出力信号を入力し、
極性判定した出力信号の状態の変化をサンプリングし遅
延して第２のサンプリング出力を発生し、前記レベル判
定した出力信号の状態の変化をサンプリングしたときか
ら１／２サンプル長もしくは１／２ビット長経過後に前
記第２のサンプリング出力を発生し、レベル判定した出
力信号の状態の変化を更に遅延して１／２サンプル長も
しくは１／２ビット長経過後に第３のサンプリング出力
を発生し、前記第２のサンプリング出力と第３のサンプ
リング出力とカウンタ回路の補正を希望する範囲を指定
する位相信号とが全てオンになったときにカウンタ回路
に対しそれを補正する補正信号を出力し、前記補正信号
によりカウンタ回路のカウントに対し基準クロックの整
数倍の時間値を加算もしくは減算し、カウンタ回路から
出力されるクロックを送信信号の伝送速度に合致させる
ようにしたものである。
【００２４】本発明によれば、２値ＦＳＫで変調された
送信信号及び４値ＦＳＫで変調された送信信号の何れに
対してもビツト同期のずれがなく、ずれて発生した出力
信号により誤ったビツト同期を行わずに、正しくビツト
同期を行うビツト同期回路を備えた選択呼出受信機が得
られる。
【００２５】
【発明の実施の形態】本発明の請求項１に記載の発明
は、２値ＦＳＫあるいは４値ＦＳＫで変調された送信信
号から復調された送信信号の極性変化を検出した極性判
定した出力信号と送信信号のレベル変化を検出したレベ
ル判定した出力信号を入力し、前記極性判定した出力信
号の状態の変化をサンプリングして第１のサンプリング
出力を発生し、カウンタ回路の補正を希望する範囲を指
定する位相信号を発生し、前記第１のサンプリング出力
と位相信号とが所定のレベル関係を満足したときにカウ
ンタ回路を補正する補正信号を出力し、前記補正信号に
より前記カウンタ回路のカウントに対し基準クロックの
整数倍の時間値を加算もしくは減算する各工程を含み、
カウンタ回路から出力されるクロックを送信信号の伝送
速度に合致させるようにしたものであり、２値ＦＳＫあ
るいは４値ＦＳＫで変調した送信信号に対し誤ったビツ
ト同期を行わず、正しいビツト同期のみを行うようにす
るという作用を有する。
【００２６】本発明の請求項２に記載の発明は、前記位
相信号は前記カウンタ回路の加算を希望する範囲と減算
を希望する範囲とを指定し、前記第１のサンプリング出
力がオンになったときに前記位相信号がオンであれば加
算補正信号を出力し、前記第１のサンプリング出力がオ
ンになったときに前記位相信号がオフであれば減算補正
信号を出力するようにしたものであり、２値ＦＳＫある
いは４値ＦＳＫで変調した送信信号に対し希望する補正
範囲において誤ったビツト同期を行わず、正しいビツト
同期のみを行うようにするという作用を有する。
【００２７】本発明の請求項３に記載の発明は、２値Ｆ
ＳＫあるいは４値ＦＳＫで変調された送信信号から復調
された送信信号の極性変化を検出した極性判定した出力
信号と送信信号のレベル変化を検出したレベル判定した
出力信号を入力し、前記極性判定した出力信号の状態の
変化をサンプリングし遅延して第２のサンプリング出力
を発生し、前記レベル判定した出力信号の状態の変化を
サンプリングし遅延して前記第２のサンプリング出力と
所定の時間関係を有する第３のサンプリング出力を発生
し、カウンタ回路の補正を希望する範囲を指定する位相
信号を発生し、前記第２のサンプリング出力と第３のサ
ンプリング出力と位相信号とが所定のレベル関係を満足
したときにカウンタ回路を補正する補正信号を出力し、
前記補正信号により前記カウンタ回路のカウントに対し
基準クロックの整数倍の時間値を加算もしくは減算する
各工程を含み、カウンタ回路から出力されるクロックを
送信信号の伝送速度に合致させるようにしたものであ
り、２値ＦＳＫあるいは４値ＦＳＫで変調した送信信号
に対し誤ったビツト同期を行わず、正しいビツト同期の
みを行うようにするという作用を有する。
【００２８】本発明の請求項８に記載の発明は、前記所
定の時間関係は、前記第２のサンプリング出力の発生が
前記レベル判定した出力信号の状態の変化をサンプリン
グしたときから１／２サンプル長もしくは１／２ビット
長経過し、更に１／２サンプル長もしくは１／２ビット
長経過したときに前記第３のサンプリング出力を発生す
るようにしたものであり、２値ＦＳＫあるいは４値ＦＳ
Ｋで変調した送信信号に対し誤ったビツト同期を行わ
ず、正しいビツト同期のみを行うようにするという作用
を有する。
【００２９】本発明の請求項５に記載の発明は、前記第
３のサンプリング出力は、前記レベル判定した出力信号
の状態の変化をサンプリングした出力と、該レベル判定
した出力信号の状態の変化をサンプリングした出力が前
記第２のサンプリング出力の発生から１／２サンプル長
もしくは１／２ビット長経過して発生した出力とがとも
に１，１かまたは０，０の場合のみオンになるようにし
たものであり、２値ＦＳＫあるいは４値ＦＳＫで変調し
た送信信号に対し希望する補正範囲において誤ったビツ
ト同期を行わず、正しいビツト同期のみを行うようにす
るという作用を有する。
【００３０】本発明の請求項６に記載の発明は、前記位
相信号は前記カウンタ回路の加算を希望する範囲と減算
を希望する範囲とを指定し、前記第２のサンプリング出
力と第３のサンプリング出力とがオンになったときに前
記位相信号がオンであれば加算補正信号を出力し、前記
第２のサンプリング出力と第３のサンプリング出力とが
オンになったときに前記位相信号がオフであれば減算補
正信号を出力するようにしたものであり、２値ＦＳＫあ
るいは４値ＦＳＫで変調した送信信号に対し希望する補
正範囲において誤ったビツト同期を行わず、正しいビツ
ト同期のみを行うようにするという作用を有する。
【００３１】本発明の請求項７に記載の発明は、前記第
２のサンプリング出力が発生してオンになったときに前
記第３のサンプリング出力がオフであれば補正信号を出
力させないことにして、誤ったカウンタ回路のビツト同
期補正を防止するようにしたものであり、２値ＦＳＫあ
るいは４値ＦＳＫで変調した送信信号に対し誤ったビツ
ト同期を行わず、正しいビツト同期のみを行うようにす
るという作用を有する。
【００３２】本発明の請求項８に記載の発明は、受信し
た送信信号が２値ＦＳＫか４値ＦＳＫかを識別し、２値
ＦＳＫの送信信号受信の場合、前記レベル判定した出力
信号の入力を無能にして、２値ＦＳＫの送信信号の受信
と４値ＦＳＫの送信信号の受信とを切替え使用するよう
にしたものであり、２値ＦＳＫあるいは４値ＦＳＫで変
調した送信信号に対し簡単な手段により誤ったビツト同
期を行わず、正しいビツト同期のみを行うようにすると
いう作用を有する。
【００３３】本発明の請求項９に記載の発明は、前記位
相信号は前記カウンタ回路の加算を希望する範囲と減算
を希望する範囲とを指定し、前記第２のサンプリング出
力がオンになったときに前記位相信号がオンであれば加
算補正信号を出力し、前記第２のサンプリング出力がオ
ンになったときに前記位相信号がオフであれば減算補正
信号を出力するようにしたものであり、２値ＦＳＫある
いは４値ＦＳＫで変調した送信信号に対し簡単な手段に
より誤ったビツト同期を行わず、正しいビツト同期のみ
を行うようにするという作用を有する。
【００３４】本発明の請求項１０に記載の発明は、２値
ＦＳＫあるいは４値ＦＳＫに変調された送信信号から復
調された送信信号の極性変化を検出した極性判定した出
力信号と送信信号のレベル変化を検出したレベル判定し
た出力信号を入力するビツト同期回路において、前記極
性判定した出力信号の状態の変化をサンプリングし遅延
して第２のサンプリング出力を発生する手段と、前記レ
ベル判定した出力信号の状態の変化をサンプリングし遅
延して前記第２のサンプリング出力と所定の時間関係を
有する第３のサンプリング出力を発生する手段と、前記
第２のサンプリング出力と第３のサンプリング出力とカ
ウンタ回路の補正を希望する範囲を指定する位相信号と
が所定のレベル関係を満足したときにカウンタ回路を補
正する補正信号を出力する手段とを含み、補正信号によ
りカウンタ回路のカウントに対し基準クロックの整数倍
の時間値を加算もしくは減算して、カウンタ回路から出
力されるクロックを送信信号の伝送速度に合致させるよ
うにしたものであり、２値ＦＳＫあるいは４値ＦＳＫで
変調した送信信号に対し簡単な手段により誤ったビツト
同期を行わず、正しいビツト同期のみを行うようにする
という作用を有する。
【００３５】本発明の請求項１１に記載の発明は、前記
第２のサンプリング出力を発生する手段は複数段のフリ
ップ・フロップと排他的オア回路とを含み、前記第３の
サンプリング出力を発生する手段は複数段のフリップ・
フロップと排他的ノア回路とを含むようにしたものであ
り、２値ＦＳＫあるいは４値ＦＳＫで変調した送信信号
に対し簡単な手段により誤ったビツト同期を行わず、正
しいビツト同期のみを行うようにするという作用を有す
る。
【００３６】本発明の請求項１２に記載の発明は、アン
テナから受信した２値ＦＳＫあるいは４値ＦＳＫに変調
された送信信号を復調する復調部と、復調した送信信号
をデコードして送信データを取り出すデコーダと、自己
の呼出番号を格納するＩＤＲＯＭと、必要な情報を表示
するＬＣＤと、呼出報知を鳴音するスピーカと、前記復
調部とデコーダとＩＤＲＯＭとＬＣＤとスピーカとを制
御するＣＰＵとからなる選択呼出受信機において、前記
デコーダは請求項１０または１１に記載のビツト同期回
路を含み、前記補正信号により前記カウンタ回路のカウ
ントに対し基準クロックの整数倍の時間値を加算もしく
は減算してカウンタ回路から出力されるクロックを送信
信号の伝送速度に合致させるようにしたものであり、２
値ＦＳＫあるいは４値ＦＳＫで変調した送信信号に対し
簡単な手段により誤ったビツト同期を行わず、正しいビ
ツト同期のみを行うようにするという作用を有する。
【００３７】以下、添付図面、図１乃至図６に基づき本
発明の実施の形態について詳細に説明する。図１は本発
明の実施の形態におけるビツト同期回路を備えた選択呼
出受信機の構成を示すブロック図、図２は本発明の第１
の実施の形態により２値ＦＳＫの送信信号を受信する場
合における図１に示すビツト同期回路の詳細な構成（本
発明の実施の形態における基本的構成）を示すブロック
図、図３は図２に示すビツト同期回路の動作を示すタイ
ミング図、図４は本発明の第２の実施の形態により４値
ＦＳＫの送信信号を受信する場合における図１に示すビ
ツト同期回路の詳細な構成を示すブロック図、図５はカ
ウンタ回路に対し加算補正信号を出力する場合における
図４に示すビツト同期回路の動作を示すタイミング図、
図６はカウンタ回路に対し補正信号を出力しない場合に
おける図４に示すビツト同期回路の動作を示すタイミン
グ図である。
【００３８】まず、図１を参照して、本実施の形態にお
けるビツト同期回路を備えた選択呼出受信機の構成につ
いて説明する。図１において、７は基地局から送信され
た信号を受信するアンテナ、８はアンテナ７で受信した
送信信号を増幅する増幅器、９は２値ＦＳＫまたは２値
ＦＳＫに変調されて送信されてきた送信信号を復調し
て、極性判定した出力信号１０及びレベル判定した出力
信号１１の２本の２値信号に変換して出力する復調部で
ある。
【００３９】また、極性判定した出力信号１０は図３の
送信信号２５に示すように、送信信号２５がｆ０を通過
したときにレベルが反転し、レベル判定した出力信号１
１は送信信号が＋２△ｆと−２△ｆとの間にあるときに
レベルが反転して△ｆ（ハイレベル）を示し、＋，−２
△ｆを越えたときは３△ｆ（ローレベル）を示す。１３
はビツト同期回路１５に対して伝送速度の４倍または５
倍の速度でサンプリングするサンプリング信号を供給す
るとともに、入力した２値の極性判定した出力信号１０
及びレベル判定した出力信号１１をサンプリングして送
信データまたは情報を出力するサンプリング回路であ
る。
【００４０】また、１６はサンプリングして得られた送
信データを一時格納するデータバッファ、１５はサンプ
リング回路１３を経由して（デコーダ１２の入力から直
接受信してもよい）受信した極性判定した出力信号１０
及びレベル判定した出力信号１１の変化点を検出してビ
ツト同期を行うための加算補正信号または減算補正信号
（図２の３１、３２）を出力するビツト同期回路（詳細
は図２及び図３において後述する）である。
【００４１】また、１４−１はビツト同期回路１５から
受信した加算補正信号３１または減算補正信号３２に従
いカウントのタイミングの長さを加算または減算して、
すなわち、カウントの周期を基準クロックの整数倍の時
間値を加算または減算して（例えば、加算補正信号３１
を受信した場合、１クロックを基準クロックの４８分周
ごとに出力していたのを５０分周で出力するようタイミ
ングを延ばす）基準クロックのカウントにより発生する
内部処理に使用するためのクロックを送信信号のビット
速度（例えば、１６００ｂｐｓ）に合致するよう補正し
て出力するカウンタ回路である。
【００４２】また、１７はデータバッファ１６に格納さ
れた送信データに含まれているフレーム同期信号を自己
が保有するフレーム同期信号と照合してフレームの受信
を確認する同期信号照合回路、１８は自己の呼出番号を
受信したときにＣＰＵ２１の指令により呼出報知（鳴音
等如何なる手段でもよい）の処理を行う鳴音処理回路、
２３は鳴音を発生するスピーカ、１９は、例えば鳴音の
確認等に使用する押しボタンスイッチ等のスイッチのオ
ン／オフの変化を検出するスイッチ変化検出回路であ
る。
【００４３】また、２０は自己の呼出番号が送信される
可能性があるとき（前述のように予知可能）には増幅部
８及び復調部９に対する電源をオンにし、自己の呼出番
号が送信されないときには増幅部８及び復調部９に対す
る電源をオフにするバッテリーセービング回路である。
以上説明したビツト同期回路１５、カウンタ回路１４−
１、サンプリング回路１３、データバッファ１６、同期
信号照合回路１７、鳴音処理回路１８、スイッチ変化検
出回路１９、及びバッテリーセービング回路２０はデコ
ーダ１２を構成する。
【００４４】また、２１はデータバッファ１６に一時格
納された受信した呼出番号をＩＤＲＯＭ２２に格納され
ている自己の呼出番号と照合して受信した呼出番号に自
己の呼出番号を検出したときは鳴音処理回路１８及びＬ
ＣＤ２４に通知して鳴音を発生させ、表示させる等、デ
コーダ６７の他、選択呼出受信機全体の制御を行うＣＰ
Ｕ、２２は自己の呼出番号を格納するＩＤＲＯＭ、２４
は、例えば、液晶等を使用して受信情報を表示する表示
装置（ＬＣＤと略称する）である。
【００４５】次に、同じく図１を参照して、本実施の形
態における選択呼出受信機の動作について説明する。ま
ず、アンテナ７で基地局から送信された２値ＦＳＫまた
は４値ＦＳＫで変調した送信信号を受信し、受信した送
信信号を増幅器８で増幅し、復調部９で復調してデコー
ダ１２に対し２値の極性判定した出力信号１０及びレベ
ル判定した出力信号１１を出力する。
【００４６】極性判定した出力信号１０及びレベル判定
した出力信号１１を入力したデコーダ１２のサンプリン
グ回路１３はそれら２つの出力信号１０、１１をサンプ
リングして得られた送信データをデータバッファ１６に
出力して一時格納する。このようなサンプリング回路１
３における２つの出力信号１０、１１のサンプリング動
作は本発明の主題とは異なるのでこれ以上の説明は省略
する。
【００４７】他方、ビツト同７回路１５はサンプリング
回路１３を経由して（またはデコーダ１２の入力から直
接）受信した極性判定した出力信号１０及びレベル判定
した出力信号１１の変化点を検出（詳細は後述する）
し、ビツト同期を行うための加算補正信号（図２の３
１）または減算補正信号（図２の３２）を出力して、カ
ウンタ回路１４−１に送る。
【００４８】カウンタ回路１４−１はビツト同期回路１
５から受信した加算補正信号３１または減算補正信号３
２に従ってカウントのタイミングの長さを加算または減
算して、すなわち、カウントの周期に基準クロックの整
数倍の時間値を加算または減算して（例えば、加算補正
信号３１を受信した場合、１クロックを基準クロックの
４８分周ごとに出力していたのを５０分周で出力するよ
うタイミングを延ばす）基準クロックのカウントにより
発生するクロックを送信信号のビット速度（例えば、１
６００ｂｐｓ）に合致するよう補正して出力し、選択呼
出受信機の内部処理のために使用する。
【００４９】他方、同期信号照合回路１７はデータバッ
ファ１６に格納された送信データに含まれているフレー
ム同期信号を自己が保有するフレーム同期信号と照合し
てフレームの受信を確認すると、そのデータを送信デー
タとして格納し、ＣＰＵ２１に対し送信データの受信を
通知するとともに送信データを出力する。ＣＰＵ２１は
送信データに格納されている呼出番号とＩＤＲＯＭ２２
に格納されている自己の呼出番号とを照合して受信した
呼出番号に自己の呼出番号を検出したときは鳴音処理回
路１８及びＬＣＤ２４に通知して鳴音を発生させ、その
情報を表示させる。操作者はスイッチ部の操作により呼
出しの確認をＣＰＵ２１に伝え、ＣＰＵ２１は各機能を
クリアして次の受信を待つ。
【００５０】次に、図２及び図３を参照して、本発明の
第１の実施の形態により２値ＦＳＫの送信信号を受信す
る場合におけるビツト同期回路の詳細な構成及びその動
作について説明する。
【００５１】まず、図２を参照して、図１に示し詳細は
図２に示す本実施の形態におけるビツト同期回路１５の
構成について説明する。図２において、２６は図１にお
ける極性判定した出力信号１０と同様に受信した２値Ｆ
ＳＫ（レベルは図３に示すようにｆ０−３△ｆからｆ０
＋３△ｆまで変化する）で変調した送信信号２５の極性
変化点（ｆ０）の通過により得られた極性判定した出力
信号、２８はサンプリング回路１３から出力したサンプ
リング信号、３０はカウンタ回路１４−１の補正を希望
する範囲でオン／オフすることにより加算を希望する範
囲を指定し減算を希望する範囲を指定するようカウンタ
回路１４−１から出力される位相信号である。
【００５２】また、６１、６２は極性判定した出力信号
２６の状態の変化（レベルの変化、以下同じ）をサンプ
リング信号２８でサンプリングして遅延するフリップ・
フロップ（ＦＦ）、６３は２つのフリップ・フロップ６
１、６２のセット出力（Ｑ）を入力する排他的オア回路
（０，１または１，０を入力したときのみ１を出力）、
６８は排他的オア回路６３の出力を次の基準クロック５
５でフリップしてＱ出力（第１のサンプリング出力）を
アンド回路６４、６５に出力し、カウンタ回路１４−１
からのリセット信号５３でリセットするフリップ・フロ
ップ、６４はフリップ・フロップ６８のオンのＱ出力と
オンの位相信号３０とを入力して加算補正信号３１を出
力するアンド回路、６５は位相信号３０がオンしていな
いときにフリップ・フロップ６８のオンのＱ出力を入力
すると減算補正信号３２を出力するアンド回路である。
【００５３】次に、図２のほか図３を参照して、本第１
の実施の形態におけるビツト同期回路１５の動作につい
て説明する。まず、変調部９（図１）等からなる受信部
において、２値ＦＳＫで変調された送信信号２５（２値
ＦＳＫによる変調では、ｆ０＋△ｆ及びｆ０−△ｆレベ
ルは使用しない）を２値の極性判定した出力信号２６と
レベル判定した出力信号２７とに変換してカウンタ回路
１５（図２）に出力する。
【００５４】フリップ・フロップ６１は入力した極性判
定した出力信号２６をサンプリング信号２８でサンプル
するとＱ出力２９（極性判定した出力信号２６をサンプ
リング信号２８でサンプリングした出力信号）をオンに
して排他的オア回路６３の一方の入力をオンにし、他方
の入力はまだオフであるから排他的オア回路６３の出力
はオンとなる。排他的オア回路６３のオン出力は次段の
フリップ・フロップ６８のセット入力に接続され、次の
基準クロック５５でフリップしてフリップ・フロップ６
８のオンのＱ出力がアンド回路６４、６５に供給され
る。フリップ・フロップ６８はカウンタ回路１４−１に
おけるカウントの補正後にカウンタ回路１４−１から出
力されるリセット信号５３によりリセットされる。この
フリップ・フロップ６８は極性判定した出力信号２６が
１回極性変化したときに複数の補正信号が出力されるの
を防止するために設けたものである。
【００５５】さて、この時点では、カウンタ回路１４−
１からの位相信号３０は既にオンになっているので、ア
ンド回路６４の両入力はオンとなり、アンド回路６４の
出力から加算補正信号３１が出力される。フリップ・フ
ロップ６１のＱ出力信号２９がオフになったときも排他
的オア回路６３の入力は０，１となるので、フリップ・
フロップ６８の入力に対して１を出力し、次の基準クロ
ック５５でフリップ・フロップ６８をオンにしてアンド
回路６４、６５に対しオンのＱ出力を供給する。しか
し、この時点では、カウンタ回路１４−１からの位相信
号３０は既にオフになっているので、アンド回路６５の
両入力がオンとなり、アンド回路６５の出力から減算補
正信号３２が出力される。換言すると、極性判定した出
力信号２６をサンプリング信号２８でサンプリングした
出力信号２９が０から１に、または１から０に変化した
ときに、位相信号３０と比較して加算補正信号３１また
は減算補正信号３２を出力する。
【００５６】カウンタ回路１４−１は入力した加算補正
信号３１または減算補正信号３２により、上記のよう
に、カウント数に対し基準クロックの整数倍の時間値の
加算または減算を行う。上記のように、カウンタ回路１
４−１におけるカウントの補正が終了すると、リセット
信号５３を発生してフリップ・フロップ６８をクリアす
る。
【００５７】次に、同じく、図２及び図３を参照して、
送信信号２５が２値ＦＳＫで変調された信号である場合
に、仮に上記のような極性判定した出力信号２６の代わ
りにレベル判定した出力信号２７の状態の変化を用い
て、加算補正信号３１または減算補正信号３２を作成し
ようとした場合について説明する。その場合、レベル判
定した出力信号２７は図３で示すように発生するので、
それをフリップ・フロップ６１に入力すると、図３の３
３（レベル判定した出力信号２７を用いた場合の補正信
号（加算補正信号及び減算補正信号に相当する））で示
すように、送信信号２５の立ち上がりで２回、立ち下が
りで２回発生することになる。そのため、正常に、送信
信号２５の状態の変化に適合した同期をとることが困難
になるということがわかる。
【００５８】以上の説明から、本実施の形態によれば、
受信した送信信号が２値ＦＳＫで変調された場合には、
極性判定した出力信号のみを使用して、その状態の変化
を検出することにより、送信信号に対して正常にビツト
同期をかけ、送信信号の各ビットに同期したクロックを
発生することができる。
【００５９】次に、図４及び図５を参照して、本発明の
第２の実施の形態により４値ＦＳＫの送信信号を受信す
る場合におけるビツト同期回路の詳細な構成及びその動
作について説明する。
【００６０】まず、図４を参照して、図１に示し詳細は
図４に示す本実施の形態におけるビツト同期回路１５の
構成について説明する。図４において、３５は図１にお
ける極性判定した出力信号１０と同様に受信した４値Ｆ
ＳＫの送信信号３４（図５）の極性変化点（ｆ０）の通
過により得られた極性判定した出力信号、３６は上記の
ようにして送信信号３４のレベルを判定した出力したレ
ベル判定した出力信号、３７はサンプリング回路１３か
ら出力したサンプリング信号である。
【００６１】また、４１はカウンタ回路１４−１におけ
るカウントの補正を希望する範囲をオンにより加算を希
望する範囲を指定しオフにより減算を希望する範囲を指
定するようカウンタ回路１４−１から出力される位相信
号、５４はカウンタ回路１４−１においてカウント数の
補正が終了したときに発生してフリップ・フロップ７９
をクリアするリセット信号である。また、７１、７２は
極性判定した出力信号３５の状態の変化（０から１にま
たは１から０に）をサンプリング信号３７でサンプリン
グするフリップ・フロップ（ＦＦ）である。
【００６２】また、８０は２つのフリップ・フロップ７
１、７２のセット出力（Ｑ）を入力する排他的オア回路
（０，１または１，０入力のときのみ１を出力）、７
８、７９は排他的オア回路８０の出力をサンプリング信
号３７でサンプリングして、フリップ・フロップ７１、
７２とともに入力した極性判定した出力信号３５を３サ
ンプリング信号遅延して出力信号３８（極性判定した出
力信号３５をサンプリング信号３７でサンプリングした
出力信号、第２のサンプリング出力ともいう）を出力す
るフリップ・フロップ（ＦＦ）である。尚、フリップ・
フロップ７１、７２、７８、７９及び排他的オア回路８
０により第２のサンプリング出力を発生する手段を構成
する。
【００６３】また、７３はレベル判定した出力信号３６
の状態の変化をサンプリング信号３７でサンプリングし
て出力信号３９（レベル判定した出力信号３６をサンプ
リング信号３７で１回サンプリングした出力信号）を出
力するフリップ・フロップ（ＦＦ）、７４乃至７７はフ
リップ・フロップ７３のＱ出力（出力信号３９）をサン
プリング信号３７でサンプリングして遅延し出力信号４
０（レベル判定した出力信号３６をサンプリング信号３
７で５回サンプリングした出力信号）を出力するフリッ
プ・フロップ（ＦＦ）である。
【００６４】また、８１は２つの出力信号３９及び４０
を入力する排他的ノア回路（１，１または０，０入力の
ときのみ１を出力）、８２は排他的ノア回路８１のオン
出力とフリップ・フロップ７９のオンのＱ出力信号３８
とオンの位相信号４１とを入力して加算補正信号４２を
出力するアンド回路、８３は位相信号４１がオンしてい
ないときにのみ排他的ノア回路８１のオン出力とフリッ
プ・フロップ７９のオンのＱ出力信号３８とを入力した
ときに減算補正信号４３を出力するアンド回路である。
尚、フリップ・フロップ７３乃至７７及び排他的ノア回
路８１により第３のサンプリング出力を発生する手段を
構成し、アンド回路８２、８３により補正信号を出力す
る手段を構成する。
【００６５】次に、図４及び図５を参照して、本第２の
実施の形態におけるビツト同期回路１５の動作について
説明する。まず、変調部９（図１）等からなる受信部に
おいて、４値ＦＳＫで変調された送信信号３４（４値Ｆ
ＳＫによる変調では、ｆ０＋２△ｆ及びｆ０−２△ｆレ
ベルも使用する）を２値の極性判定した出力信号３５と
レベル判定した出力信号３６とに変換してカウンタ回路
１５（図４）に出力する。
【００６６】フリップ・フロップ７１は入力した極性判
定した出力信号３５をサンプリング信号３７でサンプリ
ングするとそのＱ出力がオンとなり排他的オア回路８０
の一方の入力をオンにする一方、排他的オア回路８０の
他方の入力はまだオフであるから排他的オア回路８０の
出力はオンとなる。排他的オア回路８０のオン出力はフ
リップ・フロップ７１をサンプリングしたときから３つ
目のサンプリング信号でフリップ・フロップ７９のＱ出
力３８（上記）をオンにする。
【００６７】他方、フリップ・フロップ７３は入力した
レベル判定した出力信号３６をサンプリング信号３７で
１回サンプリングすると、そのＱ出力３９（上記）がオ
ンとなり排他的ノア回路８１の一方の入力をオンにする
が、その他方の入力はまだオフのため、排他的ノア回路
８１の出力（第３のサンプリング出力ともいう）はオフ
のままに維持される。
【００６８】フリップ・フロップ７７はフリップ・フロ
ップ７３をサンプリングしたときから５つ目のサンプリ
ング信号でそのＱ出力４０（上記）がオンになる。従っ
て、図５からわかるように、排他的ノア回路８１の出力
は、左から５番目のサンプリング信号と８番目のサンプ
リング信号との間のみオンになり、アンド回路８２、８
３に入力される。
【００６９】上記のように、フリップ・フロップ７９の
Ｑ出力信号３８がオンになったときには、排他的ノア回
路８１の出力もオンであり、カウンタ回路１４−１から
の位相信号３０は既にオンになっているので、アンド回
路８２の３つの入力はすべてオンとなるので、アンド回
路８２の出力から加算補正信号４２が出力される。すな
わち、極性判定した出力信号３５を伝送速度の４倍また
は５倍の速度のサンプリング信号３７でサンプリングし
て得られた出力信号３８が０から１に変化したときに、
レベル判定した出力信号３６をサンプリングして得られ
た出力信号３９及び４０が０，０か１，１のときに発生
する排他的ノア回路８１の出力がオンのときに、位相信
号３０と比較して位相信号３０がオンのときには加算補
正信号３１が出力される。
【００７０】また、極性判定した出力信号３５が１から
０に変化したときに、排他的ノア回路８１の出力がオン
の場合、位相信号３０がオフであれば、アンド回路８３
の出力から減算補正信号４３が出力される。その詳細な
動作の説明は省略する。カウンタ回路１４−１は入力し
た加算補正信号４２により、上記のように、カウント数
に対し基準クロックの整数倍の時間値の加算を行う。カ
ウンタ回路１４−１はカウント数の補正が終了すると、
リセット信号５４（図５）を発生してフリップ・フロッ
プ７９をクリアする。
【００７１】図５に示すビツト同期回路の動作を要約す
ると、極性判定した出力信号３５を伝送速度の４倍乃至
５倍の速度のサンプリング信号３７でサンプリングした
出力信号３８のオンにより極性判定した出力信号３５が
０から１にまたは１から０に変化したということが検出
されたときに、互いに送信信号の１／２シンボル長（４
値ＦＳＫの場合）または１／２ビット長（２値ＦＳＫの
場合）に相当する時間だけ離れてレベル判定した出力信
号３６をサンプリングして得られた出力信号３９及び４
０（排他的ノア回路８１の入力）がともに０，０か１，
１の場合のみ、位相信号４１と比較して加算補正信号４
２または減算補正信号４３を出力して正常にビツト同期
をかけるということがわかる。
【００７２】次に、図４及び図６を参照して、本第２の
実施の形態におけるビツト同期回路１５を使用して補正
信号を発生させない場合について説明する。すなわち、
図６に示した送信信号４４が００から１０に変換する場
合、極性判定した出力信号４５はｆ０のタイミングで−
から＋に変化するため、ビット同期をかけるべきタイミ
ング（波形の変化の中央）からずれ、異なるタイミング
で変化することがわかる。この場合、補正をかけるべき
タイミングもずれてしまうので、むしろ補正信号を出力
させるべきでない。
【００７３】このような状況下において、レベル判定し
た出力信号４６は送信信号４４のｆ０−２△ｆレベルに
おいて３△ｆから△ｆに立ち上がる。極性判定した出力
信号４５をサンプリング信号４７でサンプリングした出
力信号４８は最初のサンプリング信号から３つ目（図６
の左から７つ目）のサンプリング信号で１サンプリング
信号期間オンになる。また、レベル判定した出力信号４
６をサンプリング信号で１回及び５回サンプリングした
出力信号４９及び５０は、図５に示した場合と同様に、
それぞれ左から４つ目及び８つ目のサンプリング信号に
よってオンになる。
【００７４】この送信信号４４の場合、ｆ０−３△ｆか
らｆ０＋△ｆレベルに立ち上がった後は、＋，−２△ｆ
レベルを通過しないので、レベル判定した出力信号４６
は３△ｆレベルから△ｆレベルに立ち上がったままで維
持される。そのため、出力信号４８が発生した時点にお
いては、排他的ノア回路８１の出力はオフであるため、
どちらのアンド回路８２、８３からも補正信号５１は発
生しない。
【００７５】すなわち、図６に示すような送信信号４４
を入力した場合のビツト同期回路の動作を要約すると、
極性判定した出力信号４５を伝送速度の４倍乃至５倍の
速度のサンプリング信号３７でサンプリングした出力信
号４８のオンにより、極性判定した出力信号３５が０か
ら１にまたは１から０に変化したということが検出され
たときに、互いに送信信号の１／２シンボル長（４値Ｆ
ＳＫの場合）または１／２ビット長（２値ＦＳＫの場
合）に相当する時間だけ離れてレベル判定した出力信号
３６をサンプリングして得られた出力信号３９及び４０
（排他的ノア回路８１の入力）のレベルが不一致（０，
１か１，０）であるため、位相信号４１と比較するまで
もなく、加算補正信号４２及び減算補正信号４３のどち
らも出力することはない。
【００７６】以上の説明からわかるように、本実施の形
態におけるビツト同期回路は、２値ＦＳＫまたは４値Ｆ
ＳＫの送信信号を受信した場合、正常にビツト同期がか
けられるときのみビツト同期をかけて正しくビツト同期
を行い、ビツト同期がずれて正常にビツト同期がかけら
れないときにはビツト同期をかけずに、誤ったビツト同
期をかけないというようにしたものである。また、ビツ
ト同期がかけられないときにビツト同期をかけなくと
も、正しくビツト同期がかけられるときにビツト同期を
かけるだけで選択呼出受信機の動作に支障はない。
【００７７】尚、図６に示す信号４５、４６、４７、４
８、４９及び５０は、図４及び図５に示す信号３５、３
６、３７、３８、３９及び４０と同等のものである。ま
た、図４乃至図６に示すビツト同期回路の説明におい
て、その送信信号は４値ＦＳＫで変調したもののみを使
用したが、２値ＦＳＫで変調した送信信号に対しても同
様にビツト同期を行うことができる。
【００７８】また、図には示していないが、図２に示す
ビツト同期回路と図４に示すビツト同期回路とを２つ設
けて、２値ＦＳＫの送信信号の受信と４値ＦＳＫの送信
信号の受信とを検出し識別して２つのビツト同期回路を
切替え得るようにするか、または２値ＦＳＫの送信信号
の受信を識別した場合、図４に示すビツト同期回路のフ
リップ・フロップ７３に対する入力を切ってレベル判定
した出力信号の入力を無能にし、排他的オア回路８０の
出力を直接アンド回路８２、８３に入力するよう切替え
て、図４に示す１つの回路で２値ＦＳＫの送信信号の受
信と４値ＦＳＫの送信信号の受信とを切替え使用するこ
とが可能である。
【００７９】
【発明の効果】本発明によるビツト同期回路は、以上説
明したように構成し、特に、２値ＦＳＫで変調された送
信信号に対しては極性判定した出力信号の状態の変化の
みを検出し、４値ＦＳＫで変調された送信信号に対して
は極性判定した出力信号の状態の変化を検出した箇所
（時点）から送信データの１／２シンボル長もしくは１
／２ビット長だけ、一方は早く、他方は遅く、離れた箇
所でレベル判定した２つの出力信号が０，０か１，１の
ときのみカウントの周期を加算または減算するようにし
たことにより、受信した送信信号に対し誤ったビツト同
期を行わず、正しいビツト同期のみを行うようにするこ
とができる。
【図面の簡単な説明】
【図１】本発明の実施の形態におけるビツト同期回路を
備えた選択呼出受信機の構成を示すブロック図
【図２】本発明の第１の実施の形態により２値ＦＳＫの
送信信号を受信する場合における図１に示すビツト同期
回路の詳細な構成を示すブロック図
【図３】図２に示すビツト同期回路の動作を示すタイミ
ング図
【図４】本発明の第２の実施の形態により４値ＦＳＫの
送信信号を受信する場合における図１に示すビツト同期
回路の詳細な構成を示すブロック図
【図５】カウンタ回路に対し加算補正信号を出力する場
合における図４に示すビツト同期回路の動作を示すタイ
ミング図
【図６】カウンタ回路に対し補正信号を出力しない場合
における図４に示すビツト同期回路の動作を示すタイミ
ング図
【図７】従来の選択呼出受信機全体の構成を示すブロッ
ク図
【図８】図７に使用するビツト同期回路の詳細な構成を
示すブロック図
【図９】４値ＦＳＫで変調された送信信号とそれを極性
判定した出力信号及びレベル判定した出力信号とを示す
タイミング図
【図１０】４値ＦＳＫで変調された送信信号が００から
１１に変化したときの送信信号とそれを極性判定した出
力信号及びレベル判定した出力信号を示すタイミング図
【図１１】４値ＦＳＫで変調された送信信号が００から
１０に変化したときの送信信号とそれを極性判定した出
力信号及びレベル判定した出力信号を示すタイミング図
【符号の説明】
１ 受信ディジタル信号 ２ タイミング信号 ３ 変化点検出選択信号 ４ ビツト長比較回路 ５ 変化点検出回路 ５−２ ビツト長比較タイミング生成回路 ６ ビツト同期回路 ７ アンテナ ８ 増幅部 ９ 復調部 １０ 極性判定した出力信号 １１ レベル判定した出力信号 １２ デコーダ １３ サンプリング回路 １４−１ カウンタ回路 １４−２ カウンタ回路 １５ ビツト同期回路 １６ データバッファ １７ 同期信号照合回路 １８ 鳴音処理回路 １９ スイッチ変化検出回路 ２０ バッテリーセービング回路 ２１ ＣＰＵ ２２ ＩＤＲＯＭ ２３ スピーカ ２４ ＬＣＤ ２５、３４、４４ 送信信号 ２６、３５、４５ 極性判定した出力信号 ２７、３６、４６ レベル判定した出力信号 ２８、３７、４７ サンプリング信号 ２９ 極性判定した出力信号２６をサンプリング信号２
８でサンプリングした出力信号 ３０、４１ カウンタ回路から出力された位相信号 ３１、４２ 加算補正信号 ３２、４３ 減算補正信号 ３３ レベル判定した出力信号２７を用いた場合の補正
信号 ３８ 極性判定した出力信号３５をサンプリング信号３
７でサンプリングした出力信号 ３９ レベル判定した出力信号３６をサンプリング信号
３７で１回サンプリングした出力信号 ４０ レベル判定した出力信号３６をサンプリング信号
３７で５回サンプリングした出力信号 ４８ 極性判定した出力信号４５をサンプリング信号４
７でサンプリングした出力信号 ４９ レベル判定した出力信号４６をサンプリング信号
４７で１回サンプリングした出力信号 ５０ レベル判定した出力信号４６をサンプリング信号
４７で５回サンプリングした出力信号 ５１ 補正信号 ５３、５４ 補正信号でカウンタ回路を補正後に発生す
るリセット信号 ５５ 基準クロック ６１、６２ フリップ・フロップ ７１〜７９ フリップ・フロップ ６３、８０ 排他的オア回路 ６４、６５ アンド回路 ６８ フリップ・フロップ ８２、８３ アンド回路 ６７ デコーダ ８１ 排他的ノア回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 27/14 H04L 7/00

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】２値ＦＳＫあるいは４値ＦＳＫで変調され
    た送信信号から復調された送信信号の極性変化を検出し
    た極性判定した出力信号と送信信号のレベル変化を検出
    したレベル判定した出力信号を入力し、 前記極性判定した出力信号の状態の変化をサンプリング
    して第１のサンプリング出力を発生し、 カウンタ回路の補正を希望する範囲を指定する位相信号
    を発生し、 前記第１のサンプリング出力と位相信号とが所定のレベ
    ル関係を満足したときにカウンタ回路を補正する補正信
    号を出力し、 前記補正信号により前記カウンタ回路のカウントに対し
    基準クロックの整数倍の時間値を加算もしくは減算する
    各工程を含み、カウンタ回路から出力されるクロックを
    送信信号の伝送速度に合致させるようにしたことを特徴
    とするビツト同期方法。
  2. 【請求項２】前記位相信号は前記カウンタ回路の加算を
    希望する範囲と減算を希望する範囲とを指定し、前記第
    １のサンプリング出力がオンになったときに前記位相信
    号がオンであれば加算補正信号を出力し、前記第１のサ
    ンプリング出力がオンになったときに前記位相信号がオ
    フであれば減算補正信号を出力するようにしたことを特
    徴とする請求項１記載のビツト同期方法。
  3. 【請求項３】２値ＦＳＫあるいは４値ＦＳＫで変調され
    た送信信号から復調された送信信号の極性変化を検出し
    た極性判定した出力信号と送信信号のレベル変化を検出
    したレベル判定した出力信号を入力し、 前記極性判定した出力信号の状態の変化をサンプリング
    し遅延して第２のサンプリング出力を発生し、 前記レベル判定した出力信号の状態の変化をサンプリン
    グし遅延して前記第２のサンプリング出力と所定の時間
    関係を有する第３のサンプリング出力を発生し、 カウンタ回路の補正を希望する範囲を指定する位相信号
    を発生し、 前記第２のサンプリング出力と第３のサンプリング出力
    と位相信号とが所定のレベル関係を満足したときにカウ
    ンタ回路を補正する補正信号を出力し、 前記補正信号により前記カウンタ回路のカウントに対し
    基準クロックの整数倍の時間値を加算もしくは減算する
    各工程を含み、カウンタ回路から出力されるクロックを
    送信信号の伝送速度に合致させるようにしたことを特徴
    とするビツト同期方法。
  4. 【請求項４】前記所定の時間関係は、前記第２のサンプ
    リング出力の発生が前記レベル判定した出力信号の状態
    の変化をサンプリングしたときから１／２サンプル長も
    しくは１／２ビット長経過し、更に１／２サンプル長も
    しくは１／２ビット長経過したときに前記第３のサンプ
    リング出力を発生するようにしたことを特徴とする請求
    項３記載のビツト同期方法。
  5. 【請求項５】前記第３のサンプリング出力は、前記レベ
    ル判定した出力信号の状態の変化をサンプリングした出
    力と、該レベル判定した出力信号の状態の変化をサンプ
    リングした出力が前記第２のサンプリング出力の発生か
    ら１／２サンプル長もしくは１／２ビット長経過して発
    生した出力とがともに１，１かまたは０，０の場合のみ
    オンになるようにしたことを特徴とする請求項３、また
    は４記載のビツト同期方法。
  6. 【請求項６】前記位相信号は前記カウンタ回路の加算を
    希望する範囲と減算を希望する範囲とを指定し、前記第
    ２のサンプリング出力と第３のサンプリング出力とがオ
    ンになったときに前記位相信号がオンであれば加算補正
    信号を出力し、前記第２のサンプリング出力と第３のサ
    ンプリング出力とがオンになったときに前記位相信号が
    オフであれば減算補正信号を出力するようにしたことを
    特徴とする請求項３、４、または５記載のビツト同期方
    法。
  7. 【請求項７】前記第２のサンプリング出力が発生してオ
    ンになったときに前記第３のサンプリング出力がオフで
    あれば補正信号を出力させないことにして、誤ったカウ
    ンタ回路のビツト同期補正を防止するようにしたことを
    特徴とする請求項３、４、５、または６記載のビツト同
    期方法。
  8. 【請求項８】受信した送信信号が２値ＦＳＫか４値ＦＳ
    Ｋかを識別し、２値ＦＳＫの送信信号受信の場合、前記
    レベル判定した出力信号の入力を無能にして、２値ＦＳ
    Ｋの送信信号の受信と４値ＦＳＫの送信信号の受信とを
    切替え使用するようにしたことを特徴とする請求項３記
    載のビツト同期方法。
  9. 【請求項９】前記位相信号は前記カウンタ回路の加算を
    希望する範囲と減算を希望する範囲とを指定し、前記第
    ２のサンプリング出力がオンになったときに前記位相信
    号がオンであれば加算補正信号を出力し、前記第２のサ
    ンプリング出力がオンになったときに前記位相信号がオ
    フであれば減算補正信号を出力するようにしたことを特
    徴とする請求項８記載のビツト同期方法。
  10. 【請求項１０】２値ＦＳＫあるいは４値ＦＳＫに変調さ
    れた送信信号から復調された送信信号の極性変化を検出
    した極性判定した出力信号と送信信号のレベル変化を検
    出したレベル判定した出力信号を入力するビツト同期回
    路において、 前記極性判定した出力信号の状態の変化をサンプリング
    し遅延して第２のサンプリング出力を発生する手段と、 前記レベル判定した出力信号の状態の変化をサンプリン
    グし遅延して前記第２のサンプリング出力と所定の時間
    関係を有する第３のサンプリング出力を発生する手段
    と、 前記第２のサンプリング出力と第３のサンプリング出力
    とカウンタ回路の補正を希望する範囲を指定する位相信
    号とが所定のレベル関係を満足したときにカウンタ回路
    を補正する補正信号を出力する手段とを含み、 補正信号によりカウンタ回路のカウントに対し基準クロ
    ックの整数倍の時間値を加算もしくは減算して、カウン
    タ回路から出力されるクロックを送信信号の伝送速度に
    合致させるようにしたことを特徴とするビツト同期回
    路。
  11. 【請求項１１】前記第２のサンプリング出力を発生する
    手段は複数段のフリップ・フロップと排他的オア回路と
    を含み、 前記第３のサンプリング出力を発生する手段は複数段の
    フリップ・フロップと排他的ノア回路とを含むことを特
    徴とする請求項１０記載のビツト同期回路。
  12. 【請求項１２】アンテナから受信した２値ＦＳＫあるい
    は４値ＦＳＫに変調された送信信号を復調する復調部
    と、復調した送信信号をデコードして送信データを取り
    出すデコーダと、自己の呼出番号を格納するＩＤＲＯＭ
    と、必要な情報を表示するＬＣＤと、呼出報知を鳴音す
    るスピーカと、前記復調部とデコーダとＩＤＲＯＭとＬ
    ＣＤとスピーカとを制御するＣＰＵとからなる選択呼出
    受信機において、前記デコーダは請求項１０または１１
    に記載のビツト同期回路を含み、前記補正信号により前
    記カウンタ回路のカウントに対し基準クロックの整数倍
    の時間値を加算もしくは減算してカウンタ回路から出力
    されるクロックを送信信号の伝送速度に合致させるよう
    にしたことを特徴とする選択呼出受信機。
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