JPH08111694A - ビットエラーレート劣化検出回路 - Google Patents
ビットエラーレート劣化検出回路Info
- Publication number
- JPH08111694A JPH08111694A JP24418794A JP24418794A JPH08111694A JP H08111694 A JPH08111694 A JP H08111694A JP 24418794 A JP24418794 A JP 24418794A JP 24418794 A JP24418794 A JP 24418794A JP H08111694 A JPH08111694 A JP H08111694A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- bit error
- detection circuit
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Dc Digital Transmission (AREA)
- Radio Transmission System (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】
【目的】 ＡＧＣが追従できない速いフェージング下に
おいてもビットエラーレートの劣化を検出し、安価に実
施できる回路を提供する。 【構成】 受信電界強度と基準値を比較し、その比較結
果としてフェージング検出回路１よりフェージング検出
信号を出力し、一方位相が異なる２つのシンボルクロッ
クからデータをサンプルし、両データを比較して同じで
ない時にカウントし、そのカウント値と基準値とを比較
し、その比較結果としてアイパターン劣化検出回路２よ
りアイパターン劣化検出信号を出力し、前記フェージン
グ検出信号とこのアイパターン劣化検出信号からビット
エラーレート劣化検出信号を得ることを特徴とする。
おいてもビットエラーレートの劣化を検出し、安価に実
施できる回路を提供する。 【構成】 受信電界強度と基準値を比較し、その比較結
果としてフェージング検出回路１よりフェージング検出
信号を出力し、一方位相が異なる２つのシンボルクロッ
クからデータをサンプルし、両データを比較して同じで
ない時にカウントし、そのカウント値と基準値とを比較
し、その比較結果としてアイパターン劣化検出回路２よ
りアイパターン劣化検出信号を出力し、前記フェージン
グ検出信号とこのアイパターン劣化検出信号からビット
エラーレート劣化検出信号を得ることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル通信方式に
おけるダイバーシチ受信装置の受信機選択信号として用
いられるビットエラーレート（ＢＥＲ）劣化検出回路に
関する。
おけるダイバーシチ受信装置の受信機選択信号として用
いられるビットエラーレート（ＢＥＲ）劣化検出回路に
関する。
【０００２】
【従来の技術】従来、ディジタル通信においてビットエ
ラーレート（以下ＢＥＲと記す）劣化を検出する場合、
フレーム同期信号等の受信側において既知のパターンを
利用する。図６は、従来のＢＥＲ劣化検出回路のブロッ
ク図である。この回路の動作はまず、受信されたディジ
タルデータより、フレーム同期信号をフレーム同期信号
検出回路１５により検出し、正しいフレーム同期信号と
比較して誤りを誤り検出器１６により検出し係数器１７
によりカウントする。そして予め設定されたしきい値と
比較器１８により比較し、しきい値を越えた時にＢＥＲ
劣化信号を出力する。
ラーレート（以下ＢＥＲと記す）劣化を検出する場合、
フレーム同期信号等の受信側において既知のパターンを
利用する。図６は、従来のＢＥＲ劣化検出回路のブロッ
ク図である。この回路の動作はまず、受信されたディジ
タルデータより、フレーム同期信号をフレーム同期信号
検出回路１５により検出し、正しいフレーム同期信号と
比較して誤りを誤り検出器１６により検出し係数器１７
によりカウントする。そして予め設定されたしきい値と
比較器１８により比較し、しきい値を越えた時にＢＥＲ
劣化信号を出力する。
【０００３】
【発明が解決しようとする課題】しかし、従来の技術で
は、ＢＥＲ劣化を検出するまでに時間がかかるという課
題がある。例えば、データ速度が１．５４４Ｍｂｉｔ／
ｓでＢＥＲが１×１０-4を検出する場合、全てが受信側
において既知のデータとすると約６．４８ｍｓ必要であ
る。実際の送出信号は、図７に示すようにフレーム同期
信号とデータで１フレーム信号を構成しており、フレー
ム信号をｎビット，フレーム同期信号をｍビットとする
と、更に検出時はｎ／ｍ倍となり、ＡＧＣが追従できな
いような速いフェージング下では使用できない。
は、ＢＥＲ劣化を検出するまでに時間がかかるという課
題がある。例えば、データ速度が１．５４４Ｍｂｉｔ／
ｓでＢＥＲが１×１０-4を検出する場合、全てが受信側
において既知のデータとすると約６．４８ｍｓ必要であ
る。実際の送出信号は、図７に示すようにフレーム同期
信号とデータで１フレーム信号を構成しており、フレー
ム信号をｎビット，フレーム同期信号をｍビットとする
と、更に検出時はｎ／ｍ倍となり、ＡＧＣが追従できな
いような速いフェージング下では使用できない。
【０００４】
【課題を解決するための手段】本発明回路は、上記課題
を解決するため、受信電界強度と基準値とを比較し，比
較結果を出力する比較手段を備えるフェージング検出回
路と、位相が異なる２つのシンボルクロックからデータ
をサンプルする手段と，そのデータを比較し同じでない
時にカウントする手段と，そのカウント値と基準値とを
比較し比較結果を出力する手段を備えるアイパターン劣
化検出回路を備えることを特徴とする。
を解決するため、受信電界強度と基準値とを比較し，比
較結果を出力する比較手段を備えるフェージング検出回
路と、位相が異なる２つのシンボルクロックからデータ
をサンプルする手段と，そのデータを比較し同じでない
時にカウントする手段と，そのカウント値と基準値とを
比較し比較結果を出力する手段を備えるアイパターン劣
化検出回路を備えることを特徴とする。
【０００５】
【作 用】帯域制限されたベースバンド信号のアイパタ
ーンを考えたとき、アイの中央でサンプリングしたデー
タに比べ、中央よりずれた点でサンプルしたデータは、
フェージング等によるベースバンド信号の劣化の影響を
受けやすい。そこで、本発明では、ＡＧＣが追従できな
い速いフェージングが発生したか否かを受信電界強度と
基準値とを比較することで知り、このフェージングが発
生した期間に、アイの中央でサンプリングしたデータと
中央よりずれた点でサンプリングしたデータを比較し、
データが異った時カウントしていく。そして、この値が
しきい値以上になったときにＢＥＲ劣化信号を出力す
る。これにより、速いフェージング下でも使用可能とな
る。
ーンを考えたとき、アイの中央でサンプリングしたデー
タに比べ、中央よりずれた点でサンプルしたデータは、
フェージング等によるベースバンド信号の劣化の影響を
受けやすい。そこで、本発明では、ＡＧＣが追従できな
い速いフェージングが発生したか否かを受信電界強度と
基準値とを比較することで知り、このフェージングが発
生した期間に、アイの中央でサンプリングしたデータと
中央よりずれた点でサンプリングしたデータを比較し、
データが異った時カウントしていく。そして、この値が
しきい値以上になったときにＢＥＲ劣化信号を出力す
る。これにより、速いフェージング下でも使用可能とな
る。
【０００６】
【実施例】図１は本発明回路の基本構成を示すブロック
図である。本発明のＢＥＲ劣化検出回路は、フェージン
グ検出回路１の出力とアイパターン劣化検出回路２の出
力との論理積を出力するものである。３は論理積（ＡＮ
Ｄ）回路である。フェージング検出回路１は図２に，ア
イパターン劣化検出回路２は図３に示す構成となってい
る。尚、以下に説明する各要素回路の入出力信号をアル
ファベット小文字ａ〜ｎで示す。
図である。本発明のＢＥＲ劣化検出回路は、フェージン
グ検出回路１の出力とアイパターン劣化検出回路２の出
力との論理積を出力するものである。３は論理積（ＡＮ
Ｄ）回路である。フェージング検出回路１は図２に，ア
イパターン劣化検出回路２は図３に示す構成となってい
る。尚、以下に説明する各要素回路の入出力信号をアル
ファベット小文字ａ〜ｎで示す。
【０００７】フェージング検出回路１は、受信電界強度
に比例したレベルの信号ａを積分して、その平均値信号
ｂを出力する積分器４と、これより出力する平均値信号
ｂとオフセット電圧発生器５より出力するオフセット電
圧Ｃを減算し減算結果を基準値信号ｄとして出力する減
算器６と、これより出力する基準値信号ｄと受信電界強
度レベル信号ａとを比較し、ａ≧ｄのとき“０”、ａ＜
ｄのとき“１”のレベルのフェージング検出信号ｅを出
力する比較器７とで構成される。
に比例したレベルの信号ａを積分して、その平均値信号
ｂを出力する積分器４と、これより出力する平均値信号
ｂとオフセット電圧発生器５より出力するオフセット電
圧Ｃを減算し減算結果を基準値信号ｄとして出力する減
算器６と、これより出力する基準値信号ｄと受信電界強
度レベル信号ａとを比較し、ａ≧ｄのとき“０”、ａ＜
ｄのとき“１”のレベルのフェージング検出信号ｅを出
力する比較器７とで構成される。
【０００８】アイパターン劣化検出回路２は、ベースバ
ンド信号ｆをシンボルクロックｇでサンプルホールドす
る回路８と、シンボルクロックｇを遅延させる遅延回路
９と、遅延させたシンボルクロックｈでベースバンド信
号ｆをサンプルホールドする回路１０と、２つのサンプ
ルホールド８，１０から出力された信号ｉ，ｊの排他的
論理和を出力する回路１１と、その出力信号をシンボル
クロックｇでサンプルホールドする回路１２と、サンプ
ルホールド回路１２から出力されたビットエラーデータ
ｋをカウントする計数器１３と、カウントされた値ｌと
しきい値ｍを比較し、ｌ＜ｍのとき“０”，ｌ≧ｍのと
き“１”のアイパターン劣化信号ｎを出力する比較器１
４とで構成される。
ンド信号ｆをシンボルクロックｇでサンプルホールドす
る回路８と、シンボルクロックｇを遅延させる遅延回路
９と、遅延させたシンボルクロックｈでベースバンド信
号ｆをサンプルホールドする回路１０と、２つのサンプ
ルホールド８，１０から出力された信号ｉ，ｊの排他的
論理和を出力する回路１１と、その出力信号をシンボル
クロックｇでサンプルホールドする回路１２と、サンプ
ルホールド回路１２から出力されたビットエラーデータ
ｋをカウントする計数器１３と、カウントされた値ｌと
しきい値ｍを比較し、ｌ＜ｍのとき“０”，ｌ≧ｍのと
き“１”のアイパターン劣化信号ｎを出力する比較器１
４とで構成される。
【０００９】次に、上述した構成のフェージング検出回
路とアイパターン劣化検出回路よりなる本実施例の動作
を説明する。まず、フェージング検出回路１の動作を図
４を参照して説明する。受信電界強度レベル信号ａは、
受信電界強度に比例したレベルの信号であり、この信号
の波形は、速いフェージングが発生したとき、図４
（ａ）に示す様になる。つまり、ＡＧＣ増幅器が追従す
ることができない速いフェージングにより受信電界強度
レベル信号のレベルは状態βとして示す様に急激に且つ
大幅に低下する。そこで、本実施例では、受信電界強度
レベル信号ａを積分器４で平均化して平均値ｂを求め、
この平均値ｂとオフセット電圧ｃから減算器６により基
準値ｄを求める。この基準値ｄと受信電界強度レベル信
号ａとを比較器７で比較し、フェージング検出信号ｅを
生成する。この信号ｅは、図４（ｂ）に示す様に受信電
界レベル信号ａが基準値ｄ以上のときは「正常」と示す
“０”となり、レベル信号ａが基準値ｄ未満のときは、
速いフェージングにより「受信レベル低下」と示す
“１”となる信号である。尚、基準値ｄを与えるオフセ
ット電圧ｃの値は、図４（ａ）の「正常」状態αを「受
信レベル低下」と誤検出しないようにするための余裕度
をどの位にするかで決める。
路とアイパターン劣化検出回路よりなる本実施例の動作
を説明する。まず、フェージング検出回路１の動作を図
４を参照して説明する。受信電界強度レベル信号ａは、
受信電界強度に比例したレベルの信号であり、この信号
の波形は、速いフェージングが発生したとき、図４
（ａ）に示す様になる。つまり、ＡＧＣ増幅器が追従す
ることができない速いフェージングにより受信電界強度
レベル信号のレベルは状態βとして示す様に急激に且つ
大幅に低下する。そこで、本実施例では、受信電界強度
レベル信号ａを積分器４で平均化して平均値ｂを求め、
この平均値ｂとオフセット電圧ｃから減算器６により基
準値ｄを求める。この基準値ｄと受信電界強度レベル信
号ａとを比較器７で比較し、フェージング検出信号ｅを
生成する。この信号ｅは、図４（ｂ）に示す様に受信電
界レベル信号ａが基準値ｄ以上のときは「正常」と示す
“０”となり、レベル信号ａが基準値ｄ未満のときは、
速いフェージングにより「受信レベル低下」と示す
“１”となる信号である。尚、基準値ｄを与えるオフセ
ット電圧ｃの値は、図４（ａ）の「正常」状態αを「受
信レベル低下」と誤検出しないようにするための余裕度
をどの位にするかで決める。
【００１０】次に、アイパターン劣化検出回路２の動作
を図５を参照して説明する。劣化したベースバンド信号
ｆを図５（ａ）としたとき、図５（ｂ）に示す最良のサ
ンプルタイミング（シンボルクロック）ｇでサンプルし
たデータｉ（図５（ｄ））と図５（ｃ）に示す遅延させ
たサンプルタイミング（シンボルクロック）ｈでサンプ
ルしたデータｊ（図５（ｅ））の排他的論理和をとり、
データの相違を検出し、このデータを図５（ｆ）に示す
同期タイミングでサンプルタイミングのずれを吸収し、
ビットエラー信号（データ）とする。この信号ｋは、ビ
ットエラーが有るときは“１”、無いときは“０”とな
る信号である。このビットエラーを計数器１３でカウン
トし、この値ｌとしきい値ｍを比較し、アイパターン劣
化検出信号ｎを生成する。この信号ｎはビットエラー数
ｌがしきい値未満のとき「正常」を示す“０”となり、
ビットエラー数ｌがしきい値以上のとき“１”となる信
号である。
を図５を参照して説明する。劣化したベースバンド信号
ｆを図５（ａ）としたとき、図５（ｂ）に示す最良のサ
ンプルタイミング（シンボルクロック）ｇでサンプルし
たデータｉ（図５（ｄ））と図５（ｃ）に示す遅延させ
たサンプルタイミング（シンボルクロック）ｈでサンプ
ルしたデータｊ（図５（ｅ））の排他的論理和をとり、
データの相違を検出し、このデータを図５（ｆ）に示す
同期タイミングでサンプルタイミングのずれを吸収し、
ビットエラー信号（データ）とする。この信号ｋは、ビ
ットエラーが有るときは“１”、無いときは“０”とな
る信号である。このビットエラーを計数器１３でカウン
トし、この値ｌとしきい値ｍを比較し、アイパターン劣
化検出信号ｎを生成する。この信号ｎはビットエラー数
ｌがしきい値未満のとき「正常」を示す“０”となり、
ビットエラー数ｌがしきい値以上のとき“１”となる信
号である。
【００１１】
【発明の効果】以上詳細に説明したように、本発明を実
施することにより、素速くビットエラーレートの劣化を
検出できるため、ＡＧＣが追従できない速いフェージン
グ下においても使用可能であり、しかもビット数の多い
カウンタやフレーム同期信号検出回路あるいは、これら
に変わるソフト処理が不要なため安価な回路を提供する
ことができる。
施することにより、素速くビットエラーレートの劣化を
検出できるため、ＡＧＣが追従できない速いフェージン
グ下においても使用可能であり、しかもビット数の多い
カウンタやフレーム同期信号検出回路あるいは、これら
に変わるソフト処理が不要なため安価な回路を提供する
ことができる。
【図１】本発明回路の基本構成を示すブロック図であ
る。
る。
【図２】本発明におけるフェージング検出回路の１例の
構成を示すブロック図である。
構成を示すブロック図である。
【図３】本発明におけるアイパターン劣化検出回路の１
例の構成を示すブロック図である。
例の構成を示すブロック図である。
【図４】速いフェージングが発生したときの図２のフェ
ージング検出回路の動作説明図である。
ージング検出回路の動作説明図である。
【図５】ベースバンド信号が劣化したときの図３のアイ
パターン劣化検出回路の動作説明図である。
パターン劣化検出回路の動作説明図である。
【図６】従来のビットエラーレート劣化検出回路の１例
の構成を示すブロック図である。
の構成を示すブロック図である。
【図７】送出信号の１例の構成を示すタイムチャートで
ある。
ある。
１ フェージング検出回路 ２ アイパターン劣化検出回路 ３ 論理積回路 ４ 積分器 ５ オフセット電圧発生回路 ６ 減算器 ７ 比較器 ８ サンプルホールド回路 ９ 遅延回路 １０ サンプルホールド回路 １１ 排他的論理和回路 １２ サンプルホールド回路 １３ 計数器 １４ 比較器 １５ フレーム同期信号検出回路 １６ 誤り検出器 １７ 計数器 １８ 比較器
Claims (1)
- 【請求項１】 受信電界強度と基準値とを比較し，比較
結果を出力する比較手段を備えるフェージング検出回路
と、位相が異なる２つのシンボルクロックからデータを
サンプルする手段と，そのデータを比較し同じでない時
にカウントする手段と，そのカウント値と基準値とを比
較し比較結果を出力する手段を備えるアイパターン劣化
検出回路を備えることを特徴とするビットエラーレート
劣化検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24418794A JPH08111694A (ja) | 1994-10-07 | 1994-10-07 | ビットエラーレート劣化検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24418794A JPH08111694A (ja) | 1994-10-07 | 1994-10-07 | ビットエラーレート劣化検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08111694A true JPH08111694A (ja) | 1996-04-30 |
Family
ID=17115071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24418794A Pending JPH08111694A (ja) | 1994-10-07 | 1994-10-07 | ビットエラーレート劣化検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08111694A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6070062A (en) * | 1997-03-28 | 2000-05-30 | Matsushita Electric Industrial Co., Ltd. | Mobile radio wave receiver with adaptive automatic gain control |
-
1994
- 1994-10-07 JP JP24418794A patent/JPH08111694A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6070062A (en) * | 1997-03-28 | 2000-05-30 | Matsushita Electric Industrial Co., Ltd. | Mobile radio wave receiver with adaptive automatic gain control |
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