CN1119067C - 比特同步电路及其方法 - Google Patents

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Abstract

一种比特同步电路，它接收通过解调2值或4值FSK传输信号产生的极性判断输出信号和电平判断输出信号，其中触发器电路和“异或”电路及“同”电路抽样和延迟这两个信号以产生相互具有给定暂时关系的第二、第三抽样输出；当第二和第三抽样输出与表示计数器校正期间的相位信号的电平满足给定关系时，“与”电路向计数器电路提供校正信号；计数器根据该校正信号校正其计数以产生具有与传输信号的传输速率相等速率的时钟信号。

Description

比特同步电路及其方法
技术领域
本发明涉及选择呼叫接收机的比特同步电路，选择呼叫接收机的电路依据所接收的按2值和4值FSK调制的传输信号进行比特同步。
背景技术
按常规，在接收上述类型数字传输信号的过程中，进行比特同步是为了正确地识别所接收的数字传输信号的每个比特。图7和8分别示出选择呼叫接收机和其中使用的根据现有技术的比特同步电路的实例。待审查的日本专利公开平第4-177937号中公开了图8的比特同步电路。
图7是常规选择呼叫接收机整体构成的方框图，图8是图7的接收机中使用的比特同步电路详细结构方框图。首先，参考图7描述常规选择呼叫接收机的结构。在图7中，天线7接收从基站发送的信号。放大器8放大天线7接收的传输信号。解调部分9解调按2值FSK调制的传输信号，并产生接收数字信号1。等效于已判断极性的输出信号(下文描述)的接收数字信号1是例如一个二进制信号，该二进制信号在所接收的传输信号向上越过电平f0(下文描述)时其逻辑值为“1”而在所接收传输信号向下越过电平f0时其逻辑值为“0”。
抽样电路13对二进制接收数字信号1抽样并产生传输数据或信息。数据缓冲器16临时存储所获得的传输数据。比特同步电路6检测经抽样电路13接收的接收数字信号1的变化点。(比特同步电路6将在下面参考图8详细描述)。计数器电路14-2通过对接收数字信号1的变化点计数来检测传输信号的比特率，并校正用于内部处理的时钟信号，以使其与传输信号的比特率一致。
同步信号核对电路17通过将包含在数据缓冲器16中存储的传输数据中的帧同步信号与其自身保持的帧同步信号进行核对来确认所接收的帧。振鸣处理电路18依据所接收的接收机自身的呼叫号码(下文称之为“自呼叫号码”)响应来自CPU 21的指令执行呼叫通知(该通知可以诸如振鸣输出之类的任何形式构成)。由扬声器23产生振鸣。开关检测电路19检测诸如按钮开关之类开关的开/关切换，该开关用于例如振鸣确认。
当存在接收机接收其自身呼叫号码的可能性时，电池节省电路20接通提供给放大器8和解调部分9的电源。(由于该接收机被分配其自身的传输帧号码，可从所接收的传输帧号码预测自呼叫号码的接收)。另外，当不存在接收自呼叫号码的可能性时，电池节省电路20切断提供给放大器8和解调部分9的电源。解码器67由上述比特同步电路6、计数器电路14-2、抽样电路13、数据缓冲器16、同步信号核对电路17、振鸣处理电路18、开关检测电路19、和电池节省电路20构成。
CPU 21控制包括解码器67的整个选择呼叫接收机。例如，CPU 21对临时存储在数据缓冲器16中的接收呼叫号码和IDROM 22中存储的自呼叫号码进行核对。当发现它们一致时，CPU 21指示振鸣处理电路18和LCD 24分别产生振鸣和显示图像。如上所述，IDROM存储自呼叫号码。显示装置(简称为“LCD”)利用例如液晶显示来显示所接收的信息。
接下来，仍参考图7描述现有选择呼叫接收机。由天线7接收从基站发送的2值FSK信号，由放大器8放大，并由解调部分9解调，向解码器67输出二进制接收数字信号1。解码器67的抽样电路13对接收数字信号1抽样，并向将其临时存储的数据缓冲器16输出所得到的传输数据。
另一方面，比特同步电路6检测经抽样电路13(或直接)接收的接收数字信号1的变化点。(将参考图8详细描述该操作)。被通知所检测的变化点，计数器电路14-2对这些变化点计数以检测传输信号的比特率。计数器电路14-2校正用于内部处理的时钟信号，以使其符合传输信号的比特率。
同步信号核对电路17对数据缓冲器16中存储的帧同步信号和由同步信号核对电路17保持的帧同步信号进行核对。当其确认已接收一帧时，同步信号核对电路17继续在数据缓冲器16中存储帧同步信号以后的传输数据，并通知CPU 21接收传输数据并使数据缓冲器16向CPU 21输出传输数据。CPU 21对传输数据中包含的呼叫号码和IDROM 22中存储的自呼叫号码进行核对。当发现它们一致时，CPU 21指示振鸣处理电路18和LCD 24分别产生振鸣和显示所接收的信息。
接下来，参考图8，详细描述图7的选择呼叫接收机中使用的现有比特同步电路6的结构。在图8中，当从例如以1600bps调制的信号获得接收数字信号1时，比特长度比较定时产生电路5-2产生表示1600bps的1比特长度的定时信号2。比特长度比较电路4将定时信号2的比特长度与接收数字信号1的比特长度进行比较，并产生变化点检测选择信号3，由“接通”或“1”，表示该接收数字信号1从以1600bps调制的信号获得。当变化点检测选择信号3为“接通”时，变化点检测电路5检测接收数字信号1的比特变化点。向与图7所示相同的计数器电路14-2通知所检测的变化点。
接下来，参考图8描述现有比特同步电路6的操作。若设置选择呼叫接收机接收以1600bps调制的2值FSK传输信号，要产生表示1600bps的1比特长度的定时信号2。比特长度比较电路4将定时信号2的比特长度与接收数字信号1的比特长度比较，以检查所接收的数字信号1是否是从以1600bps调制的信号获得的。如果该结果为肯定，比特长度比较电路4产生状态为“接通”的变化点检测选择信号3。
变化点检测电路5仅在变化点检测选择信号3为“接通”时检测接收数字信号1的变化点。通知计数器电路14-2所检测的变化点。计数器电路14-2根据基准时钟信号对变化点计数，从而检测所接收的传输信号的比特率。另外，计数器电路14-2校正用于选择呼叫接收机内部处理的时钟信号，以使其与传输信号的比特率一致。
如上所述，在现有选择呼叫接收机的比特同步电路中，当接收按2值FSK调制的传输信号时，接收数字信号作为传输信号的解调信号从1向0或从0向1变化。计数器电路校正时钟信号以便产生与所检测的定时一致的正确的内部时钟信号。
近年来，为适应对上述种类接收机需求的迅速增长，将4值FSK用于传输信号的调制。然而，例如如果将与上述用于解调按2值FSK调制的传输信号的现有比特同步电路相似的比特同步电路用于解调按4值FSK调制的传输信号将出现下列问题。
参考图9-11，描述与通过现有技术解调按4值FSK调制的传输信号的情况有关的问题。图9示出了按4值FSK调制的传输信号、通过对其进行极性判断获得的输出信号、和已判断电平的输出信号的时序图。图10示出按4值FSK调制并从“00”变为“11”的传输信号、通过对其进行极性判断获得的输出信号、和通过对其进行电平判断获得的输出信号的时序图。图11示出按4值FSK调制并从“00”变为“10”的传输信号、通过对其进行极性判断获得的输出信号、和通过对其进行电平判断获得的输出信号的时序图。
4值FSK传输信号的比特值如图9所示在“00”、“01”、“10”、和“11”间改变。解调部分通过将4个电平的4值FSK信号分成两种2值的FSK信号来解调4个电平的4值FSK信号，并通过检测两个2值FSK信号中每一个电平中的变化产生极性判断输出信号和电平判断输出信号。
在传输信号以如图9所示的电平f0为中心在电平+3Δf和电平-3Δf之间变化的情况下，当传输信号如图10和11所示越过电平f0时极性判断输出信号的电平被倒相。当传输信号越过电平f0+2Δf或f0-2Δf时极性判断输出信号的电平在Δf和3Δf之间被倒相。
在上述现有技术中，在处理按2值FSK调制的传输信号中，计数器电路通过检测由检测传输信号极性中的变化获得的极性判断输出信号(即接收数字信号)状态的变化来校正时钟信号。然而，在处理按4值FSK调制的传输信号中，需要通过检测由解调(即分离)传输信号获得的两个二进制输出信号状态中的变化实现比特同步。然而，目前仍未开发出任何可对按4值FSK调制的传输信号实现比特同步的设备。如果对该传输信号应用现有技术会出现下列问题。
例如，当传输信号的比特值如图10所示从“00”变为“11”时，传输信号的电平从f0-3Δf变成f0+Δf。用于比特同步的极性判断输出信号的极性变化(即当越过电平f0时变化)偏离应实现比特同步的时刻(即波形变化部分的中心)。因此，应在适当时刻实现比特同步。
当传输信号在电平f0-2Δf和电平f0+2Δf之间变化时，从按4值FSK调制的传输信号获得的二进制电平判断输出信号中出现脉冲。例如，当传输信号的比特值如图11所示从“00”变成“10”时，传输信号的电平从f0-3Δf变成f0+3Δf。由于传输信号变化覆盖f0-2Δf到f0+2Δf的范围，在电平判断输出信号中产生脉冲，从而输出了未发送的值“1”。即，即使在不应出现脉冲的传输信号的电平变化点或越过点在电平判断输出信号中错误地出现了脉冲。根据错误地产生的电平判断输出信号会错误地实现比特同步。
发明内容
因此，本发明的一个目的是提供具有比特同步电路的选择呼叫接收机，其中对按2值FSK调制和按4值FSK调制的每一个传输信号实现比特同步而不出现偏离，并能够在不出现根据错误地产生的输出信号错误地实现比特同步的情况下正确地进行比特同步。
本发明的比特同步电路和方法采用了如下两个信号：通过检测按2值FSK或4值FSK调制的传输信号的解调信号中极性变化而产生的极性判断输出信号；和通过检测该解调信号中电平变化而产生的电平判断输出信号。在电平判断输出信号的状态变化已被抽样之后的半个码元长度或半个比特长度的时刻上，通过抽样和延迟极性判断输出信号状态中的变化来产生第二抽样输出。通过将电平判断输出信号状态中的变化进一步延迟半个码元长度或半个比特长度来产生第三抽样输出。当第二和第三抽样输出以及表示计数器电路的计数需要校正的期间的相位信号全部接通时，向计数器电路提供校正信号。响应该校正信号，向计数器电路的计数加上或减去与基准时钟周期的整数倍对应的数值，以使从计数器电路输出的时钟信号的速率等于传输信号的传输速率。
本发明提供具有比特同步电路的选择呼叫接收机，其中总是对2值FSK和4值FSK信号两者实现正确的比特同步，即，不出现因偏离的输出信号造成错误的比特同步。本发明的比特同步电路还具有简单结构的优点。
按照本发明的第一方面，提供了一种比特同步方法，包括步骤：接收通过检测对按2值FSK或4值FSK调制的传输信号解调获得的解调信号的极性变化所获得的极性判断输出信号和通过检测该解调信号的电平变化所获得的电平判断输出信号；通过抽样和延迟极性判断输出信号的状态变化产生第一抽样输出；产生表示计数器电路的计数需要被校正的期间的相位信号；当第一抽样输出和相位信号的电平满足给定关系时，产生表示计数器电路的计数应被校正的校正信号；和响应该校正信号，向计数器电路的计数加入或减去对应于基准时钟周期的整数倍的数值，以使从计数器电路输出的时钟信号具有与传输信号的传输速率相等的速率。
按照本发明的第二方面，提供了一种比特同步方法，包括步骤：接收通过检测对按2值FSK或4值FSK调制的传输信号解调获得的解调信号的极性变化所获得的极性判断输出信号和通过检测该解调信号的电平变化所获得的电平判断输出信号；通过抽样和延迟极性判断输出信号的状态变化产生第二抽样输出；通过抽样和延迟电平判断输出信号的状态变化产生与第二抽样输出具有给定暂时关系的第三抽样输出；产生表示计数器电路的计数需要被校正的期间的相位信号；当第二抽样输出、第三抽样输出、和相位信号的电平满足给定关系时，产生表示计数器电路的计数应被校正的校正信号；和响应该校正信号，向计数器电路的计数加入或减去对应于基准时钟周期的整数倍的数值，以使从计数器电路输出的时钟信号具有与传输信号的传输速率相等的速率。
按照本发明的第三方面，提供了一种比特同步电路，该电路接收通过检测对按2值FSK或4值FSK调制的传输信号解调获得的解调信号的极性变化获得的极性判断输出信号和通过检测该解调信号的电平变化所获得的电平判断输出信号，所述比特同步电路包括：
通过抽样和延迟极性判断输出信号的状态变化产生第二抽样输出的装置；
通过抽样和延迟电平判断输出信号的状态变化产生与第二抽样输出具有给定暂时关系的第三抽样输出的装置；
对基准时钟计数以产生时钟信号的计数器电路；
产生表示计数器电路的计数需要被校正的期间的相位信号的装置；
当第二抽样输出、第三抽样输出、和相位信号的电平满足给定关系时产生表示计数器电路的计数应被校正的校正信号的装置；和
响应该校正信号，向计数器电路的计数加入或减去对应于基准时钟周期的整数倍的数值，以使从计数器电路输出的时钟信号具有与传输信号的传输速率相等速率的装置。
按照本发明的第四方面，提供了一种选择呼叫接收机，包括：一个天线，用于接收按2值FSK或4值FSK调制的传输信号；一个解调部分，用于解调所接收的传输信号以产生解调信号；一个解码器，用于对解调信号解码以提取传输数据；一个存储元件，用于存储选择呼叫接收机的呼叫号码；一个显示装置，用于显示所需的信息；一个扬声器，用于产生呼叫通知的振鸣；和一个CPU，用于控制解调部分、解码器、存储元件、和显示装置。其中所述解码器包括下述的比特同步电路：该电路接收通过检测对按2值FSK或4值FSK调制的传输信号解调获得的解调信号的极性变化获得的极性判断输出信号和通过检测该解调信号的电平变化所获得的电平判断输出信号，所述比特同步电路包括：通过抽样和延迟极性判断输出信号的状态变化产生第二抽样输出的装置；通过抽样和延迟电平判断输出信号的状态变化产生与第二抽样输出具有给定暂时关系的第三抽样输出的装置；对基准时钟计数以产生时钟信号的计数器电路；产生表示计数器电路的计数需要被校正的期间的相位信号的装置；当第二抽样输出、第三抽样输出、和相位信号的电平满足给定关系时产生表示计数器电路的计数应被校正的校正信号的装置；和响应该校正信号，向计数器电路的计数加入或减去对应于基准时钟周期的整数倍的数值，以使从计数器电路输出的时钟信号具有与传输信号的传输速率相等速率的装置。
附图说明
图1是本发明每个实施例的具有比特同步电路的选择呼叫接收机的结构方框图；
图2是本发明第一实施例的用来接收2值FSK传输信号的比特同步电路详细结构的方框图；
图3是图2的比特同步电路的操作时序图；
图4是本发明第二实施例的用来接收4值FSK传输信号的比特同步电路详细结构的方框图；
图5是在向计数器电路提供校正信号情况下图4的比特同步电路的操作时序图；
图6是在不向计数器电路提供校正信号情况下图4的比特同步电路的操作时序图；
图7是现有选择呼叫接收机整体结构的方框图；
图8是图7的接收机中使用的比特同步电路的详细结构方框图；
图9是按4值FSK调制的传输信号、一个通过对其进行极性判断获得的输出信号和一个电平判断输出信号的时序图；
图10是按4值FSK调制并从“00”变成“11”的传输信号、一个通过对其进行极性判断获得的输出信号、和一个通过对其进行电平判断获得的输出信号的时序图；
图11是按4值FSK调制并从“00”变成“10”的传输信号、一个通过对其进行极性判断获得的输出信号、和一个通过对其进行电平判断获得的输出信号的时序图。
具体实施方式
下面参考图1-6详细描述本发明的实施例。
首先，参考图1描述每个实施例的具有比特同步电路的选择呼叫接收机的结构。图1中，天线7接收从基站发送的信号。放大器8放大天线7接收的传输信号。解调部分9解调按2值FSK或4值FSK调制的传输信号。也就是说，解调部分9将该传输信号转换成两个二进制信号，即，一个极性判断输出信号10和一个电平判断输出信号11。
参考图3所示的传输信号25，当传输信号25越过电平f0时极性判断输出信号10的电平倒相。当传输信号25在f0-2Δf和f0+2Δf之间的范围内时，电平判断输出信号11为电平Δf(高电平)，并且当传输信号小于f0-2Δf或大于f0+2Δf时，电平判断输出信号11为电平3Δf(低电平)。
抽样电路13向比特同步电路15提供用于以高于传输速率四倍或五倍的速率抽样的抽样信号，以及对所接收的二进制极性判断输出信号10和电平判断输出信号11抽样并产生传输数据或信息。
数据缓冲器16临时存储所获得的传输数据。比特同步电路15检测经抽样电路13接收的(或直接来自解码器12的输入)极性判断输出信号10和电平判断输出信号11的变化点，以及用于比特同步的相加校正信号31或相减校正信号32(见图2)。(比特同步电路15将在下面参考图2和3详细描述)。
计数器电路14-1校正通过对基准时钟计数产生的用于内部处理的时钟信号，以便根据从比特同步电路15接收的相加校正信号31或相减校正信号32通过增加或降低计数周期，即，以基准时钟周期的整数倍增加或降低计数周期使其与传输信号的比特率(例如，1,600bps)一致。例如，当接收相加校正信号31时，计数器电路14-1将时钟信号周期从基准时钟周期的48倍延长到基准时钟周期的50倍。
同步信号核对电路17通过对数据缓冲器16中存储的传输数据中包含的帧同步信号和其自身保持的帧同步信号进行核对证实帧的接收。振鸣处理电路18依据该接收机自身呼叫号码(下文称之为“自呼叫号码”)的接收响应来自CPU 21的指令执行呼叫通知(该通知可以是诸如振鸣输出之类的任何形式)。由扬声器23产生振鸣。开关检测电路19检测诸如按钮开关之类的开关的开/关切换，该开关用于例如振鸣确认。
当存在接收机接收其自身呼叫号码的可能性时，电池节省电路20接通提供给放大器8和解调部分9的电源。(可如上所述预测自身呼叫号码的接收)。另外，当不存在接收自身呼叫号码的可能性时电池节省电路20切断到放大器8和解调部分9的电源。解码器12由上述比特同步电路15、计数器电路14-1、抽样电路13、数据缓冲器16、同步信号核对电路17、振鸣处理电路18、开关检测电路19、和电池节省电路20构成。
CPU 21控制包括解码器12的整个选择呼叫接收机。例如，CPU 21核对临时存储在数据缓冲器16中的接收呼叫号码和IDROM 22中存储的自呼叫号码。当发现它们一致时，CPU 21指示振鸣处理电路18和LCD 24分别产生振鸣和显示图像。如上所述，IDROM存储自呼叫号码。显示装置(简称为“LCD”)利用例如液晶显示来显示所接收的信息。
接下来，仍参考图1描述每个实施例的选择呼叫接收机的操作。由天线7接收从基站发送的2值或4值FSK信号，由放大器8放大，并由向解码器12输出二进制极性判断输出信号10和电平判断输出信号11的解调部分9解调。
解码器12的抽样电路13对极性判断输出信号10和电平判断输出信号11抽样，并向其用于临时存储的数据缓冲器16输出所得到的传输数据。由于对输出信号10和11的抽样操作不是本发明的主题，故此不对其进一步描述。
另一方面，比特同步电路15检测经抽样电路13接收的(或直接来自解码器12的输入)极性判断输出信号10和电平判断输出信号11的变化点。(该操作将在下文详细描述)。比特同步电路15向计数器电路14-1提供相加校正信号31或相减校正信号32(见图2)。
计数器电路14-1校正通过对基准时钟计数产生的时钟信号，以便根据从比特同步电路15接收的相加校正信号31或相减校正信号32通过增加或降低计数周期，即，通过以基准时钟周期的整数倍增加或降低计数周期使其与传输信号的比特率(例如，1,600bps)一致。例如，当接收相加校正信号31时，计数器电路14-1将时钟信号的周期从基准时钟周期的48倍延长到基准时钟周期的50倍。由此产生的时钟信号用于选择呼叫接收机的内部处理。
同步信号核对电路17对数据缓冲器16中存储的帧同步信号和由同步信号核对电路17保持的帧同步信号进行核对。当其确认已接收一帧时，同步信号核对电路17继续在数据缓冲器16中存储接着帧同步信号的传输数据，并通知CPU 21传输数据的接收并使数据缓冲器16向CPU 21输出传输数据。CPU 21对传输数据中包含的呼叫号码和IDROM 22中存储的自呼叫号码进行核对。当发现它们一致时。CPU 21指示振鸣处理电路18和LCD 24分别产生振鸣和显示所接收的信息。用户操纵开关通知CPU 21确认该呼叫，CPU 21与此响应清除相应的功能并等待下一个传输信号的接收。
接下来，参考图2和3描述本发明第一实施例的用来接收2值FSK传输信号的比特同步电路的详细结构和操作。
首先，参考图2描述比特同步电路15的结构。(图1包括比特同步电路15的方框，图2将其详细示出)。在图2中，获得与图1所示极性判断输出信号10对应的极性判断输出信号26，以便当所接收的按2值FSK调制的传输信号25越过极性改变电平(电平f0)时将其电平倒相。(传输信号25在f0-3Δf和f0+3Δf之间变化)。从抽样电路13输出抽样信号。接通和断开从计数器电路14-1输出的相位信号30以表示计数器电路14-1需要相加或相减校正的期间。
触发器(FF)61和62通过用抽样信号28对极性判断输出信号26抽样来延迟极性判断输出信号26状态中的变化(即，电平中的变化；该定义也用于下面的描述)。触发器61和62的置位输出(Q)输入到“异或”电路63，“异或”电路63仅当接收输入“0”和“1”或输入“1”和“0”时输出“1”。触发器68依据下一个基准时钟55的接收触发“异或”电路63的输出并向“与”电路64和65提供Q输出(第一抽样输出)。由从计数器电路14-1发送的下一个复位信号53复位触发器68。当接收触发器68的“接通”Q输出和“接通”相位信号30时，“与”电路64输出相加校正信号31。当接收触发器68的“接通”Q输出而相位信号30未接通时，“与”电路65输出相减校正信号32。
接下来，参考图2和3，描述第一实施例的比特同步电路15的操作。首先，包括解调部分9(见图1)的接收部分将按2值FSK调制的传输信号25转换成二进制极性判断输出信号26和二进制电平判断输出信号27，再将其输出到比特同步电路15(见图2)。(在按2值FSK的调制中，不使用电平f0+Δf和f0-Δf)。
触发器61用抽样信号28对所接收的极性判断输出信号26抽样，并接通Q输出信号29，从而提供一个处在接通状态的“异或”电路63的输入。由于“异或”电路63的另一个输入仍为断开，其输出处在接通状态。将“异或”电路63的“接通”输出提供给下一级触发器68的置位输入，并响应下一个基准时钟55而触发，从而将触发器68的“接通”Q输出提供给“与”电路64和65。用从其中经计数校正后的计数器电路14-1输出的复位信号53复位触发器68。提供触发器68以防止当极性判断输出信号26的极性改变一次时产生多个校正信号的情况。
此刻，来自计数器电路14-1的相位信号30已经接通。由于“与”电路64的两个输入接通，“与”电路64产生一个相加校正信号31。当触发器61的Q输出信号29断开时，“异或”电路63具有输入“0”和“1”。因此，“异或”电路向触发器68的输入提供“1”。依据下一个基准时钟55的接收接通触发器68，并由其向“与”电路64和65提供“接通的”Q输出。然而，由于来自计数器电路14-1的相位信号30此刻已经断开，“与”电路65的两个输入接通，因此“与”电路65输出相减校正信号32。换句话说，当通过用抽样信号28对极性判断输出信号26抽样获得的输出信号29从“0”变成“1”或“1”变成“0”时，在参考该相位信号30之后产生相加校正信号31和相减校正信号32。
如上所述，依据接收的相加校正信号31或相减校正信号32，计数器电路14-1向计数值加入或减去与基准时钟周期的整数倍对应的数值。完成计数校正后，计数器电路14-1产生复位信号53以清除触发器68。
接下来，仍参考图2和3，描述一个假设实例，其意图是在按2值FSK调制传输信号25的情况下，通过使用电平判断输出信号27而不是极性判断输出信号26状态中的变化，产生相加校正信号31或相减校正信号32。这种情况下，产生如图3所示的电平判断输出信号27。当电平判断输出信号27输入到触发器61时，在传输信号25上升和下降的各个期间出现两次与相加校正信号31或相减校正信号32对应的校正信号33的脉冲(见图3)。因此，很难实现与传输信号25状态中的变化一致的同步。
如上所述，根据第一实施例，在所接收的传输信号按2值FSK调制的情况下，可对传输信号进行正确的比特同步，以便仅通过使用极性判断输出信号，即通过检测其状态中的变化来产生与传输信号的相应比特同步的时钟。
接下来，参考图4和5，描述用于接收4值FSK传输信号的本发明第二实施例的比特同步电路15的详细结构和操作。
首先，参考图4描述比特同步电路15的结构。(图1包括比特同步电路15的方框，在图4中将其详细示出)。在图4中，获得与图1所示极性判断输出信号10对应的极性判断输出信号35，以使其电平在所接收的按4值FSK调制的传输信号34(见图5)越过极性改变电平(电平f0)时倒相。通过如上所述判断传输信号34的电平获得电平判断输出信号36。从抽样电路13输出抽样信号37。
从计数器电路14-1输出的相位信号41表示计数器电路14-1中需要计数校正的期间。即，当相位信号41接通时，表示需要计数相加的部分。而当其断开时，表示需要计数相减的部分。计数器电路14-1中计数校正完成时产生的复位信号54用于清除触发器79。触发器(FF)71和72通过用抽样信号37对极性判断输出信号35抽样延迟其状态中的变化(从“0”到“1”或从“1”到“0”)。
触发器71和72的置位输出(Q)输入到“异或”电路80，“异或”电路80仅当接收输入“0”和“1”或输入“1”和“0”时输出“1”。触发器(FF)78和79用抽样信号37对“异或”电路80的输出抽样，并通过将极性判断输出信号35延迟对应于共3个触发器71和72的抽样脉冲的时间来产生输出信号38。触发器71、72、78和79以及“异或”电路80构成用于产生第二抽样输出的装置。
触发器(FF)73通过用抽样信号37对电平判断输出信号36抽样延迟其状态中的变化，并产生输出信号39。触发器(FF)74-77根据抽样信号37延迟触发器73的Q输出(即输出信号39)，并产生输出信号40(5倍抽样)。
两个输出信号39和40输入到“同”电路81，“同”电路81仅当接收输入“1”和“1”或输入“0”和“0”时输出“1”。“与”电路82在接收“同”电路81的“接通”输出、触发器79的“接通”Q输出信号、和“接通”相位信号41时产生相加校正信号42。“与”电路83在接收“同”电路81的“接通”输出、触发器79的“接通”Q输出信号38而相位信号41不接通时输出相减校正信号43。触发器73-77和“同”电路81构成用于产生第三抽样输出的装置，“与”电路82构成用于产生校正信号的装置。
接下来，参考图4和5描述第二实施例的比特同步电路15的操作。首先，包括解调部分9的接收部分(见图1)将按4值FSK调制的传输信号34转换成输出到比特同步电路15(见图4)的二进制极性判断输出信号35和二进制电平判断输出信号36。(在按4值FSK调制中，也使用电平f0+Δf和f0-Δf)。
触发器71用抽样信号37对所接收的极性判断输出信号35抽样，并接通其Q输出信号，从而提供处在接通状态的“异或”电路80的一个输入。由于“异或”电路80的另一个输入仍为断开，其输出处在接通状态。在从触发器79进行抽样所用的抽样脉冲计数到第三抽样脉冲的时刻，“异或”电路80的“接通”输出提供触发器79的Q输出信号38。
另一方面，触发器73用抽样信号37对电平判断输出信号36抽样一次，并接通其Q输出39，从而提供“同”电路81的一个输入。由于“同”电路81的另一个输入仍然断开，“同”电路81的输出(即第三抽样输出)保持断开。
在从触发器79进行抽样所用的抽样脉冲计数到第五个抽样脉冲的时刻，触发器77的Q输出信号40接通。因此，如从图5所见，“同”电路81的输出仅在第五个抽样脉冲和第八个抽样脉冲之间(图5所示抽样脉冲之中)变成接通。该输出信号输入到“与”电路82和83。
如上所述，当触发器79的Q输出信号38接通时，“同”电路81的输出也接通。由于来自计数器电路14-1的相位信号已经接通，“与”电路82的全部三个输入接通，导致“与”电路82产生相加校正信号42。即，当通过用具有比传输速率高4或5倍速率的抽样信号对极性判断输出信号35抽样获得的输出信号38从“0”变成“1”并且“同”电路81的输出接通(即通过对电平判断输出信号36抽样获得的两个输出信号39和40都为“0”或“1”)时，借助相位信号41(参照相位信号41)也接通的附加条件产生相加校正信号42。
另一方面，当极性判断输出信号35从“1”变成“0”并且“同”电路81的输出为接通而相位信号41断开时，“与”电路83产生相减校正信号43。省略对该操作的详细描述。如上所述，计数器电路14-1向计数数值加入或减去与基准时钟周期整数倍对应的数值。计数校正完成后，计数器电路14-1产生复位信号54以清除触发器79。
概括图5的比特同步电路15的操作如下。以下列方式正确地实现比特同步：当检测到极性判断输出信号35根据通过用具有比传输速率高4或5倍速率的抽样信号37对极性判断输出信号35抽样获得的输出信号38的接通已从“0”变成“1”或从“1”变成“0”时，仅当输出信号39和40(即“同”电路81的输入)二者都为“0”或“1”时，通过参考相位信号41产生相加校正信号42或相减校正信号43。该输出信号39和40是在相互间隔对应于传输信号34的半个码元长度(4值FSK的情况)或半个比特长度(2值FSK的情况)的时间的时刻，通过对电平判断输出信号36抽样获得的。
接下来，参考图4和6，描述第二实施例的比特同步电路15不产生校正信号的实例。当传输信号44(见图6)从“00”变成“10”时，极性判断输出信号45在传输信号44越过电平f0时的时刻从“-”变成“+”，这偏离实现比特同步的时刻(波形变化部分的中心)。由于还存在与实现校正时刻的变化，不应输出校正。
在上述情况中，当传输信号44越过电平f0-2Δf时，电平判断输出信号46从3Δf升高到Δf。通过用抽样信号47对极性判断输出信号45抽样获得的输出信号48仅在从第一抽样脉冲算起的第三个抽样脉冲(图6所示抽样脉冲中的第七个抽样脉冲)之后的一个抽样周期期间保持接通。如同在图5的情况中，通过用抽样信号47分别对电平判断输出信号46抽样一次和五次获得的输出信号49和50分别由第四和第八抽样脉冲(在图6所示抽样脉冲中)接通。
由于传输信号44在其已从电平f0-3Δf上升到f0+Δf之后不越过电平f0±2Δf，电平判断输出信号46处在电平Δf。因此，在输出信号48接通的时刻，“同”电路81的输出断开，导致“与”电路82和83都不输出校正信号51。
图6所示接收传输信号44的比特同步电路15的操作概括如下。当检测到极性判断输出信号45根据通过用具有比传输速率高4或5倍速率的抽样信号47对极性判断输出信号45抽样获得的输出信号48的接通已从“0”变成“1”或从“1”变成“0”时，由于输出信号49和50(即“同”电路81的输入)具有不同电平(0，1)或(1，0)，而不需要参考相位信号51，即不产生相加校正信号也不产生相减校正信号。该输出信号49和50是在相互间隔对应于传输信号44的半个码元长度(4值FSK的情况)或半个比特长度(2值FSK的情况)的时间的时刻，通过对电平判断输出信号46抽样获得的。
正如从上面的描述所理解的，当接收2值FSK或4值FSK传输信号时，第二实施例的比特同步电路15仅在比特同步可被正确实现情况下进行比特同步。在不能正确实现比特同步的情况下(即在比特同步中出现偏离)，则不进行比特同步以防止发生错误同步。选择呼叫接收机仅当能够正确实现比特同步时正常地工作；当不能正确实现比特同步时不需要进行比特同步。
图6所示的信号45-50等效于分别在图4和5中所示的信号35-40。虽然参考图4-6描述的比特同步电路15涉及按4值FSK调制的传输信号的情况，该比特同步电路能够以相同方式对按2值FSK调制的传输信号进行比特同步。
虽然附图中未示出，但通过判断已接收哪种类型的传输信号来在图2和4的比特同步电路之间切换，可有选择地接收2值FSK传输信号和4值FSK传输信号。另一方面，在判断已接收2值FSK信号时的情况下，可仅提供图4的比特同步电路，而使电平判断输出信号不能输入到触发器73，并进行切换以使“异或”电路80的输出直接提供给“与”电路82和83。
在本发明的比特同步电路中，对于按2值FSK调制的传输信号，仅根据检测极性判断输出信号状态中的变化增加或降低计数器电路的计数。对于按4值FSK调制的传输信号，仅当从对极性判断输出信号状态中的变化抽样时的时刻起分别超前和延迟半个码元长度的两个电平判断输出信号都是“0”或“1”时，增加或降低计数器电路的计数值。因此，总是可以对所接收的传输信号进行正确的比特同步。

Claims (14)

1.一种比特同步方法，包括步骤：
接收通过检测对按2值FSK或4值FSK调制的传输信号解调获得的解调信号的极性变化所获得的极性判断输出信号和通过检测该解调信号的电平变化所获得的电平判断输出信号；
通过抽样和延迟极性判断输出信号的状态变化产生第一抽样输出；
产生表示计数器电路的计数需要被校正的期间的相位信号；
当第一抽样输出和相位信号的电平满足给定关系时，产生表示计数器电路的计数应被校正的校正信号；和
响应该校正信号，向计数器电路的计数加入或减去对应于基准时钟周期的整数倍的数值，以使从计数器电路输出的时钟信号具有与传输信号的传输速率相等的速率。
2.根据权利要求1所述的比特同步方法，其中相位信号包括需要增加计数器电路计数的接通周期和需要减少计数器电路计数的断开周期，并且，其中当在相位信号的接通周期中第一抽样输出接通时产生相加校正信号，和当在相位信号的断开周期中第一抽样输出接通时产生相减校正信号。
3.一种比特同步方法，包括步骤：
接收通过检测对按2值FSK或4值FSK调制的传输信号解调获得的解调信号的极性变化所获得的极性判断输出信号和通过检测该解调信号的电平变化所获得的电平判断输出信号；
通过抽样和延迟极性判断输出信号的状态变化产生第二抽样输出；
通过抽样和延迟电平判断输出信号的状态变化产生与第二抽样输出具有给定暂时关系的第三抽样输出；
产生表示计数器电路的计数需要被校正的期间的相位信号；
当第二抽样输出、第三抽样输出、和相位信号的电平满足给定关系时，产生表示计数器电路的计数应被校正的校正信号；和
响应该校正信号，向计数器电路的计数加入或减去对应于基准时钟周期的整数倍的数值，以使从计数器电路输出的时钟信号具有与传输信号的传输速率相等的速率。
4.根据权利要求3所述的比特同步方法，其中给定的暂时关系是：在对对应于从电平判断输出信号状态变化的抽样起的半个码元长度或半个比特长度已经过的时刻产生第二抽样输出，并且在对应于从产生的第二抽样输出起的半个码元长度或半个比特长度已经过的时刻产生第三抽样输出。
5.根据权利要求3所述的比特同步方法，其中仅当通过对电平判断输出信号的状态变化第一抽样获得的输出和通过对由电平判断输出信号的状态变化第一抽样获得的输出延迟半个码元长度或半个比特长度获得的输出二者都是1或0时，第三抽样输出被接通。
6.根据权利要求3所述的比特同步方法，其中相位信号表示需要增加计数器电路计数的期间和需要减少计数器电路计数的期间；并且，其中当第二和第三抽样输出二者都接通时，如果相位信号接通，则产生相加校正信号；当第二和第三抽样输出二者都接通时，如果相位信号断开，则产生相减校正信号。
7.根据权利要求3所述的比特同步方法，其中当第二抽样输出接通时，如果第三抽样输出断开，则禁止输出校正信号，以防止计数器电路中的错误比特同步校正。
8.根据权利要求3所述的比特同步方法，进一步包括步骤：
判断传输信号是2值FSK传输信号还是4值FSK传输信号；和
当接收2值FSK传输信号时截止电平判断输出信号，
从而对2值FSK传输信号和4值FSK传输信号有选择地进行比特同步。
9.根据权利要求8所述的比特同步方法，其中相位信号表示需要增加计数器电路计数的期间和需要减少计数器电路计数的期间；并且，其中当第二抽样输出接通时，如果相位信号接通，则产生相加校正信号；当第二抽样输出接通时，如果相位信号断开，则产生相减校正信号。
10.一种比特同步电路，该电路接收通过检测对按2值FSK或4值FSK调制的传输信号解调获得的解调信号的极性变化获得的极性判断输出信号和通过检测该解调信号的电平变化所获得的电平判断输出信号，所述比特同步电路包括：
通过抽样和延迟极性判断输出信号的状态变化产生第二抽样输出的装置；
通过抽样和延迟电平判断输出信号的状态变化产生与第二抽样输出具有给定暂时关系的第三抽样输出的装置；
对基准时钟计数以产生时钟信号的计数器电路；
产生表示计数器电路的计数需要被校正的期间的相位信号的装置；
当第二抽样输出、第三抽样输出、和相位信号的电平满足给定关系时产生表示计数器电路的计数应被校正的校正信号的装置；和响应该校正信号，向计数器电路的计数加入或减去对应于基准时钟周期的整数倍的数值，以使从计数器电路输出的时钟信号具有与传输信号的传输速率相等速率的装置。
11.根据权利要求10所述的比特同步电路，其中用于产生第二抽样输出的装置包括多级触发器电路和一个“异或”电路，并且用于产生第三抽样输出的装置包括多级触发器电路和一个“同”电路。
12.根据权利要求10所述的比特同步电路，其中当第二抽样输出接通时，如果第三抽样输出断开，则用于产生校正信号的装置不产生校正信号，以防止由计数器电路进行错误的比特同步校正。
13.根据权利要求10所述的比特同步电路，进一步包括：
判断传输信号是2值FSK传输信号还是4值FSK传输信号的装置；和当接收2值FSK传输信号时截止电平判断输出信号的装置，从而对2值FSK传输信号和4值FSK传输信号有选择地进行比特同步。
14.一种选择呼叫接收机，包括：
一个天线，用于接收按2值FSK或4值FSK调制的传输信号；
一个解调部分，用于解调所接收的传输信号以产生解调信号；
一个解码器，用于对解调信号解码以提取传输数据；
一个存储元件，用于存储选择呼叫接收机的呼叫号码；
一个显示装置，用于显示所需的信息；
一个扬声器，用于产生呼叫通知的振鸣；和
一个CPU，用于控制解调部分、解码器、存储元件、和显示装置，
其中所述解码器包括下述的比特同步电路：
该电路接收通过检测对按2值FSK或4值FSK调制的传输信号解调获得的解调信号的极性变化获得的极性判断输出信号和通过检测该解调信号的电平变化所获得的电平判断输出信号，所述比特同步电路包括：
通过抽样和延迟极性判断输出信号的状态变化产生第二抽样输出的装置；
通过抽样和延迟电平判断输出信号的状态变化产生与第二抽样输出具有给定暂时关系的第三抽样输出的装置；
对基准时钟计数以产生时钟信号的计数器电路；
产生表示计数器电路的计数需要被校正的期间的相位信号的装置；
当第二抽样输出、第三抽样输出、和相位信号的电平满足给定关系时产生表示计数器电路的计数应被校正的校正信号的装置；和
响应该校正信号，向计数器电路的计数加入或减去对应于基准时钟周期的整数倍的数值，以使从计数器电路输出的时钟信号具有与传输信号的传输速率相等速率的装置。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8024195B2 (en) * 2005-06-27 2011-09-20 Sensory, Inc. Systems and methods of performing speech recognition using historical information
DE102005043485A1 (de) * 2005-09-13 2007-03-15 Abb Patent Gmbh Automatisierungstechnische Einrichtung
DE102005043481A1 (de) * 2005-09-13 2007-03-15 Abb Patent Gmbh Automatisierungstechnische Einrichtung
DE102005043483A1 (de) * 2005-09-13 2007-03-15 Abb Patent Gmbh Automatisierungstechnische Einrichtung
JP4965203B2 (ja) * 2006-09-11 2012-07-04 株式会社リコー 遅延時間生成回路、それを用いた二次電池保護用半導体装置、バッテリパックおよび電子機器
JP5304090B2 (ja) * 2008-07-31 2013-10-02 アイコム株式会社 クロック再生回路およびそれを用いる受信機
JP4926157B2 (ja) * 2008-11-18 2012-05-09 株式会社Ｊｖｃケンウッド 復調装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04177937A (ja) * 1990-11-09 1992-06-25 Matsushita Electric Ind Co Ltd 選択呼出受信装置
US5155446A (en) * 1991-11-14 1992-10-13 Northern Telecom Limited Digital FSK demodulator
US5371899A (en) * 1992-05-29 1994-12-06 Motorola Communication system capable of reassigning radio receivers
CN1153580A (zh) * 1994-03-18 1997-07-02 格莱纳瑞电子公司 将引导符号用于均衡和帧同步的高性能调制解调器

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5635914A (en) * 1992-05-29 1997-06-03 Motorola, Inc. Method and apparatus for dynamic group calling in a selective call system
JPH0856376A (ja) * 1994-08-10 1996-02-27 Fujitsu Ltd 無線呼出システムにおける符号伝送方法及び携帯呼出装置
US5781588A (en) * 1994-11-10 1998-07-14 Matsushita Electric Industrial Co., Ltd. FSK signal receiver

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04177937A (ja) * 1990-11-09 1992-06-25 Matsushita Electric Ind Co Ltd 選択呼出受信装置
US5155446A (en) * 1991-11-14 1992-10-13 Northern Telecom Limited Digital FSK demodulator
US5371899A (en) * 1992-05-29 1994-12-06 Motorola Communication system capable of reassigning radio receivers
CN1153580A (zh) * 1994-03-18 1997-07-02 格莱纳瑞电子公司 将引导符号用于均衡和帧同步的高性能调制解调器

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Publication number Publication date
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